JPS63284649A - キャッシュメモリ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要　　　　　゛ 産業上の利用分野 従来の技術と発明が解決しようとする問題点問題点を解
決するための手段 作用 実施例 発明の効果 〔概要〕 セント・アソシアティブ方式のディレクトリを持つキャ
ッシュシステムにおいて、特に、ブロックサイズが大き
い場合のヒツト率を効率的に向上させる為に、ディレク
トリのエントリの総数をキャッシュメモリのブロックの
総数より大きい任意の値とし、ディレクトリの各エント
リに、キャッシュメモリに写像されたデータのキャッシ
ュメモリのブロックアドレスを設定するフィールドを設
けて、記憶装置の各セットに対応する任意のブロックを
、キャッシュメモリの任意のブロックに写像するように
すると共に、ミスヒツトの場合の追い出し制御をディレ
クトリの各セット間と、キャッシュブロックのそれぞれ
において行うようにしたものである。

〔産業上の利用分野〕

本発明は、キャッシュメモリ制御方式に係り、特に、磁
気ディスク装置等に利用されるブロックサイズの大きい
キャッシュメモリの制御方式に関する。

キャッシュメモリの概念は、プログラムのアドレス分布
に局所性があることを利用して、大容量ではあるが、比
較的低速の主記憶装置（ＭＳ）に対するアクセスタイム
を短縮させる為に考え出されたもので、該低速大容量の
主記憶装置（ＭＳ）と、中央処理装置（ＣＰＵ）との間
に、小容量ではあるが高速のキャッシュメモリを設け、
上記プログラムのアドレス分布の局所性が見られる１ブ
ロツクを、該キャッシュメモリに転送しておいて、大部
分のアクセスを該キャッシュメモリとの間で行って、主
記憶装置（ＭＳ）に対する見掛は上のアクセスタイムの
短縮化を図ろうとするものである。

一方、最近の半導体技術の進歩による中央処理装置（Ｃ
ＰＵ）の高速化と、媒体技術の進歩によるファイル記憶
装置、例えば、磁気ディスク装置の大容量化に伴って、
該中央処理装置（ＣＰＵ）と磁気ディスク装置の速度差
が開き、該中央処理袋Ｍ　（ｃｐＵ）と磁気ディスク装
置との間にディスクキャッシュを設ける必要性が益々高
まってきている。

然して、該磁気ディスク装置における１ブロツクのサイ
ズが、例えば、４ＫＢ〜８ＫＢと大きい為、咳大容量の
ブロックに適したディスクキャッシュ制御方式が必要と
される。

〔従来の技術と発明が解決しようとする問題点〕第３図
は、従来めキャッシュメモリ制御方式を説明する図であ
る。

従来から、大容量の記憶装置からのデータを効果的にキ
ャッシュメモリに写像する技術は、各種考案されており
、例えば、フル・アソシアティブ方式、セット・アソシ
アティブ方式、ダイレクト・マツピング方式等が良く知
られている。

第３図（ａ）はフル・アソシアティブ方式の原理図を示
し、　（ｂ）はセット・アソシアティブ方式の原理図を
示している。

（ａ）図に示したフル・アソシアティブ方式では、記憶
装置１上のデータブロック（ｓｏ−３，）　１１を、キ
ャッシュメモリ２２上の任意のデータブロック（Ｃ，−
Ｃ１１）に写像する。

従って、キャッシュメモリ２２を最も効率的に使用でき
るが、ヒツト判定に、全データブロックのタグを比較し
なければならないので、ブロックの数が多くなると、比
較回路（ＣＭＰ）　２１６が膨大となり実現が困難とな
る問題がある。

（ｂ）図に示したセット・アソシアティブ方式では、キ
ャッシュメモリ２２．及びディレクトリ　２１が複数個
（本例では、Ｍ＋１個）のセットに分割される。

そして、アドレスの一部は、該ディレクトリ２１の索引
タグとして使用されるので、例えば、キャッシュメモリ
２２の各セット　（０〜Ｍ）がｎ＋１個のブロックから
なるとき、記憶装置１のｎ＋１番目毎のブロックは、索
引タグの等しいキャッシュメモリ２２のデータブロック
　（例えば、Ｃｏｏ−ＣＨｏ＋Ｃａｌ〜Ｃ□、　　−）
に写像される。

このとき、該キャッシュメモリ２１のどのセットに写像
されるかは任意であるので、ヒツト判定はセット数分の
タグを比較回路（ＣＭＰ）　２１６ａ〜２１６ｍで比較
する必要がある。

ダイレクト・マンピング方式については、セット数が１
個のセット・アソシアティブ方式と考えることができる
。

上記のように、セット・アソシアティブ方式では、ヒツ
ト判定が簡単で、キャッシュメモリ２２の使用効率もダ
イレクト・マツピングと比べると効率的に使用できるの
で、良く使われる方式である。

然し、アクセスアドレスによって写像されるキャッシュ
メモリ　２２のブロックが制限される　（具体的には、
ディレクトリのエントリ数と同じ）ので、索引タグの等
しいアクセスが集中すると、必要なデータがキャッシュ
メモリ２２に留まる可能性が低（なる。即ち、ヒツト率
が低下する。

これを緩和する為には、セット数を増やせば良いが、索
引タグに対してアクセスが平均化しないと、使われない
キャッシュブロックや、キャッシュメモリ２２に留まる
必要のないデータが長く残ったりして、該キャッシュメ
モリ２２の使用効率が低下することになる。

特に、ディスクキャッシュメモリのように、ブロックサ
イズの大きいもの（例えば、ディスクキャッシュでは、
１ブロツクが４ＭＢ、８ＭＢ等）では、キャッシュメモ
リの全体の大きさを、ブロックサイズに比例させて大き
くするのは現実的でないことから、各ディレクトリ当た
りのエントリ数、及びセット数が少なくなりヒツト率が
低下する問題がある。

本発明は上記従来の欠点に鑑み、ディスクキャ・ンシュ
のように、フ゛口・ンクサイズの大きいキャッシュメモ
リに対して、必要なデータがキャッシュメモリ上に存在
するかどうかを簡単に判定でき、且つキャッシュメモリ
を効率的に使用できる方法を提供することを目的とする
ものである。

〔問題点を解決するための手段〕

第１図は、本発明のキャッシュメモリ制御方式の原理構
成図である。

本発明においては、 ディレクトリ（０〜Ｐ）２１　は、キャッシュメモリ２
２に写像されているブロックのキャッシュメモリのブロ
ックアドレスを保持する手段があることを除くと、セッ
ト・アソシアティブ方式と同じ構成である。

即ち、セット・アソシアティブ方式でヒツト判定を行い
、ヒントした時、データがキャッシュメモリ２２のどの
ブロックにあるかを、ヒツトしたディレクトリ　２１の
キャッシュブロックアドレス設定フィールド２１ａによ
って指定する。

ミスヒツトの場合には、ディレクトリの割り当てはディ
レクトリ　２１　と、キャッシュメモリ　２２の２段階
で行う。

即ち、ディレクトリ　２１は、各セットの中の索引タグ
の等しいエントリ内の１つを選択して割り当てる。

キャッシュメモリ２２は、全ブロック（ｃｏ　”ｃＬ）
の中から１つを選択して割り当て、このブロックアドレ
スを割り当てられたディレクトリの上記キャッシュブロ
ックアドレス設定フィールド２１ａに書き込むようにす
る。

同時に、該割り当てられたディレクトリをキャッシュメ
モリのブロックアドレスから検索できるように、キャッ
シュ−ディレクトリ対応表２３に、ミスヒツト時の上記
割り当てセット番号と、エントリ番号（索引タグアトル
ス）とを　゛対゛　にして登録する。

ここで、ディレクトリのエントリの総数（即ち、セット
数と１セツト当たりのエントり数の算術積）は、セット
数、又は１セツト当たりのエントリ数を任意に増加させ
て、キャッシュメモリ２２のブロック数（Ｌ＋１）以上
の値とする。

従って、ディレクトリ　２１に空きがあっても、キャッ
シュメモリ　２２は、全ブロック使用中と云う状態が起
こり得る。

そのような場合には、キャッシュメモリ２２のブロック
の１つを、例えば、公知のＬＲＵ方式によって解放し、
そこに新たなデータを取り込むようにする。

上記のキャッシュ−ディレクトリ対応表２３は、追い出
し対象となったブロックを無効化する際に、＝１０− それまで、当該追い出し対象のブロックを管理していた
ディレクトリ　（セット番号、索引タグアドレス）を索
引する為に使用する。

〔作用〕

即ち、本発明によれば、セント・アソシアティブ方式の
ディレクトリを持つキャッシュシステムにおいて、特に
、ブロックサイズか大きい場合のヒツト率を効率的に向
上させる為に、ディレクトリのエントリの総数をキャッ
シュメモリのブロックの総数より大きい任意の値とし、
ディレクトリの各エントリに、キャッシュメモリに写像
されたデータのキャッシュメモリのブロックアドレスを
設定するフィールドを設けて、記憶装置の各セントに対
応する任意のブロックを、キャッシュメモリの任意のブ
ロックに写像するようにすると共に、ミスヒツトの場合
の追い出し制御をディレクトリの各セット間と、キャッ
シュブロックのそれぞれにおいて行うようにしたもので
あるので、例えば、キャッシュメモリは従来の容量の侭
で、ディレクトリのセット数を数倍にすることができ、
結果として、一部の索引タグへのアクセスの集中を数倍
迄許容できる。又、各索引タグへのアクセスがキャッシ
ュメモリの全ブロックにマツピングされる構成となって
いるので、ある索引タグへのアクセスの集中度に応じて
、キャッシュメモリの全ブロックへの取り込みが平均化
され、キャッシュメモリを効率的に使用できる効果が得
られる。又、キャッシュメモリ内での追い出しをディレ
クトリのセット間の追い出しと併用することで、キャッ
シュ内に不必要なデータが留まる可能性を抑えることが
できる効果もある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明のキャッシュメモリ制御方式の原
理構成図であり、第２図は本発明の一実施例をブロック
図で示した図であって、第１図。

第２図における各ディレクトリ２１のキャッシュブロッ
クアドレス設定フィールド２１ａ、及びディレクトリ　
ＬＲＵ　２１３．キャッシュＬＲＵ　＆更新回路２４と
その関連回路が本発明を実施するのに必要な手段である
。尚、全図を通して、同じ符号は同じ対象物を示してい
る。

以下、第１図を参照しながら、第２図によって、本発明
のキャッシュメモリ制御方式を、（１）　　ヒツト時、
（２）　　ミスヒツトでディレクトリ　２１．キャッシ
ュメモリ　２２共に空きがある場合、（３）　　ミスヒ
ットでディレクトリ２１にのみ空きがある場合。

（４）　　ミスヒットでディレクトリ　２１に空きがな
い場合の各動作について説明する。

本図において、実線はヒツト時の動作を示し、破線はミ
スヒツト時の動作を示し、一点鎖線はミスヒツト時にお
いて、ディレクトリ２１．及びキャッシュメモリ　２２
での、あるブロックの追い出し動作を示している。先ず
、 （１）　　ヒツト時： 選択（回路）２１４はアクセスアドレスの一部を索引タ
グとして、ディレクトリ　２１を選択する。

ディレクトリ　２１の各セットから選択されたエントリ
が読み出され、２１６８〜２１６ｍの比較回路（ＣＭＰ
）で、上記アドレスの他の一部と、該ディレクトリ２１
内のタグが比較され、どれか１つが一致するとヒツトと
なる。

２１２は該ディレクトリ　２１　の有効フラグだけを抽
出したもので、各セットの当該エントリが有効かどうか
を指定する。

従って、タグが一致しても、該有効フラグがセットされ
ていなければ無効である。

ディレクトリ　ＬＲＵ　２１３では、索引タグ毎に、ア
クセスされたセットの順番を記憶しているが、ヒツトの
場合には、該ヒツトしたセントが最新となるように、Ｌ
ＲＵ更新回路２８３で並べ換えを行って、その結果が該
ディレクトリＬＲＵ　２１３に設定される。

ヒツトセット指示部２７は、上記比較回路（ＣＭＰ）　
２１６ａ〜２１６ｍの結果を受けて、ヒツトしたセット
の番号、又はミスヒツトを判定する。

キャッシュブロック選択部２６においては、ヒツトした
ディレクトリ　２１から、キャッシュメモリ２２のブロ
ックアドレスを選択する。

キャッシュメモリ２２においては、該選択されたブロッ
クアドレスと、アクセスアドレスの一部のブロック内ア
ドレスによって選択されたデータ２２ａが、ドライバ回
路２９を通してアクセス要求元に送出される。　（但し
、該アクセスがリードの場合） ギャッシュＬＲＬｌ＆更新回路２４では、キャッシュメ
モリ２２のブロックの所謂ＬＲＵ管理を行い、アクセス
されたブロックが最新となるように並べ換えを行う。

（２）　　ミスヒツトで、ディレクトリ、キャッシュメ
モリとも、空きがある場合： （１）と同様にして、タグの比較が行った結果、比較器
（ＣＭＰ）　２１６ａ〜２１６ｍの全出力が不一致であ
るならば、ミスヒツトである。

この場合、空きセット部２８０．及び選択回路２８２に
おいて、上記索引タグで選択さる各セットのエントリの
内から、空きセット、即ち、ディレクトリ有効フラグ２
１２の８亥当出力が“オフ゛　のものを１つ選択■する
。

又、ブロック使用フラグテーブル２５０がら空きブロッ
ク検出部２５１が、キャッシュメモリ　２２の空きブロ
ックを選択■する。

こうして、ディレクトリ　２１．及びキャッシュメモリ
２２の割り当てが決まると、該割り当てられたディレク
トリ　２１には、比較タグアドレスと。

キャッシュブロックアドレス■とを、上記空きセットの
ミスヒツトを生起した索引タグアドレスに対応するエン
トりに書き込んで、有効フラグをセット■する。

又、ブロック使用フラグテーブル２５０をセット■する
と共に、キャッシュ−ディレクトリ対応表２３に、当該
セット番号と、索引フグアトレス■を登録し、更に、デ
ィレクトリ　２１．キャッシュメモリ２２に対応するデ
ィレクトリ　ＬＲＩＪ　２１３．キャッシュＬｌ？ｔｌ
＆更新回路２４内のＬＲＩＪテーブルを更新■する。

該ミスヒット時は、記憶装置アクセス機構３０が動作し
て、記憶装置３から上記割り当てられたキャッシュメモ
リ　２２のブロックにデータを、レシーバ２９を介して
補充すると共に、必要なデータをアクセス要求元に転送
する。

（３）　　ミスヒットで、ディレクトリのみに空きがあ
る場合： 上記の（２）と同様にして、ディレクトリの該空きセッ
トを選択■して割り当てる。

空きブロック検出部２５１で、キャッシュメモリ２２に
空きブロックが検出できないときは、キャッシュＬＲＩ
Ｊ＆更新回路２４で決定される最も古いブロックが、キ
ャッシュブロック選択回路２６で選択■゛　される。

キャッシュメモリ　２２での該ブロックの追い出し操作
の為、選択（回路）　２１４，２１５は、前述のキャッ
シュ−ディレクトリ対応表２３を用いて、上記量も古い
ブロックに対する索引タグアドレスと。

セット番号とを抽出し、そのディレクトリ　２１の該エ
ントリの有効フラグをリセットすると共に、ディレクト
リ　ＬＲＵ　２１３から該当セットを削除■する。

その後の動作、即ち、割り当てられたブイレフ＝１７＝ トリ　２１に対する比較タグアドレス、キャッシュブロ
ックアドレスの書き込み■等の動作、及び、該追い出さ
れたブロックへのデータ転送動作等は、（２）の場合と
同様に機能する。

（４）　　ミスヒツトで、ディレクトリに空きがない場
合： 空きセット部２８０で、ディレクトリ　２１　に空きセ
ットが検出できないときは、し圓セフ）部２８１で決定
されたディレクトリ２１の最も古い七ノドが、割り当て
セットとして選択回路２８２で選択■″　され、選択（
回路）２１５に送出される。

こうして、該割り当てられたディレクトリ　２１のエン
トリ　（ミスヒツトを生起した索引タグに対応し、且つ
上記選択されたセントに対応するエントリ）では、比較
タグアドレス■のみが書き替えられ、キャッシュメモリ
２２に対するブロックは、上記エントリの持つキャッシ
ュブロックアドレス設定フィールＦ　２１ａが指定する
ブロックをその侭使用する。

即ち、キャッシュ−ディレクトリ対応表２３はその侭で
、キャッシュメモリ２２の上記ブロックに新たなデータ
を補充する。

このように、本発明は、セット・アソシアティブ方式の
キャッシュシステムにおいて、ディレクトリのエントリ
数と、キャッシュメモリでのブロック数を任意の比率と
し、例えば、セット数を増加させることにより、索引タ
グアドレスの等しいアクセスの集中によって必要なデー
タがキャッシュメモリから追い出されるのを緩和すると
共に、キャッシュメモリ内での追い出し制御に、ディレ
クトリのセット間での追い出し制御を並用することで、
キャッシュメモリ内に不必要なデータが留まる可能性を
少なくした所に特徴がある。

尚、本発明によるキャッシュメモリ制御方式では、ディ
レクトリに要するメモリ容量が大きくなるが、ディスク
キャッシュメモリのように、ブロックサイズが大きなも
のでは、キャッシュメモリの総容量に比較して、ディレ
クトリの総容量がはるかに小さいので、メモリの有効利
用、及びヒツト率向上の効果が大きく、コストパーフオ
マンスの良いキャッシュシステムが構築できることにな
る。

〔発明の効果〕

以上、詳細に説明したように、本発明のキャッシュメモ
リ制御方式は、セット・アソシアティブ方式のディレク
トリを持つキャッシュシステムにおいて、特に、ブロッ
クサイズが大きい場合のヒツト率を効率的に向上させる
為に、ディレクトリのエントリの総数をキャッシュメモ
リのブロックの総数より大きい任意の値とし、ディレク
トりの各エントリに、キャッシュメモリに写像されたデ
ータのキャッシュメモリのプロックアトルスを設定する
フィールドを設けて、記憶装置の各セットに対応する任
意のブロックを、キャッシュメモリの任意のブロックに
写像するようにすると共に、ミスヒットの場合の追い出
し制御をディレクトリの各セント間と、キャッシュブロ
ックのそれぞれにおいて行うようにしたものであるので
、例えば、キャッシュメモリは従来の容量の侭で、ディ
レクトリのセット数を数（３にすることができ、結果と
して、一部の索引タグへのアクセスの集中をＤ倍迄許容
できる。又、各索引タグへのアクセスがキャッシュメモ
リの全ブロックにマツピングされる構成となっているの
で、ある索引タグへのアクセスの集中度に応じて、キャ
ッシュメモリの全ブロックへの取り込みが平均化され、
キャッシュメモリを効率的に使用できろ効果が得られる
。又、キャッシュメモリ内での追い出しをブイレフ１す
のセット間の追い出しと併用することで、ギャンシュ内
に不必要なデータが留まる可能性を抑えることができる
効果もある。

【図面の簡単な説明】

第１図は本発明のキャッシュメモリ制御方式の原理構成
図。 第２図は本発明の一実施例をブロック図で示したｌ。 第３図は従来のキャッシュメモリ制御方式を説明する図
。 である。 図面において、 １は記憶装置、　　　　２はキャッシュシステム。 １１はデータブロック、又は単にブロック（Ｓｏ〜）。 ２１はディレクトす。 ２１ａはキャノンニブロックアトレス設定フィールｌへ ２１２はディレクトリ有効フラグ。 ２１３はディレクトリ　ＬＲＵ。 ２１６、２１６ａ〜２１６ｍは比較回路（ＣＭＰ）。 ２２はキャッシュメモリ。 ２３はキャッシュ−ディレクトリ対応表。 ２４はキャッシュＬＲＩＩ＆更新回路。 ３０は記憶装置アクセス機構

Claims (2)

【特許請求の範囲】
1. （１）セット・アソシアティブ方式のディレクトリ（２
   １）を持つキャッシュシステムにおいて、該ディレクト
   リ（２１）のエントリの総数をキャッシュメモリ（２２
   ）のブロック数の総数より大きい任意の値とすると共に
   、 該ディレクトリ（２１）に、キャッシュメモリ（２２）
   のブロックアドレスを設定するフィールド（２１ａ）を
   設けて、 該ディレクトリ（２１）のセット対応の空きエントリの
   上記ブロックアドレス設定フィールド（２１ａ）に、記
   憶装置（１）からのデータを写像したキャッシュメモリ
   （２２）のブロックアドレスを設定して、該キャッシュ
   メモリ（２２）を構成している任意のブロックに、記憶
   装置（１）の上記セットに対応する任意のブロックを写
   像するように制御することを特徴とするキャッシュメモ
   リ制御方式。
2. （２）上記キャッシュメモリシステムにおいて、ミスヒ
   ットで、ディレクトリ（２１）、又はキャッシュメモリ
   （２２）に空きがない場合の追い出し制御を、該ディレ
   クトリ（２１）のセット間と、キャッシュメモリ（２２
   ）のブロックとで行うようにしたことを特徴とする特許
   請求の範囲第１項に記載のキャッシュメモリ制御方式。