JPH0511335B2 - - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概 要 産業上の利用分野 従来の技術と発明が解決しようとする問題点 問題点を解決するための手段 作 用 実施例 発明の効果 〔概要〕 セツト・アソシアテイブ方式のデイレクトリを
持つキヤツシユシステムにおいて、特に、ブロツ
クサイズが大きい場合のヒツト率を効率的に向上
させる為に、該キヤツシユシステムのキヤツシユ
メモリを、各セツトに共通なブロツクに分割し、
各デイレキトリのエントリの総数をキヤツシユメ
モリの上記ブロツクの総数より大きい任意の値と
し、デイレクトリの各エントリに、キヤツシユメ
モリに写像されたデータのキヤツシユメモリのブ
ロツクアドレスを設定するフイールドを設けて、
記憶装置の各セツトに対応する任意のブロツク
を、キヤツシユメモリの任意のブロツクに写像す
るようにすると共に、ミスヒツトの場合の追い出
し制御をデイレクトリの各セツト間と、キヤツシ
ユブロツクのそれぞれにおいて行うようにしたも
のである。

〔産業上の利用分野〕

本発明は、キヤツシユメモリ制御方法に係り、
特に、磁気デイスク装置等に利用されるブロツク
サイズの大きいキヤツシユメモリの制御方法に関
する。

キヤツシユメモリの概念は、プログラムのアド
レス分布に局所性があることを利用して、大容量
ではあるが、比較的低速の主記憶装置MSに対す
るアクセスタイムを短縮させる為に考え出された
もので、該低速大容量の主記憶装置MSと、中央
処理装置CPUとの間に、小容量ではあるが高速
のキヤツシユメモリを設け、上記プログラムのア
ドレス分布の局所性が見られる１ブロツクを、該
キヤツシユメモリに転送しておいて、大部分のア
クセスを該キヤツシユメモリとの間で行つて、主
記憶装置MSに対する見掛け上のアクセスタイム
の短縮化を図ろうとするものである。

一方、最近の半導体技術の進歩による中央処理
装置CPUの高速化と、媒体技術の進歩によるフ
アイル記憶装置、例えば、磁気デイスク装置の大
容量化に伴つて、該中央処理装置CPUと磁気デ
イスク装置の速度差が開き、該中央処理装置
CPUと磁気デイスク装置との間にデイスクキヤ
ツシユを設ける必要性が益々高まつてきている。

然して、該磁気デイスク装置における１ブロツ
クのサイズが、例えば、4KB〜8KBと大きい為、
該大容量のブロツクに適したデイスクキヤツユ制
御方法が必要とされる。

〔従来の技術と発明が解決しようとする問題点〕

第３図は、従来のキヤツシユメモリ制御方式を
説明する図である。

従来から、大容量の記憶装置からのデータを効
果的にキヤツシユメモリに写像する技術は、各種
考案されており、例えば、フル・アソシアテイブ
方式、セツト・アソシアテイブ方式、ダイレク
ト・マツピング方式等が良く知られている。

第３図ａはフル・アソシアテイブ方式の原理図
を示し、ｂはセツト・アソシアテイブ方式の原理
図を示している。

ａ図に示したフル・アソシアテイブ方式では、
記憶装置１上のデータブロツク（S₀〜C_z）１１
を、キヤツシユメモリ２２上の任意のデータブロ
ツク（C₀〜C_o）に写像する。

従つて、キヤツシユメモリ２２を最も効率的に
使用できるが、ヒツト判定に、全データブロツク
のタグを比較しなければならないので、ブロツク
の数が多くなると、比較回路（CMP）２１６が
膨大となり実現が困難となる問題がある。

ｂ図に示したセツト・アソシアテイブ方式で
は、キヤツシユメモリ２２、及びデイレクトリ２
１が複数個（本例では、Ｍ＋１個）のセツトに分
割される。

そして、アドレスの一部は、該デイレクトリ２
１の索引タグとして使用されるので、例えば、キ
ヤツシユメモリ２２の各セツト（０〜Ｍ）がｎ＋
１個のブロツクからなるとき、記憶装置１のｎ＋
１番目毎のブロツクは、索引タグの等しいキヤツ
シユメモリ２２のデータブロツク（例えば、C₀₀
〜C_M0、C₀₁〜C_M1、…）に写像される。

このとき、該キヤツシユメモリ２１のどのセツ
トに写像されるかは任意であるので、ヒツト判定
はセツト数分のタグを比較回路（CMP）２１６
ａ〜２１６ｍで比較する必要がある。

ダイレクト・マツピング方式については、セツ
ト数が１個のセツト・アソシアテイブ方式と考え
ることができる。

上記のように、セツト・アソシアテイブ方式で
は、ヒツト判定が簡単で、キヤツシユメモリ２２
の使用効率もダイレクト・マツピングと比べると
効率的に使用できるので、良く使われる方式であ
る。

然し、アクセスアドレスによつて写像されキヤ
ツシユメモリ２２のブロツクが制限される（具体
的には、デイレクトリのエントリ数と同じ）の
で、索引タグの等しいアクセスが集中すると、必
要なデータがキヤツシユメモリ２２に留まる可能
性が低くなる。即ち、ヒツト率が低下する。

これを緩和する為には、セツト数を増やせば良
いが、索引タグに対してアクセスが平均化しない
と、使われないキヤツシユブロツクや、キヤツシ
ユメモリ２２に留まる必要のないデータが長く残
つたりして、該キヤツシユメモリ２２の使用効率
が低下することになる。

特に、デイスクキヤツシユメモリのように、ブ
ロツクサイズの大きいもの（例えば、デイスクキ
ヤツシユでは、１ブロツクが4KB、8KB等）で
は、キヤツシユメモリの全体の大きさを、ブロツ
クサイズに比例させて大きくするのは現実的でな
いことから、各デイレクトリ当たりのエントリ
数、及びセツト数が少なくなりヒツト率が低下す
る問題がある。

本発明は上記従来の欠点に鑑み、デイスクキヤ
ツシユのように、ブロツクサイズの大きいキヤツ
シユメモリに対して、必要なデータがキヤツシユ
メモリ上に存在するかどうかを簡単に判定でき、
且つキヤツシユメモリを効率的に使用できる方法
を提供することを目的とするものである。

〔問題点を解決するための手段） 第１図は、本発明のキヤツシユメモリ制御方法
の原理構成図である。

本発明においては、 デイレクトリ（０〜Ｐ）２１は、キヤツシユメ
モリ２２に写像されているブロツクのキヤツシユ
メモリのブロツクアドレスを保持する手段がある
こと、及び、キヤツシユメモリを、各セツトに共
通なブロツクに分割しておくことを除くと、セツ
ト・アソシアテイブ方式と同じ構成である。

即ち、セツト・アソシアテイブ方式でヒツト判
定を行い、ヒツトした時、データがキヤツシユメ
モリ２２のどのブロツクにあるかを、ヒツトした
デイレクトリ２１のキヤツシユブロツクアドレス
設定フイールド２１ａによつて指定する。

ミスヒツトの場合には、デイレクトリの割り当
てはデイレクトリ２１と、キヤツシユメモリ２２
の２段階で行う。

即ち、デイレクトリ２１は、各セツトの中の索
引タグの等しいエントリ内の１つを選択して割り
当てる。

キヤツシユメモリ２２は、全ブロツクC₀〜C_L
の中から１つを選択して割り当て、このブロツク
アドレスを割り当てられたデイレクトリの上記キ
ヤツシユブロツクアドレス設定フイールド２１ａ
に書き込むようにする。

同時に、該割り当てられたデイレクトリをキヤ
ツシユメモリのブロツクアドレスから検索できる
ように、キヤツシユ−デイレクトリ対応表２３
に、ミスヒツト時の上記割り当てセツト番号と、
エントリ番号（索引タグアドレス）とを“対”に
して登録する。

ここで、デイレクトリのエントリの総数（即
ち、セツト数の１セツト当たりのエントリ数の算
術積）は、セツト数、又は１セツト当たりのエン
トリ数を任意に増加させて、キヤツシユメモリ２
２のブロツク数（Ｌ＋１）以上の値とする。

従つて、デイレクトリ２１に空きがあつても、
キヤツシユメモリ２２は、全ブロツク使用中と云
う状態が起こり得る。

そのような場合には、キヤツシユメモリ２２の
ブロツクの１つを、例えば、公知のLRU方式に
よつて解放し、そこに新たなデータを取り込むよ
うにする。

上記のキヤツシユ−デイレクトリ対応表２３
は、追い出し対象となつたブロツクを無効化する
際に、それまで、当該追い出し対象のブロツクを
管理していたデイレクトリ（セツト番号、索引タ
グアドレス）を索引する為に使用する。

〔作用〕

即ち、本発明によれば、セツト・アソシアテイ
ブ方式のデイレクトリを持つキヤツシユシツテム
において、特に、ブロツクサイズが大きい場合の
ヒツト率を効率的に向上させる為に、該キヤツシ
ユシステムのキヤツシユメモリを、各セツトに共
通なブロツクに分割し、各デイレキトリのエント
リの総数をキヤツシユメモリの上記ブロツクの総
数より大きい任意の値とし、デイレクトリの各エ
ントリに、キヤツシユメモリに写像されたデータ
のキヤツシユメモリのブロツクアドレスを設定す
るフイールドを設けて、記憶装置の各セツトに対
応する任意のブロツクを、キヤツシユメモリの任
意のブロツクに写像するようにすると共に、ミス
ヒツトの場合に追い出し制御をデイレクトリの各
セツト間と、キヤツシユブロツクのそれぞれにお
いて行うようにしたものであるので、例えば、キ
ヤツシユメモリは従来の容量の儘で、デイレクト
リのセツト数を数倍にすることができ、結果とし
て、一部の索引タグへのアクセスの集中を数倍迄
許容できる。又、各索引タグへのアスセスがキヤ
ツシユメモリの全ブロツクにマツピングされる構
成となつているので、ある索引タグへのアクセス
の集中度に応じて、キヤツシユメモリの全ブロツ
クへの取り込みが平均化され、キヤツシユメモリ
を効率的に使用できる効果が得られる。又、キヤ
ツシユメモリ内での追い出しをデイレクトリのセ
ツト間の追い出しと併用することで、キヤツシユ
内に不必要なデータが留まる可能性を抑えること
ができる効果もある。

〔実施例〕

以下本発明の実施例を図面によつて詳述する。

前述の第１図が本発明のキヤツシユメモリ制御
方法の原理構成図であり、第２図は本発明の一実
施例をブロツク図を示した図であつて、キヤツシ
ユシステムのキヤツシユメモリ２２を、各セツト
に共通な、複数のブロツクに分割する手段と、第
１図、第２図における各デイレクトリ２１のキヤ
ツシユブロツクアドレス設定フイールド２１ａ、
及びデイレクトルLRU２１３、キヤツシユLRU
＆更新回路２４とその関連回路が本発明を実施す
るのに必要な手段である。尚、全図を通して、同
じ符号は同じ対象物を示している。

以下、第１図を参照しながら、第２図によつ
て、本発明のキヤツシユメモリ制御方式を、(1)ヒ
ツト時、(2)ミスヒツトでデイレクトリ２１、キヤ
ツシユメモリ２２共に空きがある場合、(3)ミスヒ
ツトでデイレクトル２１にのみ空きがある場合、
(4)ミスヒツトでデイレクトリ２１に空きがない場
合の各動作について説明する。

本図において、実線はヒツト時の動作を示し、
破線はミスヒツト時の動作を示し、一点鎖線はミ
スヒツト時において、デイレクトリ２１、及びキ
ヤツシユメモリ２２での、あるブロツクの追い出
し動作を示している。先ず、 (1) ヒツト時： 選択（回路）２１４はアクセスアドレスの一
部を索引タグとして、デイレクトリ２１を選択
する。

デイレクトリ２１の各セツトから選択された
エントリが読み出され、２１６ａ〜２１６ｍの
比較回路（CMP）で、上記アドレスの他の一
部と、該デイレクトリ２１内のタグが比較さ
れ、どれか１つが一致するとヒツトとなる。

２１２は該デイレクトリ２１の有効フラグだ
けを抽出したもので、各セツトの当該エントリ
が有効かどうかを指定する。

従つて、タグが一致しても、該有効フラグが
セツトされていなければ無効である。

デイレクトリLRU２１３では、索引タグ毎
に、アスセスされたセツトの順番を記憶してい
るが、ヒツトの場合には、該ヒツトしたセツト
が最新となるように、LRU更新回路２８３で
並べ換えを行つて、その結果が該デイレクトリ
LRU２１３に設定される。

ヒツトセツト指示部２７は、上記比較回路
（CMP）２１６ａ〜２１６ｍの結果を受けて、
ヒツトしたセツトの番号、又はミスヒツトを判
定する。

キヤツシユブロツク選択部２６においては、
ヒツトしたデイレクトリ２１から、キヤツシユ
メモリ２２のブロツクアドレスを選択する。

キヤツシユメモリ２２においては、該選択さ
れたブロツクアドレスと、アクセスアドレスの
一部のブロツク内アドレスによつて選択された
データ２２ａが、ドライバ回路２９を通してア
クセス要求元に送出される。（但し、該アクセ
スがリードの場合） キヤツシユLRU＆更新回路２４では、キヤ
ツシユメモリ２２のブロツクの所謂LRU管理
を行い、アクセスされたブロツクが最新となる
ように並べ換えを行う。

(2) ミスヒツトで、デイレクトリ、キヤツシユメ
モリとも、空きがある場合： (1)と同様にして、タグの比較が行つた結果、
比較気（CMP）２１６ａ〜２１６ｍの全出力
が不一致であるならば、ミスヒツトである。

この場合、空きセツト部２８０、及び選択回
路２８２において、上記索引タグで選択される
各セツトのエントリの内から、空きセツト、即
ち、デイレクトリ有効フラグ２１２の該当出力
が‘オア’のものを１つ選択する。

又、ブロツク使用フラグテーブル２５０から
空きブロツク検出部２５１が、キヤツシユメモ
リ２２の空きブロツクを選択する。

こうして、デイレクトリ２１、及びキヤツシ
ユメモリ２２の割り当てが決まると、該割り当
てられたデイレクトリ２１には、比較タグアド
レスと、キヤツシユブロツクアドレスとを、
上記空きセツトのミスヒツトを生起して索引タ
グアドレスに対応するエントリに書き込んで、
有効フラグをセツトする。

又、ブロツク使用フラグテーブル２５０をセ
ツトすると共に、キヤツシユ−デイレクトリ
対応表２３に、当該セツト番号と、索引タグア
ドレスを登録し、更に、デイレクトリ２１、
キヤツシユメモリ２２に対応するデイレクトリ
LRU２１３、キヤツシユLRU＆更新回路２４
内のLRUテーブルを更新する。

該ミスヒツト時は、記憶装置アクセス機構３
０が動作して、記憶装置３から上記割り当てら
れたキヤツシユメモリ２２のブロツクにデータ
を、レシーバ２９を介して補充すると共に、必
要なデータをアクセス要求元に転送する。

(3) ミスヒツトで、デイレクトリのみに空きがあ
る場合： 上記の(2)と同様にして、デイレクトリの該空
きセツトを選択して割り当てる。

空きブロツク検出部２５１で、キヤツシユメ
モリ２２に空きブロツクが検出できないとき
は、キヤツシユLRU＆更新回路２４で決定さ
れる最も古いブロツクが、キヤツシユブロツク
選択回路２６で選択′される。

キヤツシユメモリ２２での該ブロツクの追い
出し操作の為、選択（回路）２１４，２１５
は、前述のキヤツシユ−デイレクトリ対応表２
３を用いて、上記最も古いブロツクに対する索
引タグアドレスと、セツト番号とを抽出し、そ
のデイレクトリ２１の該エントリの有効フラグ
をリセツトすると共に、デイレクトリLRU２
１３から該当セツトを削除する。

その後の動作、即ち、割り当てられたデイレ
クトリ２１に対する比較タグアドレス、キヤツ
シユブロツクアドレスの書き込み等の動作、
及び、該追い出されたブロツクへのデータ転送
動作等は、(2)の場合と同様に機能する。

(4) ミスヒツトで、デイレクトリに空きがない場
合： 空きセツト部２８０で、デイレクトリ２１に
空きセツトが検出できないときは、LRUセツ
ト部２８１で決定されたデイレクトリ２１の最
も古いセツトが、割り当てセツトとして選択回
路２８２で選択′され、選択（回路）２１５
に送出される。

こえして、該割り当てられたデイレクトリ２
１のエントリ（ミスヒツトを生起した索引タグ
に対応し、且つ上記選択されたセツトに対応す
るエントリ）では、比較タグアドレスのみが
書き替えられ、キヤツシユメモリ２２に対する
ブロツクは、上記エントリの持つキヤツシユブ
ロツクアドレス設定フイールド２１ａが指定す
るブロツクをその儘使用する。

即ち、キヤツシユ−デイレクトリ対応表２３
はその儘で、キヤツシユメモリ２２の上記ブロ
ツクに新たなデータを補充する。

このように、本発明は、セツト・アソシアテイ
ブ方式のキヤツシユシステムにおいて、デイレク
トリのエントリ数と、キヤツシユメモリでの、記
憶装置の各セツトに共通に分割されたブロツク数
を任意の比率とし、例えば、セツト数を増加させ
ることにより、索引タグアドレスの等しいアステ
スの集中によつて必要なデータがキヤツシユメモ
リから追い出されるのを緩和すると共に、キヤツ
シユメモリ内での追い出し制御に、デイレクトリ
のセツト間での追い出し制御を並用することで、
キヤツシユメモリに不必要なデータが留まる可能
性を少なくした所に特徴がある。

尚、本発明によるキヤツシユメモリ制御方法で
は、デイレクトリに要するメモリ容量が大きくな
るが、デイスクキヤツシユメモリのように、ブロ
ツクサイズが大きなものでは、キヤツシユメモリ
の総容量に比較して、デイレクトリの総容量がは
るかに小さいので、メモリの有効利用、及びヒツ
ト率向上の効果が大きく、コストパーフオマンス
の良いキヤツシユシステムが構築できることにな
る。

〔発明の効果〕

以上、詳細に説明したように、本発明のキヤツ
シユメモリ制御方法は、セツト・アソシアテイブ
方式のデイレクトリを持つキヤツシユシステムに
おいて、特に、ブロツクサイズが大きい場合のヒ
ツト率を効率的に向上させる為に、該キヤツシユ
システムのキヤツシユメモリを、各セツトに共通
なブロツクに分割し、各デイレクトリのエントリ
の総数をキヤツシユメモリの上記ブロツクの総数
より大きい任意の値とし、デイレクトリの各エン
トリに、キヤツシユメモリに写像されたデータの
キヤツシユメモリのブロツクアドレスを設定する
フイールドを設けて、記憶装置の各セツトに対応
する任意のブロツクを、キヤツシユメモリの任意
のブロツクに写像するようにすると共に、ミスヒ
ツトの場合に追い出し制御をデイレクトリの各セ
ツト間と、キヤツシユブロツクのそれぞれにおい
て行うようにしたものであるので、例えば、キヤ
ツシユメモリは従来の容量の儘で、デイレクトリ
のセツト数を数倍にすることができ、結果とし
て、一部の索引タグへのアクセスの集中を数倍迄
許容できる。又、各索引タグへのアクセスがキヤ
ツシユメモリの全ブロツクにマツピングされる構
成となつているので、ある索引タグへのアクセス
の集中度に応じて、キヤツシユメモリの全ブロツ
クへの取り込みが平均化され、キヤツシユメモリ
を効率的に使用できる効果が得られる。又、キヤ
ツシユメモリ内での追い出しをデイレクトリのセ
ツト間に追い出しと併用することで、キヤツシユ
内に不必要なデータが留まる可能性を抑えること
ができる効果もある。

【図面の簡単な説明】

第１図は本発明のキヤツシユメモリ制御方法の
原理構成図、第２図は本発明の一実施例をブロツ
ク図で示した図、第３図は従来のキヤツシユメモ
リ制御方式を説明する図、である。 図面において、１は記憶装置、２はキヤツシユ
システム、１１はデータブロツク、又は単にブロ
ツク（S₀〜）、２１はデイレクトリ、２１ａはキ
ヤツシユブロツクアドレス設定フイールド、２１
２はデイレクトリ有効フラグ、２１３はデイレク
トリLRU、２１６，２１６ａ〜２１６ｍは比較
回路（CMP）、２２はキヤツシユメモリ、２３は
キヤツシユ−デイレクトリ対応表、２４はキヤツ
シユLRU＆更新回路、２６はキヤツシユブロツ
ク選択部、２７はヒツトセツト指示部、３０は記
憶装置アクセス機構をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ セツト・アソシアテイブ方式のデイレクトリ
   ２１を持つキヤツシユシステムにおいて、 該キヤツシユシステムのキヤツシユメモリ２２
   を、記憶装置１の各セツトに共通なブロツクに分
   割し、 該デイレクトリ２１のエントリの総数を、上記
   キヤツシユメモリ２２のブロツク数の総数より大
   きい任意の値とすると共に、 該デイレクトリ２１に、該キヤツシユメモリ２
   ２のブロツクアドレスを設定するフイールド２１
   ａを設けて、 該デイレクトリ２１のセツト対応の空きエント
   リの上記ブロツクアドレス設定フイールド２１ａ
   に、記憶装置１からのデータを写像したキヤツシ
   ユメモリ２２のブロツクアドレスを設定して、 該キヤツシユメモリ２２を構成している任意の
   ブロツクに、記憶装置１の上記セツトに対応する
   任意のブロツクを写像するように制御することを
   特徴とするキヤツシユメモリ制御方法。 ２ 上記キヤツシユシステムにおいて、ミスヒツ
   トで、デイレクトリ２１、又はキヤツシユメモリ
   ２２に空きがない場合の追い出し制御を、該デイ
   レクトリ２１のセツト間と、キヤツシユメモリ２
   ２のブロツクとで行うようにしたことを特徴とす
   る特許請求の範囲第１項に記載のキヤツシユメモ
   リ制御方法。