JPH06161895A - 多階層メモリにおけるアクセスブロック通知方法 - Google Patents

Abstract

(57)【要約】 【目的】 上位レベルのキャッシュメモリを未使用状態
にしたり、処理を開始する時点毎に上位キャッシュメモ
リの全エントリのバリッド部の値を無効にする必要性を
なくす。 【構成】 キャッシュメモリは、ブロックデータ部８２
及びアクセス状態部８４を有する複数のエントリからな
り、ある任意のレベルのキャッシュメモリは処理ユニッ
ト又は上位のキャッシュメモリからのブロックへのアク
セスに対して、該ブロックを格納するエントリのアクセ
ス状態部に処理ユニットで実行中の処理からのアクセス
が行われたことを示す「１」をセットし、処理ユニット
で実行中の処理が終了すると、処理ユニットからの指示
によってエントリのアクセス状態部を「０」にリセット
するとともに、上位からのアクセスに対して、当該ブロ
ックを格納するエントリが存在し、当該エントリのアク
セス状態部が「０」の場合に当該ブロックへのアクセス
を行った旨の通知を下位メモリに対して行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多階層のキャッシュメ
モリを有するメモリにおいて、連続する二つの階層間
で、処理ユニットがアクセスしたブロックの情報を上位
レベル（処理ユニットにより近い）のキャッシュメモリ
から下位レベル（メインメモリメモリにより近い）のキ
ャッシュメモリ（又はメインメモリ）に通知するアクセ
スブロック通知方法に関するものである。

【０００２】

【従来の技術】最近の情報化社会においては、大容量の
データを高速に処理することが望まれており、そのため
の情報処理装置についても、高速大容量化のための技術
が研究開発されている。メモリにおいても同様であり、
従来から低速大容量のメモリと高速小容量のメモリを組
み合わせて相対的に高速大容量のメモリを構成する階層
形のメモリとして、仮想メモリシステム、キャッシュメ
モリシステムなどが開発され広く利用されている。一般
にメインメモリは大容量であるが低速であり、一方高速
なメモリは小容量である。キャッシュメモリシステム
は、これら両方を階層的に組み合わせて高速大容量のメ
モリを実現させたものである。即ち、機械命令プログラ
ムのメインメモリ参照は、短い時間間隔で見るとメイン
メモリ中の局所的な部分に集中している。キャッシュメ
モリシステムは、この性質を利用したものであり、メイ
ンメモリ中のデータのうち参照される確率が高いデータ
を高速小容量メモリに転送しておき、処理ユニットから
はこの高速小容量メモリをアクセスするようにして実質
的な高速化を図っている。以下、この高速小容量メモリ
をキャッシュメモリという。従って、処理ユニットから
みるとキャッシュメモリに要求データが存在する確率
（ヒット率）が高いほど高速にアクセスすることができ
る。キャッシュメモリに要求するデータが存在しなけれ
ば（ミスヒット時）メインメモリにアクセスしなければ
ならない。技術の発展にともないメインメモリと最高速
のキャッシュメモリとの間のアクセス時間に大きな差が
生じるようになったため、キャッシュメモリを複数段に
した多階層メモリが考えられて実現されるようになっ
た。メインメモリとキャッシュメモリの間、キャッシュ
メモリ同士の間でのデータ転送は、３２バイトないし１
２８バイトのブロック単位で行われる。

【０００３】図１は、２段のキャッシュメモリとメイン
メモリからなる多階層メモリで構成される情報処理装置
を説明するための図である。図１において、１は処理ユ
ニット、２及び３はキャッシュメモリ、４はメインメモ
リである。また、１０は処理ユニット１がキャッシュメ
モリ２にアクセスするための処理ユニットバスであり、
２０はキャッシュメモリ２がキャッシュメモリ３にアク
セスするためのキャッシュバスであり、３０はキャッシ
ュメモリ３がメインメモリ４にアクセスするためのメモ
リバスである。メインメモリ４のアドレス空間は複数の
ブロックに分割されている。またキャッシュメモリ２及
び３は複数のエントリからなる。図５に従来のキャッシ
ュメモリのエントリの構成を示す。図５に示すように、
従来のキャッシュメモリのエントリは、ブロックのアド
レスを格納するアドレス情報部８１、ブロックデータを
格納するブロックデータ部８２、及びエントリに格納さ
れている内容が有効（値が「１」）か無効（値が
「０」）であるかを示すバリッド部８３からなる。

【０００４】処理ユニット１からメインメモリ４へのア
クセスは、キャッシュメモリ２、キャッシュメモリ３の
順に行われる。メインメモリ４のアドレスａで指定され
るデータを含むブロックをＢａとし、処理ユニット１が
ブロックＢａをアクセスするときのキャッシュメモリ２
及び３での処理を説明するフローチャートを図６に示
す。ここで、図６は処理ユニット１又はキャッシュメモ
リ２からのアクセスに対するキャッシュメモリ２又はキ
ャッシュメモリ３での処理を説明するための図であり、
論理回路を用いることによって、この処理の各部分を並
列に実行することができる。

【０００５】図６のフローチャートにおいて、ステップ
５１で処理ユニット１からアドレスａで指定されるデー
タの読みだし又は書き換えが要求されたとき、キャッシ
ュメモリ２は以下のように処理を行う。（下位のキャッ
シュメモリ３でも同様の処理がおこなわれる。） ステップ５２で処理ユニットからのアクセス種別が書き
換えか否かを判定し、読みだしの場合には下記（イ）に
進み、書き換えの場合には下記（ロ）に進む。 （イ）読みだしの場合：ステップ５３で、“処理ユニッ
ト１から処理ユニットバス１０を介して要求されたアド
レスａのデータを含むブロックＢａを格納する有効なエ
ントリＥがキャッシュメモリ２に存在するか否かを判定
し、もし存在しなければ下記（イ−ａ）に進み、存在す
れば（イ−ｂ）に進む。

【０００６】（イ−ａ）有効なエントリＥが存在しない
場合：ステップ５４において、キャッシュメモリ２はキ
ャッシュバス２０上にアドレスａ、ブロック要求指示を
出力する。下位のキャッシュメモリ３からブロックＢａ
が転送されてくると、ステップ５５において、予め定め
られた方法（種々の方法があるが、例えば、最近最も長
くアクセスされていないブロックを置き換え対象ブロッ
クとして選択するＬＲＵアルゴリズムなど）によってエ
ントリＥを選択し、選択されたエントリＥのブロックデ
ータ部８２にＢａを、アドレス情報部８１にアドレスａ
の情報を、バリッド部８３に値「１」を格納する。（キ
ャッシュメモリ３の場合には、メモリバス３０上にアド
レスａ、ブロック要求指示を出力し、上位のメインメモ
リからブロックＢａが転送されてくると、予め定められ
た方法によってエントリＥを選択し、選択されたエント
リＥのブロックデータ部８２にＢａを、アドレス情報部
８１にアドレスａの情報を、バリッド部８３に値「１」
を格納する。）その後、ステップ５６で処理ユニット１
へブロックＢａを転送する。（キャッシュメモリ３の場
合には、上位のキャッシュメモリ２へブロックＢａを転
送する。）

【０００７】（イ−ｂ）有効なエントリＥが存在する場
合：ステップ５６において、キャッシュメモリ２は処理
ユニット１に要求するデータを転送する。このとき、キ
ャッシュメモリ３へのアクセスは行わない。（キャッシ
ュメモリ３の場合には上位のキャッシュメモリ２に要求
するブロックＢａを転送する。このとき、メインメモリ
４へのアクセスは行わない。） （ロ）書き換えの場合：ステップ５７において、処理ユ
ニット１から処理ユニットバス１０を介して要求された
アドレスａのデータを含むブロックＢａを格納する有効
なエントリがキャッシュメモリ２に存在する場合、ステ
ップ５８で当該エントリのブロックデータ部８２に格納
されているブロックを書き換え、ステップ５９で当該エ
ントリの存在に関わらず下位のキャッシュメモリ３にも
ブロックＢａの書き換えを指示する。（キャッシュメモ
リ３の場合にも同様に処理を行い、下位のメインメモリ
４にブロックＢａの書き換えを指示する。）

【０００８】複数のプロセッサ及びメインメモリをメモ
リバスで相互に結合したマルチプロセッサの構成を図２
に示す。本発明者は、図２のようなマルチプロセッサに
おいて、各処理ユニットで実行中の処理が最初にアクセ
スしてから処理が終了するまでにアクセスしたデータを
処理ユニットに接続されたキャッシュメモリ１３、２
３、及び３３中に中間状態部を設けてそこにその旨を登
録することによって中間状態として管理し、他の処理ユ
ニットから中間状態のブロックへのアクセスが発生した
場合、他の処理ユニットで実行中の処理又は自処理ユニ
ットで実行中の処理を中断又は無効化することによって
共通データへの無矛盾アクセスを保証する排他制御方式
を発明した（出願中の「マルチプロセッサシステムにお
ける排他制御方式」特願平４−２８７２４５号）。

【０００９】

【発明が解決しようとする課題】従来の多階層メモリに
おけるキャッシュメモリにおいては、処理ユニットが読
みだすブロックが上位レベルのキャッシュメモリ（図２
におけるキャッシュメモリ１２、２２、３２）に存在す
る場合、キャッシュメモリは当該ブロックを処理ユニッ
トに転送するのみであり、次レベルのキャッシュメモリ
（図２におけるキャッシュメモリ１３、２３、３３）へ
のアクセスは行わない。このため、図２に示すような多
階層メモリで構成されるプロセッサを複数結合させたマ
ルチプロセッサシステムにおいては、最下位レベルのキ
ャッシュメモリ１３、２３、３３で各処理ユニットが処
理を開始してから処理を終了するまでにアクセスするブ
ロックを中間状態として管理しようとしても、上位レベ
ルのキャッシュメモリ１２、２２、３２に存在するブロ
ックについては中間状態として管理できなくなる。

【００１０】従来の方法でこの問題を解決する方法とし
ては次のような手段が考えられる。 （１）上位レベルのキャッシュメモリを未使用状態とす
る。 （２）各処理ユニットで処理を開始する時点毎に上位キ
ャッシュメモリの全エントリのバリッド部の値を「０
（無効）」とする。 上記（１）の方法では、上位レベルに処理ユニットが高
速にアクセスできるキャッシュメモリを設けることによ
って性能を向上させるという多階層メモリの利点が失わ
れ、また上記（２）の方法では、多階層キャッシュメモ
リは使用できるが、処理の開始時点毎に上位レベルのキ
ャッシュメモリに格納されているブロックを最下位レベ
ルのキャッシュメモリ又はメインメモリから再転送する
必要が生じ、性能が低下する欠点がある。本発明の目的
はこのような欠点を除去することにある。

【００１１】

【課題を解決するための手段】本発明は、上記の如き欠
点を除去するために、処理ユニットと、多階層のキャッ
シュメモリ及びメインメモリで構成される情報処理装置
において、キャッシュメモリはブロックデータ部及びア
クセス状態部を有する複数のエントリからなり、ある任
意のレベルのキャッシュメモリは処理ユニット又は上位
のキャッシュメモリからのブロックへのアクセスに対し
て、当該ブロックをブロックデータ部に格納するエント
リのアクセス状態部にアクセス状態であることを示す情
報をセットし、当該ブロックに対するアクセスが終了す
ると、処理ユニットからの指示によってエントリのアク
セス状態部に格納されているアクセス状態をリセット
し、上記任意のレベルのキャッシュメモリは上位レベル
からのブロックへのアクセスに対して、該任意レベルの
キャッシュメモリに当該ブロックを格納するエントリが
存在し、当該エントリのアクセス状態部にアクセス状態
であることを示す情報がセットされていない場合に当該
ブロックへのアクセスを行った旨の通知を行うために下
位レベルのキャッシュメモリにアクセスすることを特徴
とする。即ち、本発明は、処理ユニットで実行中の処理
が最初にアクセスしてから処理が終了するまでにアクセ
スするデータを上位レベルのキャッシュメモリでアクセ
ス状態として管理し、上位レベルのキャッシュメモリに
おいてアクセスされるブロックが存在し、かつ当該ブロ
ックがアクセス状態でない場合、下位レベルのキャッシ
ュメモリに対して当該ブロックへのアクセスが行われた
旨の情報を通知するものである。

【００１２】

【作用】上記のように、アクセス状態部を設け、また下
位のメモリへブロックがアクセスされたことを通知する
ような構成をとることにより、上位レベルのキャッシュ
メモリを未使用状態にしたり、各処理ユニットで処理を
開始する時点毎に上位キャッシュメモリの全エントリの
バリッド部の値を「０（無効）」とすることが不要とな
り、性能を低下させることなく処理ユニットが処理の開
始から終了までにアクセスするすべてのブロックの情報
を（排他制御を行う）最下位レベルのキャッシュメモリ
に通知することが可能となる。

【００１３】

【実施例】図３に本発明の一実施例を説明するためのキ
ャッシュメモリのエントリの構成図を示す。図３に示さ
れているように、キャッシュメモリの各エントリは、ブ
ロックのアドレスを格納するアドレス情報部８１、ブロ
ックのデータを格納するブロックデータ部８２、当該エ
ントリに格納されている内容が有効（値「１」）である
か無効（値「０」）であるかを示すバリッド部８３、処
理の開始以降にアクセスを行った（値「１」）か行わな
かった（値「０」）かを示すアクセス状態部８４からな
る。処理終了指示信号８１０から「処理の終了」が指示
されると、アクセス状態部の値を「０」とする。

【００１４】図１に示す多階層メモリで構成される情報
処理装置において、処理ユニット１からメインメモリ４
へのアクセスは、キャッシュメモリ２、キャッシュメモ
リ３の順に行われる。メインメモリ４のアドレスａで指
定されるデータを含むブロックをＢａとし、処理ユニッ
ト１がブロックＢａをアクセスするときのキャッシュメ
モリ２及び３での処理を説明するフローチャートを図４
に示す。キャッシュメモリは多階層（一般的に、Ｎを１
以上の正の整数としてＮ階層）でよい。ここで、図４は
処理ユニット又はキャッシュメモリ２からのアクセスに
対する一段下位のキャッシュメモリでの処理を説明する
ためのフローチャートであり、論理回路を用いることに
よって、この処理の各部分を並列に実行することができ
る。

【００１５】図４のフローチャートにおいて、ステップ
６１で処理ユニット１からアドレスａで指定されるデー
タの読みだし又は書き換えが要求されたとき、キャッシ
ュメモリ２はステップ６２の処理を行う。（キャッシュ
メモリ３でも同様な処理が行われる。） ステップ６２において、処理ユニット１からのアクセス
種別が書き換えか否かの判断を行う。読みだしの場合に
は下記（イ）に進み、書き換えの場合には下記（ロ）に
進む。 （イ）読みだしの場合：ステップ６３において、キャッ
シュメモリ２にアドレスａで指定されるデータを含むブ
ロックＢａを格納する有効なエントリが存在するか否か
を判断し、存在しない場合には下記（イ−ａ）に進み、
存在する場合には下記（イ−ｂ）に進む。

【００１６】（イ−ａ）有効なエントリが存在しない場
合：ステップ６４において、キャッシュメモリ２はキャ
ッシュバス２０上にアドレスａ、ブロック要求指示を出
力する。キャッシュメモリ３からブロックＢａが転送さ
れると、ステップ６５において、予め定められた方法
（例えばＬＲＵアルゴリズム）によってエントリＥを選
択し、選択されたエントリＥのブロックデータ部８２に
ブロックデータＢａを、アドレス情報部８１にアドレス
ａの情報を、バリッド部８３に値「１」を格納し、ステ
ップ６６でアクセス状態部８４に値「１」を格納する。
処理ユニット１がブロック要求指示を出力していれば
（ステップ６７）、ステップ６８において、アドレスａ
で指定されるデータを処理ユニット１に転送する。（キ
ャッシュメモリ３の場合には、メモリバス３０上にアド
レスａとブロック要求指示を出力し、メインメモリ４か
ら転送されるブロックデータＢａを格納し、キャッシュ
メモリ２にブロックデータＢａを転送する。但し、キャ
ッシュメモリ２がキャッシュバス２０上にブロック転送
要求指示を出していなければキャッシュメモリ２へのブ
ロックデータＢａの転送は行わない。）

【００１７】（イ−ｂ）有効なエントリが存在する場
合：ステップ６９において、当該エントリのアクセス状
態部８４の値が「１」であるか否かを判定し、「１」で
あればステップ６７へ進んで、処理ユニット１がブロッ
ク要求指示を出力していれば（ステップ６７）、キャッ
シュメモリ２は処理ユニット１に要求するデータを転送
する。また「０」であればステップ７０へ進む。ステッ
プ７０において、キャッシュメモリ３へのアクセスは行
わず、当該エントリのアクセス状態部８４の値が「０」
であればキャッシュメモリ２はキャッシュバス２０上に
アドレスａのみを出力する。このとき、ブロック要求指
示は出力せず、キャッシュメモリ３からキャッシュメモ
リ２へのブロック転送は行わない。（キャッシュメモリ
３の場合にも同様に、キャッシュメモリ２に要求するブ
ロックＢａを転送し、当該エントリのアクセス状態部８
４の値が「１」であればメインメモリ４へのアクセスは
行わず、当該エントリのアクセス状態部８４の値が
「０」であればキャッシュメモリ３はメモリバス３０上
にアドレスａを出力する。但し、キャッシュメモリ２が
キャッシュバス２０上にブロック要求指示を出していな
ければキャッシュメモリ２へのブロックＢａの転送は行
わない。）

【００１８】（ロ）書き換えの場合：ステップ７１にお
いて、処理ユニット１から処理ユニットバス１０を介し
て要求されたアドレスａのデータを含むブロックＢａを
格納する有効なエントリがキャッシュメモリ２に存在す
るか否かを判定し、存在すればステップ７２に、存在し
なければステップ７３に進む。ステップ７２では当該エ
ントリのブロックデータ部８２に格納されているブロッ
クを書き換えてステップ７３に進む。ステップ７３では
当該エントリの存在に関わらずキャッシュメモリ３にブ
ロックＢａの書き換えを指示する。（キャッシュメモリ
３の場合にも同様に処理を行い、メインメモリ４にブロ
ックの書き換えを指示する。） 処理ユニット１で実行中の処理が終了したとき、処理ユ
ニット１は図３の処理終了指示信号８１０を「１（オ
ン）」とし、キャッシュメモリ２及び３のすべてのエン
トリのアクセス状態部を「０」にする。これにより、処
理ユニットが処理の開始から終了までにアクセスするす
べてのブロックの情報をすべてのレベルのキャッシュメ
モリに通知することが可能となる。

【００１９】すなわち、上記の第１の実施例は、Ｎ（Ｎ
は１以上の正整数）レベルのキャッシュメモリを有する
多階層のメモリで構成される情報処理装置において、処
理ユニットからメインメモリへのアクセスは、第１レベ
ルのキャッシュメモリ、第２レベルのキャッシュメモ
リ、・・・、第Ｎレベルのキャッシュメモリと予め定め
られた条件が満足するまで順次行われ、上記キャッシュ
メモリは複数のエントリからなり、各エントリはブロッ
クデータ部及びアクセス状態部からなり、上記第Ｋ（Ｋ
は１からＮまでの任意の整数）レベルのキャッシュメモ
リは処理ユニット（Ｋ＝１の場合）又は第Ｋ−１レベル
のキャッシュメモリ（Ｋ＞１の場合）からのブロックへ
のアクセスに対して、当該ブロックをブロックデータ部
に格納するエントリのアクセス状態部にアクセス状態を
示す情報を設定し、当該ブロックに対するアクセスを行
った処理ユニットで実行中の処理が終了すると、上記処
理ユニットからの指示によってエントリのアクセス状態
部に格納されているアクセス状態を解除し、第Ｋレベル
のキャッシュメモリは処理ユニット（Ｋ＝１の場合）又
は第Ｋ−１レベルのキャッシュメモリ（Ｋ＞１の場合）
からのブロックへのアクセスに対して、第Ｋレベルのキ
ャッシュメモリに当該ブロックを格納するエントリが存
在し、当該エントリのアクセス状態部に設定されている
アクセス状態を示す情報が予め定められている情報であ
る場合に当該ブロックへのアクセスを行った旨の通知を
行うために第Ｋ＋１レベルのキャッシュメモリ（Ｋ＜Ｎ
の場合）またはメインメモリ（Ｋ＝Ｎの場合）にアクセ
スすることを特徴としたものである。。

【００２０】本発明の第２の実施例を以下に説明する。
第２の実施例は、上記本発明の第１の実施例において、
キャッシュメモリ２は処理ユニットからのアクセス種別
がデータの読みだし又は書き換えの場合のみアクセス状
態部の値を「１」にするとともに、下位レベルのキャッ
シュメモリ３へ処理ユニット１がアクセスしたブロック
の情報を通知し、処理ユニット１からのアクセス種別が
命令の読みだしの場合にはアクセス状態部の値に依らず
アクセスしたブロックの情報を下位レベルのキャッシュ
メモリ３には通知しないようにしたものである。また、
上記本発明の第１の実施例において、処理ユニット１が
アクセスするアドレスａが予め定められた範囲の場合の
みアクセス状態部の値を「１」とするとともに、下位レ
ベルのキャッシュメモリ３に処理ユニット１がアクセス
したブロックの情報を通知し、処理ユニット１がアクセ
スするアドレスａが予め定められた範囲でない場合には
アクセス状態部の値に依らずアクセスしたブロックの情
報を下位レベルのキャッシュメモリ３に通知しないよう
にしてもよい。

【００２１】一般に、メインメモリに格納されている命
令は同時並列的に書き換えられることは無く、排他制御
は不要である。また、メインメモリ上の領域が各処理ユ
ニットに対して個別にアドレス範囲で割り当てられてい
る場合にも、特定の領域が複数の処理ユニットから同時
並列的に書き換えられることは無く、無矛盾性を保証す
るための排他制御は不要である。このような、本発明の
第２の実施例によると、排他制御が不要なブロックへの
アクセスについては下位レベルのキャッシュメモリへの
通知のためにキャッシュバス２０を介したアクセスが行
われなくなり、キャッシュバス２０の使用率を低くする
ことができる。これにより、キャッシュメモリ２がキャ
ッシュバス２０を介してキャッシュメモリ３からブロッ
クを転送する際の待合せ発生率を低くすることが可能と
なる。

【００２２】本発明の第３の実施例を示す。この第３の
実施例は、上記第１及び第２の実施例において、キャッ
シュメモリ内にモードレジスタを設けたものでり、該モ
ードレジスタの値が「０」の場合は、アクセスブロック
の通知を行わず、モードレジスタの値が「１」の場合に
はアクセスブロックの通知を行うようにしたものであ
る。即ち、この実施例は、図４のフローチャート中ステ
ップ６９において『エントリＥのアクセス状態部が
「１」？』を『エントリＥのアクセス状態部が「１」又
はモードレジスタの値が「０」？』とすることによっ
て、モードレジスタの値を変更することで、アクセスブ
ロックの通知を行う動作と行わない動作の制御を行うこ
とができるようにしたものである。

【００２３】これにより、処理ユニットで実行する処理
に対するアクセスブロックの通知が不要な場合に、処理
が終了した時点でキャッシュメモリへの終了の指示が不
要になるとともに、下位レベルのキャッシュメモリ３へ
の通知のためにキャッシュバス２０を介したアクセスが
全く発生することがなくなり、キャッシュバス２０の使
用率を低くすることができる。これによって、キャッシ
ュメモリ２がキャッシュバス２０を介してキャッシュメ
モリ３からブロックを転送する際の待合せ発生率を低く
することが可能となる。なお、以上はアクセス状態部の
情報をアクセス無しを「０」、アクセス有りを「１」と
して説明したが、アクセス無しを「０」、読みだしアク
セスのみ有りを「１」、書き換えアクセスのみ有りを
「２」、読みだし及び書き換えアクセスともに有りを
「３」というように管理して、アクセス種別毎に１回以
上のアクセスが有った場合に下位レベルのキャッシュメ
モリ又はメインメモリに通知するようにすることもでき
る。

【００２４】

【発明の効果】以上説明したように、本発明を用いるこ
とによって、処理ユニットが多階層からなるメモリにア
クセスする場合、上位レベルのキャッシュメモリを未使
用状態にしたり、各処理ユニットで処理を開始する時点
毎に上位キャッシュメモリの全エントリのバリッド部の
値を「０（無効）」とすることが不要となり、性能を低
下させることなく処理ユニットが処理の開始から終了ま
でにアクセスするすべてのブロックの情報を任意のレベ
ルのキャッシュメモリまで通知することが可能となる。

【００２５】また、上記の効果に加えて、次のような効
果も有している。 （ａ）キャッシュメモリにおいてはアクセスされたブロ
ックＢａを格納するエントリが存在しない場合、ブロッ
クＢａを格納するエントリを予め定められた手続に従っ
て選択する、一般に、予め定められた手続としては、最
近最もアクセスされていないブロックを格納しているエ
ントリを優先して選択する方法（ＬＲＵ(Least Recentl
y Used)アルゴリズム)を用いている。これは、処理ユニ
ットで実行する処理は最近アクセスしたブロックに再度
アクセスする確率がより大きいという性質に基づいてい
る。本発明を用いることによって、処理ユニットで実行
する処理がアクセスするブロックをすべてのキャッシュ
メモリに通知することが可能となり、下位レベルのキャ
ッシュメモリで新たにブロックを格納するエントリを選
択する場合にアクセスされていないブロックが下位レベ
ルのキャッシュメモリに存在する確率を高めることがで
きる。

【００２６】（ｂ）処理ユニットで実行するプログラム
のデバッグ（誤り修正）を行う有効な手段として、特定
のアドレス（又はアドレス範囲）にアクセスした場合に
処理ユニットでの実行を中止し、メモリなどの状態を参
照する方法がある。一般に、処理ユニットバスに比べて
キャッシュバス又はメモリバスの動作は遅いので、本発
明を用いることによって、処理ユニットで実行する処理
がアクセスするすべてのブロックを監視することが可能
となる。

【図面の簡単な説明】

【図１】多階層メモリで構成される情報処理装置を説明
するための図である。

【図２】多階層メモリで構成されるマルチプロセッサを
説明する図である。

【図３】本発明のキャッシュメモリのエントリの構成を
説明するための図である。

【図４】本発明のキャッシュメモリの動作を説明するた
めのフローチャートである。

【図５】従来のキャッシュメモリのエントリの構成を説
明するための図である。

【図６】従来のキャッシュメモリの動作を説明するため
のフローチャートである。

【符号の説明】

１、１１、２１、３１ 処理ユニット ２、１２、２２、３２ レベル１のキャッシュメモリ ３、１３、２３、３３ レベル２のキャッシュメモリ ４ メインメモリ ５１ アドレス情報部 ５２ ブロックデータ部 ５３ バリッド部 ５４ アクセス状態部 ５１０ 無効化指示信号 ６１０ 処理終了指示信号 １０、１１０、２１０、３１０ 処理ユニットバス ２０、１２０、２２０、３２０ キャッシュバス ３０ メモリバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 処理ユニットと、Ｎ（Ｎは１以上の正整
   数）レベルのキャッシュメモリ及びメインメモリなどの
   多階層のメモリで構成される情報処理装置において、上
   記メインメモリのアドレス空間は複数のブロックに分割
   され、上記処理ユニットからメインメモリへのアクセス
   は、第１レベルのキャッシュメモリ、第２レベルのキャ
   ッシュメモリ、・・・、第Ｎレベルのキャッシュメモリ
   と予め定められた条件が満足するまで順次行われ、上記
   キャッシュメモリは複数のエントリからなり、各エント
   リはブロックデータ部及びアクセス状態部からなり、 上記第Ｋレベルのキャッシュメモリは上記処理ユニット
   （Ｋ＝１の場合）又は第Ｋ−１レベルのキャッシュメモ
   リ（Ｋ＞１の場合）からのブロックへのアクセスに対し
   て、当該ブロックをブロックデータ部に格納するエント
   リのアクセス状態部にアクセス状態を示す情報を設定す
   る手段、当該ブロックに対するアクセスが終了すると、
   上記処理ユニットからの指示によってエントリのアクセ
   ス状態部に格納されているアクセス状態を解除する手段
   を有し、 上記第Ｋレベルのキャッシュメモリは上記処理ユニット
   （Ｋ＝１の場合）又は第Ｋ−１レベルのキャッシュメモ
   リ（Ｋ＞１の場合）からのブロックへのアクセスに対し
   て、第Ｋレベルのキャッシュメモリに当該ブロックを格
   納するエントリが存在し、当該エントリのアクセス状態
   部に設定されているアクセス状態を示す情報が予め定め
   られている情報である場合に当該ブロックへのアクセス
   を行った旨の通知を行うために第Ｋ＋１レベルのキャッ
   シュメモリ（Ｋ＜Ｎの場合）またはメインメモリ（Ｋ＝
   Ｎの場合）にアクセスすることを特徴とするアクセスブ
   ロック通知方法。
2. 【請求項２】 請求項１記載のアクセスブロック通知方
   式において、第Ｋレベルのキャッシュメモリは上記処理
   ユニット（Ｋ＝１の場合）又は第Ｋ−１レベルのキャッ
   シュメモリ（Ｋ＞１の場合）からのブロックへのアクセ
   スに対して、上記処理ユニットからのアクセス種別がデ
   ータの読みだし又は書き換えの場合、又はアクセスする
   アドレスが予め定められた条件の場合、アクセス状態部
   にアクセス状態であることを示す情報を設定するととも
   に、当該ブロックへのアクセスを行った旨の通知を行う
   ために第Ｋ＋１レベルのキャッシュメモリ（Ｋ＜Ｎの場
   合）またはメインメモリ（Ｋ＝Ｎの場合）にアクセスす
   ることを特徴とするアクセスブロック通知方法。
3. 【請求項３】 請求項１又は請求項２記載のアクセスブ
   ロック通知方式において、キャッシュメモリ内に処理ユ
   ニットがアクセスするブロックを格納しているエントリ
   が存在する場合、アクセスブロックを通知するか否かの
   動作モードを設定するモードレジスタを設け、上記モー
   ドレジスタにアクセスブロックを通知する動作モードが
   設定されている場合、アクセスブロックの情報を通知す
   ることを特徴とするアクセスブロック通知方法。