JPH0195346A - バスマスタ - Google Patents
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- JPH0195346A JPH0195346A JP63209592A JP20959288A JPH0195346A JP H0195346 A JPH0195346 A JP H0195346A JP 63209592 A JP63209592 A JP 63209592A JP 20959288 A JP20959288 A JP 20959288A JP H0195346 A JPH0195346 A JP H0195346A
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
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Abstract
め要約のデータは記録されません。
Description
送モードの動作を有するバスマスタに関する。
アクセス・アドレスを用いて個別にア、クセスされる。
の記憶セルが同時にアクセスされ、その内容は一時的に
バッファに保持される。
スは1または2ビツトだけ最初の(origl−nal
)アクセス・アドレスとは異なる。しかし、これらの
セルに対する次のアクセスはアクセス・アドレスを変え
ないで単に付加的なアクセス・サイクルを実行するだけ
で実現できる。技術上、これらのメモリは「ニブルモー
ド」と呼ばれる。他のいくつかの集積回路メモリでは、
最初のアクセス・アドレスの一部が1つ(またはそれ以
上)の次のアクセスに対して「想定」することができる
ので、そのアドレスの最下部だけデコード等をするだけ
でよい。したがって、最初のアクセスが一旦なされると
、「関連した」記憶セルに対する次のアクセスはかなり
遅くなる。これらの種類のメモリはしばしば「カラム・
モード」または「スタティック・カラム」と呼ばれる。
たメモリシステムでは、その効果はメモリがm個の「バ
ースト」のいくつかのオペランドの高速転送を維持でき
ることである。ここで、mは2のn乗(tw。
択されたメモリ装置の特性で決まる。
ドの動作によってキャッシュ線(cachelines
)全体の高速充填(flllllg)が促進される二し
かし、バースト動作は、キャッシュ線の全部のエントリ
が無効である場合にのみ開始されるべきである。同様に
、キャッシュ線の主要でないエントリをキャッシュする
ためにさらにデータ処理を遅延させなければならない場
合は、バースト動作は開始されるべきでない。
ト・モードを有するバス・マスクを提供することである
。
られるバースト要求信号に応答してバーストのオペラン
ドを転送できるメモリとともに用いるバス・マスクにお
いて達成できる。好適な形式では、バス・マスタは、複
数個のキャッシュ線の各々に、一組のオペランド、前記
キャッシュ線の各オペランド番、こ共通のアドレス・タ
グ、およびセットされたとき前記キャッシュ線のオペラ
ンドの各々の有効性を示す一組の有効ビットを記憶する
キャッシュ、選択アクセス・アドレスを有する選択オペ
ランドが前記キャッシュに記憶されているかどうかを判
別するために前記キャッシュをアクセスし、キャッシュ
線の1つのアドレスやタグが前記選択アクセス・アドレ
スのタグ部と同じ場合はタグ・ヒット信号を与え、前記
1つのキャッシュ線の選択有効ビットがセットされる場
合は有効エントリビットを与えるキャッシュ制御ロジッ
ク、並びに前記キャッシュ制御ロジックがタグ・ヒット
信号または有効エントリ信号を与えない場合、前記バー
スト要求信号をメモリに与えるバースト制御ロジックを
含む。
13を有するデータ処理システム10が示されている。
与えられたバースト要求(BREQ)信号に応答してm
個のバーストによりデータ・バス14を介してオペラン
ドを転送できる。オペランドはアドレス・バス1Bを介
してバス・マスタ12によって与えられた選択されたア
クセス・アドレスについての集合モジュロ(clust
ered i+odulo) mである。ここで、mは
2 であり、nは整数でメモリ13の特性によって決ま
る。このようなバースト転送に対するタイミングおよび
プロトコルを説明するタイミング図が第2図に示されて
いる。
アドレス・レジスタ18はメモリ13とバッファ20の
間で転送されるべき各オペランドに対するアクセス・ア
ドレスを格納(記JtB)する。モジュロm加算器22
は、バースト制御器24によって与えられた増分(IN
C)信号に応答して、アドレス会レジスタ18内に格納
されたアクセスφアドレスの適当な組のnビットをmを
法として増加させるように設けられている。
えられたバースト開始(BR8T)信号に応答して、バ
ースト制御器24は最初にBREQ信号を与えて、メモ
リ13に、バス・マスタ12はメモリ13が現在のアク
セス拳サイクルの後バースト内の次のオペランドにより
続行することを望んでいることを示す。現在のアクセス
・サイクルの最後で、メモリ13がそれが次のオペラン
ドを「バースト」できることを決定した場合、バースト
確認(BACK)信号およびサイクル終了(TERM)
信号の両方をほぼ同時に与えることによってそのように
示す。そうでなければ、単にTERM信号を与える。
て、バースト制御器24は再びBREQ信号をメモリ1
3に与える。さらに、バースト制御器24はほぼ同時に
INc信号を加算器22に与えてアドレス・レジスタ1
8に格納されたアクセス・アドレスを「順序づける」。
個のオペランドがバースト転送された後、バースト制御
器24はBREQ信号またはINC信号のいづれかを与
えるのを中止する。第4図はバースト制御器24の動作
を状態図で示す。
されている。このキャッシュ26は、複数個のキャッシ
ュ線28の各々に、一組のオペランド、キャッシュ線2
8のオペランドの各々に共通のアドレス・タグ(TAG
) 、および各々がセット(SET)されたときキャッ
シュ線28の各々のオペランドの有効性を示す一組の有
効(VALID)ビットを記憶する。
CESS ADDRESS)のタグ(TAG)、インデ
ックス(INDEX)およびエントリ選択(ENTRY
)部を用いて従来の態様でアクセスされる。インデック
スされたキャッシュ線28のアドレスTAGが選択され
たアクセス・アドレス(ACCESS ADDRESS
)のTAG部と同じ場合は、タグ比較器(TAG CO
MPARATOR) 30はタグ・ヒット(TAG H
IT)信号を与える。はぼ同時に、インデックスされた
キャッシュ線28の選択されたエントリ(ENTRY)
の有効(VARI D)ビットがセット(5ET)され
る場合、ANDゲート32はエントリ・ヒツト(ENT
RY HIT)信号を与える。タグ轡ヒツトおよびエン
トリψヒツト信号は、選択アクセス・アドレスを有する
オペランドがキャッシュ2B内に存するかどうかを判別
するためにキャッシュ制御ロジック(図示せず)によっ
て用いられる。
BのNANDゲート34はANDゲート38をディスエ
ーブル(使用禁止)しバースト開始BR8T信号(第3
図)を防ぐ。インデックスされたキャッシュ線28の有
効ビットのいずれかがセットされた場合は、ORゲート
40によって与えられた有効エントリ(VALID E
NTRY)信号に応答してNANDゲート34もAND
ゲート38を使用禁止にする。こうして、タグ・ヒット
信号も有効エントリ信号もない場合にのみ、BR8T信
号がANDゲート38によって与えられる。
エントリ検出部の修正形式が示されている。
INC信号(第3図)に応答して第2のモジュロm加算
器22゛によって増分され、1オブ4マルチプレクサ4
0°に与えて選択エントリに「続く」(モジュロ4)イ
ンデックスされたキャッシュ線28のエントリの有効ビ
ットを選択する。マルチプレクサ40°によって与えら
れた生成有効エントリ信号はORゲート40(第5図)
によって与えられる有効エントリ信号の代りにまたはそ
れとの一定の論理結合においてNANDゲート34に与
え、インデックスされたキャッシュ線28の次のエント
リが有効の場合はBI?ST信号が与えられないように
してもよい。しかし、キャッシュ線28全体以下のバー
スト充填を促進するためには、バースト制御器24(第
3図)の状態図(第4図)を幾分修正して、バースト動
作が開始された後のBR8T信号の終了によってバース
ト制御器24を最初の状態に戻すようにしなければなら
ない。
ッシングが可能なシステムにおいては、要求されたオペ
ランドが1本のキャッシュ線28以上に広がる(スパン
)、すなわちオペランドの第1部分が所定のインデック
スを有するキャッシュ線28の「最後」に格納され、オ
ペランドの残りはインデックス+1を有するキャッシュ
線28の「最初」に格納されるという事態が生じる。こ
のような事態では、第5図のバースト開始ロジック36
は、インデックス+1キヤツシユ線28の充填を開始す
る前にインデックス−キャッシュ線28全体をバースト
充填しようとすることが起る。したがって、インデック
ス・キャッシュ線28が完全に充填されるまでオペラン
ド全体を得ることができないかもしれない。この遅延を
防ぐためには、第7図に示されたようなバースト延期ロ
ジック42はディスエーブル信号を介してANDゲート
38(第5図)を選択的にディスエーブル(使用禁止)
するように備えることができる。図示された形式では、
アクセス・アドレス(第5図)のエントリおよびバイト
選択部およびオペランド・サイズ信号(たとえば、米国
特許第4633437号におけるようにコード化された
St、 So)が要求オペランドが2つのキャッシュ線
28にまたがることを示す場合にのみバースト延期ロジ
ック42はディスエーブル信号を与える。
の精神および範囲から離れることなしに別の代替実施例
が可能である。たとえば、ディスエーブル信号(第5図
)についてたった1つの目的(バースト延期)だけを説
明したけれども、この信号(または複数のディスエーブ
ルもしくはイネーブル信号)は、バースト動作モードが
選択的にディスエーブルされ、キャッシュ26自身が選
択的にディスエーブル(凍結(rrozen) )され
、またはオペランド自身が何かの理由でキャッシュ不可
能になった場合には常にバースト開始Bl?ST信号を
防ぐために用いることもできる。同様に、インデックス
されたキャッシュ線28の有効内容を基礎として有効エ
ントリ信号(第5図および第6図)を発生するためには
他の基準が望ましい場合もある。
の過度の転送アクティビティ、または過度(異常)なキ
ャッシュ・アクティビティのような他の条件を、適当な
ロジックを用いてバースト開始13R3T信号の発生を
選択的にディスエーブルするのに効果的に用いてもよい
。
るデータ処理システムのブロック図を示す。 第2図は第1図に示されたデータ処理システムの動作の
タイミング図を示す。 第3図は第1図に示されたバスマスタのバースト制御ロ
ジックの好適な形式のブロック図を示す。 第4図は第3図に示されたバスマスタのバースト制御器
の動作の状態図を示す。 第5図はバースト開始ロジックの好適形式を示す回路図
である。 第6図は第5図のバースト開始ロジックの修正された形
式を示す回路図である。 第7図はバースト延期ロジックの好適形式を示す回路図
である。 lO・・・データ処理システム、12・・・バスマスク
、13・・・メモリシステム、14・・・データバス、
16・・・アドレスバス、18・・・アドレスレジスタ
、20・・・バッファ、22.22°・・・モジュロm
加算器、24・・・バースト制御器、2B・・・キャッ
シュ、28・・・キャッシュ線、30・・・比較器、3
2・・・ANDゲート、34・・・NANDゲート、3
B・・・バースト開始論理、38・・・ANDゲート、
40・・・ORゲート、40°・・・1オブ4マルチプ
レクサ、42・・・バースト延期論理。
Claims (1)
- 【特許請求の範囲】 1、バスマスタによって与えられるバースト要求信号に
応答してバーストのオペランドを転送できるメモリとと
もに用いるバスマスタであって、複数個のキャッシュ線
の各々に、一組の前記オペランド、前記キャッシュ線の
各オペランドに共通のアドレス・タグ、およびセットさ
れたとき前記キャッシュ線の前記オペランドの各々の有
効性を示す一組の有効ビットを記憶するキャッシュ、選
択アクセス・アドレスを有する選択オペランドが前記キ
ャッシュに記憶されているかどうかを判別するために前
記キャッシュをアクセスするキャッシュ制御手段であっ
て、前記キャッシュ線の1つのアドレス・タグが前記選
択アクセス・アドレスのタグ部と同じ場合はタグ・ヒッ
ト信号を与え、前記1つのキャッシュ線の少なくとも選
択有効ビットがセットされる場合は有効エントリ信号を
与える前記キャッシュ制御手段、および 前記キャッシュ制御手段がタグ・ヒット信号または有効
エントリ信号を与えない場合、前記バースト要求信号を
メモリに与えるバースト制御手段を備える前記バスマス
タ。 2、前記1つのキャッシュ線の少なくとも1つのオペラ
ンドに対する有効ビットがセットされた場合のみキャッ
シュ制御手段が有効エントリ信号を与える、特許請求の
範囲第1項に記載のバスマスタ。 3、前記バースト制御手段は、ディスエーブル信号に応
答して前記バースト要求信号をメモリに与えるのを選択
的に防止される、特許請求の範囲第1項に記載のバスマ
スタ。
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