JP4080324B2 - 強誘電体メモリの駆動装置及び方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体に関するもので、特に、チップ駆動時に該当アドレスのリード／ライトサイクル時間を十分に確保できるようにした強誘電体メモリの駆動装置及び方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ装置すなわち、ＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
【０００３】
ＦＲＡＭはＤＲＡＭとほとんど同じ構造を有する記憶素子であって、キャパシタの材料として強誘電体を用いたことが異なる。強誘電体の特性である高い残留分極を利用したものである。
この残留分極特性によって電界を除去してもデータが消えない。すなわち、不揮発性素子である。
【０００４】
図１は一般的な強誘電体の特性のヒステリシスループ特性図である。
図１のように、電界によって誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅せず一定量（ｄ、ａ状態）を保持していることが分かる。
不揮発性強誘電体のメモリセルは前記ｄ、ａ状態を各々１，０に対応させて記憶素子として応用したものである。
【０００５】
以下添付図面を参考して従来技術の強誘電体メモリに関して説明する。
図２は一般的な不揮発性強誘電体のメモリ装置による単位セルを示している。
図２のように、一方向にビットラインＢ／Ｌが形成され、そのビットラインと交差する方向にワードラインが形成され、ワードライン（Ｗ／Ｌ）と一定の間隔を保って平行にプレートライン（Ｐ／Ｌ）が形成され、ゲートがワードラインに連結されソースがビットラインに連結されるトランジスタＴ１を設け、二つの端子のうち、第１端子がトランジスタＴ１のドレインに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結されるように強誘電体キャパシタ（ＦＣＩ）を設けている。
【０００６】
このような不揮発性強誘電体メモリ素子のデータ入／出力動作は次の通りである。
図３ａは一般的なの不揮発性強誘電体メモリ装置のライトモード動作を示すタイミング図であり、図３ｂはリードモードの動作を示すタイミング図である。
先ず、ライトモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）がハイからローに活性化され、同時にライトイネーブル信号（ＷＥＢｐａｄ）をハイからローに遷移させるとライトモードが開始される。
【０００７】
次に、ライトモードでアドレスデコーディングが開始されると該当ワードラインに印加されるパルスがローからハイに遷移されてセルが選択される。
このようにワードラインがハイ状態を保持している期間で該当プレートラインには順に一定期間のハイ信号と一定期間のロー信号が印加される。また、選択されたセルにロジック値“１”又は“０”を書き込むために該当ビットラインにライトイネーブル信号に同期される“ハイ”又は“ロー”信号を印加する。
すなわち、ビットラインにハイ信号を印加し、ワードラインに印加される信号がハイ状態の期間でプレートラインに印加される信号がローであれば、強誘電体キャパシタではロジック値“１”が記録される。また、ビットラインにロー信号を印加しプレートラインに印加される信号がハイ信号であれば強誘電体キャパシタにはロジック値“０”と記録される。
【０００８】
次に、セル格納されたデータを読みとるための動作は次の通りである。
外部でチップイネーブル信号をハイからローに活性化させると該当ワードラインが選択されるが、その前に全てのビットラインは等化信号によってロー電圧ににされる。
【０００９】
また、各ビットラインを非活性化させた後、アドレスをデコーディングする。デコーディングされたアドレスによってローであった該当ワードラインがハイに遷移されて該当セルを選択する。選択されたセルのプレートラインにハイ信号を印加して強誘電体メモリに格納されたロジック値“１”に対応するデータ（Ｑｓ）を破壊させる。
【００１０】
もし、強誘電体メモリにロジック値“０”が格納されていたら、それに応ずるデータ（Ｑｎｓ）は破壊されない。このように破壊されたデータと破壊されないデータは前記したヒステリシスループの原理によって互いに異なる値を出力することになってセンスアンプはロジック値“１”又は“０”をセンシングする。
【００１１】
すなわち、データが破壊された場合には図１のヒステリシスループのようにｄからｆに変更される場合であり、データが破壊されない場合はａからｆに変更される場合である。
従って、一定時間経過した後にセンスアンプがイネーブルされると、データが破壊された場合は増幅されてロジック値“１”を出力し、データが破壊されない場合は増幅されてロジック値“０”を出力する。
このように、センスアンプでデータを増幅した後には元のデータに復元しなければならないので該当ワードラインにハイ信号を印加した状態でプレートラインをハイからローに非活性化させる。
このようなリードライト動作をする強誘電体メモリではアドレスを変えて新しいアドレスが設定されるとそのアドレスに対して正常なリード／ライト動作が完了できる十分な時間が要求される。
すなわち、該当アドレス期間がサイクル時間より小さいとメモリセルデータが損失されることがある。
【００１２】
【発明が解決しようとする課題】
前記のような従来の強誘電体メモリは次のような問題がった。
リード／ライト動作において、該当するアドレスで正常な動作が完了できる十分な時間が要求されるが、従来技術では他のアドレスが入ってくるとそれを阻止できず、該当アドレスのサイクル時間が保障されないという問題がある。
このように、該当アドレスのサイクル時間が保障されない場合にはアドレスショートパルスノイズ(address short pulse noise)の発生でチップ動作に影響を与えデータの損失のおそれがある。
【００１３】
本発明は、上記従来技術の問題点を解決するためのもので、チップ駆動時に該当アドレスのリード／ライトサイクル時間を十分に確保できるようにした強誘電体メモリの駆動装置及び方法を提供することが目的である。
【００１４】
【課題を解決するための手段】
上記目的を達成するための本発明による強誘電体メモリの駆動装置は、バッファリングされたアドレス信号をフィードバックされるセル動作パルスによってラッチするアドレスラッチブロックと、アドレス信号の変化を感知してアドレス遷移検出信号ＡＴＤを発生させ複数のアドレスによって発生されたＡＴＤパルスを合算して出力するＡＴＤＳＵＭ出力ブロックと、前記ＡＴＤＳＵＭのパルス幅を拡張し拡張されたパルス信号を用いてチップ制御パルスを出力するパルス幅拡張／制御パルス発生ブロックと、前記チップ制御パルスを用いてリード／ライトチップ動作に必要とするパルス幅を有するセル動作パルスを発生させるセル動作パルス発生ブロックを含んでおり、前記アドレスに該当するセル動作パルスのアクティブ期間では他のアドレスのＡＴＤパルスが発生しないようにすることを特徴とする。
【００１５】
本発明による強誘電体メモリの駆動方法は、強誘電体のチップ動作を制御するための動作パルス発生における一つのサイクル時間をｔ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５の期間に分ける場合に、ｔ０期間の終端部分からアドレス遷移が発生するとｔ１期間の開始点からＡＴＤパルスを発生させるステップと、前記ＡＴＤパルスを合算（ＡＴＤＳＵＭ）して出力するステップと、（ＡＴＤＳＵＭ）パルスの後エッジタイムがｔ３期間まで拡張されるようにパルス幅を拡張しこれを用いて制御パルス（ＣＰ）を作るステップと、制御パルスによってｔ２からｔ５期間までのセル動作パルスを作って該期間の間正常なリード／ライト動作が行われるようにしセル動作パルスの活性化期間で新しいアドレスが入ってもＡＴＤパルスの発生を阻止することを特徴とする。
【００１６】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
【００１７】
データセンシング過程ではセルデータが破壊されるので破壊されたデータを復旧する期間が必要である。
このように破壊されたデータを復旧する期間まで含む単位期間を“サイクル時間”と定義するとき、本発明は該当アドレスのサイクル時間の間には他のアドレスが入ってもこれを阻止してチップ動作に影響を与えないようにして、十分なチップ動作時間を確保できるようにしたものである。
【００１８】
図４は本発明の第１実施形態による強誘電体メモリの駆動装置の構成ブロック図であり、図５は図４の強誘電体メモリ駆動装置の動作タイミングである。
本発明の強誘電体メモリではセル動作パルスを発生させるための回路は、アドレス信号が印加されるアドレスパッド４１と、アドレスパッド４１に印加されたアドレス信号をバッファリングして出力するアドレスバッファ４２と、バッファリングされたアドレス信号（ＡＮ）、（ＡＮＢ）が入力されてアドレスの入力不一致を取り除くためにアドレス信号をラッチ出力するアドレスラッチブロック（ＡＬ）４３とを備えている。このバッファリングされたアドレス信号が入力されるとアドレス信号の変化を感知してアドレス遷移検出信号を発生させるアドレス遷移検出ブロック４４と、複数のアドレスによって発生されたＡＴＤパルスを合算して出力するＡＴＤパルス合算部４５とからなるＡＴＤＳＵＭ出力ブロック４６がアドレスバッファ４２とアドレスラッチブロック４３に連結されている。さらに本実施形態は、非正常な小さいパルス幅を有するＡＴＤＳＵＭ信号によって正常なサイクル時間が保障されないことから発生するデータ損失を抑制するためにＡＴＤＳＵＭ出力ブロック４６の出力信号（ＡＴＤＳＵＭ）のパルス幅を拡張し、拡張されたパルス信号を用いてチップ制御パルスを出力するパルス幅拡張／制御パルス発生ブロック４７を含む。
【００１９】
ここで、パルス幅拡張／制御パルス発生ブロック４７はパルス幅が拡張されたパルス信号の開始エッジを受けて制御パルスＣＰを生成し、これを更にＡＴＤＳＵＭ出力ブロック４６のＡＴＤパルス合算部４５にフィードバックさせて制御パルスＣＰ期間でパルス幅が拡張されたパルス信号を安定化させるためのものである。
また、パルス幅拡張／制御パルス発生ブロック４７の制御パルスＣＰはセル動作パルス発生ブロック４８に入力される。このセル動作パルス発生ブロック４８では制御パルスＣＰに基づいて正常なリード／ライトチップ動作に必要とするパルス幅を有するセル動作パルスＯＰを発生させる。
【００２０】
ここで、セル動作パルス発生ブロック４８のセル動作パルスＯＰはアドレス遷移検出ブロック４４にフィードバックされてアドレス遷移検出時の制御信号（ＡＴＤＣＯＮ）として用いられる。
これはセル動作パルスＯＰの開始エッジで後端部のエッジまでＡＴＤ信号の入力を阻止するためである。
【００２１】
また、セル動作パルスＯＰはアドレスラッチブロック４３にフィードバックされるが、これはセル動作パルスＯＰの開始エッジでアドレス信号をラッチするためである。
【００２２】
このようにセル動作パルスＯＰの開始エッジでアドレスをラッチする理由は、アドレスパッド４１に入力されるアドレス入力時間差のマージンを確保するためでアドレスの入力不一致（スキュー）が発生してもこれがチップ動作に影響を与えることを抑制するためである。
また、アドレスラッチブロック４３から出力される信号（ＡＡＮ、ＡＡＢＮ）はプリデコーダーに出力される。
【００２３】
このような本発明の第１実施形態による強誘電体メモリの駆動装置の全体的なセル動作パルス発生過程について図５を参照して説明する。
図５のようにｔ０期間の終端部分でアドレス遷移が発生するとｔ１期間の開始点からＡＴＤパルスが発生する。
次にこのＡＴＤパルスは、ＡＴＤパルス合算部４５によって合算出力されてパルス幅拡張／制御パルス発生ブロック４７によって後エッジがｔ３期間まで拡張される。また、このＡＴＤパルスは制御パルスＣＰを発生させる。このＣＰパルスによってセル動作パルスＯＰが発生する。
このセル動作パルスＯＰによってＡＴＤ出力を非活性化するとともにアドレスラッチＡＬを動作させる。
このように、本実施形態ではＡＴＤ出力を非活性化させているので、セル動作パルスＯＰ期間すなわち、ｔ４、ｔ５期間に新しいアドレスが入ってもＡＴＤパルスが発生することがないので新しいアドレスは有効にはならない。
【００２４】
このような動作を行うセル動作パルス発生に関係する各ブロックの詳細構成及び動作に関して説明する。
図６は本発明によるアドレスバッファの実施形態の詳細構成図である。
アドレスバッファはＥＳＤトランジスタ６１を有する第１入力端にアドレスパッド信号が印加され、第２入力端にチップイネーブル制御信号ＣＥＢＣＯＮが印加されてこれらの信号をＮＯＲ演算する論理演算手段６２と、論理演算手段６２の出力信号を反転する第１インバータ６３と、第１インバータ６３の出力信号を更に反転してリセットのための／アドレス信号を出力する第２インバータ６４と、第２インバータ６４の出力信号を反転してアドレス信号ＡＮを出力する第３インバータ６５とからなる。
【００２５】
また、本発明によるアドレスラッチの実施形態の詳細構成は、図７のように、アドレスバッファ４２の出力信号ＡＮをセル動作パルスＯＰ、セル動作パルスＯＰＢによって選択的にスイッチング出力する第１伝送ゲート７１と、第１伝送ゲート７１の出力端に直列連結される第１、２インバータ７３、７４とからなり第１伝送ゲート７１の出力信号をラッチするラッチ手段と、そのラッチ手段によってフィードバックされる出力信号をセル動作パルスＯＰとセル動作パルスＯＰＢによって選択的にスイッチングして第１伝送ゲート７１の出力端に出力する第２伝送ゲート７２と、第１インバータ７３の出力信号を反転して反転された信号（ＡＡＮ）をプリデコーダーに出力する第３インバータ７５と、第１インバータ７３の出力信号を反転する第４インバータ７６と、第４インバータの出力信号を反転して反転された信号ＡＡＢＮをプリデコーダーに出力する第５インバータ７７とからなる。
【００２６】
また、ＡＴＤＳＵＭ出力ブロックの実施形態の詳細構成は次の通りである。
図８は本実施形態によるＡＴＤＳＵＭ出力ブロック４６の構成図であり、図９はその動作タイミング図である。
直列に構成されるｎ個のインバータを備えアドレスバッファ４２のアドレス信号ＡＮＢを一定時間遅延させるアドレス遅延ブロック８１と、アドレス遅延ブロック８１のｎ−１番目のインバータの出力信号を反転する第１インバータ８２と、第１インバータ８２の出力信号を反転する第２インバータ８３と、アドレスバッファ４２の出力アドレス信号（ＡＮ）、アドレス遅延ブロック８１の出力信号、セル動作パルス発生ブロック４８からのセル動作パルス（ＡＴＤＣＯＮ）を入力して論理演算する第１ＮＯＲゲート８４と、第２インバータ８３の出力信号、アドレスバッファ４２の他方のアドレス信号（ＡＮＢ）、セル動作パルス発生ブロック４８のセル動作パルス（ＡＴＤＣＯＮ）を入力して論理演算する第２ＮＯＲゲート８５と、ＡＴＤＳＵＭを出力する第１、２出力トランジスタ８６、８７とからなる。これらの出力トランジスタ８６、８７は直列に連結され、その共通の接続点が出力端であり、一方８６のゲートが第１ＮＯＲゲート８４の出力に、他方８７のゲートが第２ＮＯＲゲート８５の出力に接続されている。
【００２７】
このようなＡＴＤＳＵＭ出力ブロック４６は図９のように、ＡＴＤＣＯＮパルスがローの状態のとき、アドレスが遷移されるとアドレスバッファ４２のアドレス（ＡＮ）、アドレス（ＡＮＢ）信号が各々ハイからローに、ローからハイに遷移する。同時にＡＴＤ信号が立ち上がる。
また、図８のノード（１）ではアドレス遅延ブロック８１によって一定時間遅延されてローからハイに遷移する。次のアドレスの遷移時にハイからローに遷移する。
【００２８】
また、ノード（３）ではノード（１）とは逆にハイからアドレス遅延ブロック８１によって一定時間遅延されてローに遷移し、次のアドレスの遷移時にハイからローに遷移する。
また、ノード（２）ではアドレス遷移が発生してアドレス遅延ブロック８１によって遅延させられている間だけハイレベルである。一方、ノード（４）では次のアドレス遷移時に遅延期間の間だけハイレベルとなる。従って、最終出力端におけるＡＴＤＳＵＭパルスはノード（２）とノード（４）のレベルがハイの期間だけハイが出力される。すなわち“ＯＮ”となる。
【００２９】
また、本発明によるパルス幅拡張／制御パルス発生ブロックに関して説明すると次の通りである。
図１０は本発明によるパルス幅拡張／制御パルス発生ブロックの実施形態の構成図であり、図１１はその動作タイミング図である。
パルス幅拡張／制御パルス発生ブロック４７は、ＡＴＤＳＵＭ出力ブロック４６から出力されるＡＴＤＳＵＭパルスを反転させる第１インバータ１０１と、複数のインバータが直列連結されて反転されたＡＴＤＳＵＭパルスを一定時間遅延させるＡＴＤＳＵＭ遅延ブロック１０２と、そのＡＴＤＳＵＭ遅延ブロック１０２によって遅延された反転ＡＴＤＳＵＭパルスと遅延されない入力ＡＴＤＳＵＭパルスをＮＯＲ演算するＮＯＲゲート１０３と、一方の電極には電源電圧が印加され他方の電極にはＡＴＤＳＵＭパルスが印加されＮＯＲゲート１０３の出力信号がゲートに印加される第１ＰＭＯＳトランジスタ１０４と、一方の電極に電源電圧が印加され他方の電極にはＡＴＤＳＵＭパルスが印加されゲートに反転されたＡＴＤＳＵＭパルスが印加される第２ＰＭＯＳトランジスタ１０５と、ゲートに反転されたＡＴＤＳＵＭパルスが印加され一方の電極が前記第１、２ＰＭＯＳトランジスタ１０４、１０５の他方の電極に連結される第１ＮＭＯＳトランジスタ１０６と、前記第１ＮＭＯＳトランジスタ１０６に直列に連結され他方の電極には接地電圧が印加されゲートがＮＯＲゲート１０３の出力端に連結される第２ＮＭＯＳトランジスタ１０７と、ＮＯＲゲート１０３の出力端に連結されてＮＯＲゲートの出力信号を反転する第２インバータ１０８と、第２インバータ１０８の出力信号を反転して制御パルスＣＰを出力する第３インバータ１０９とからなる。
【００３０】
このようなパルス幅拡張／制御パルス発生ブロック４７の制御パルス発生動作を図１１に示す。
まず、ＡＴＤパルスの遷移時点から拡張されるＡＴＤＳＵＭパルスはノード（５）から第１インバータ１０１によって反転され、ノード（７）ではＡＴＤＳＵＭ遅延ブロック１０２によってローレベルのまま一定時間遅延された後にハイレベルに遷移する。
また、ノード（６）ではＡＴＤＳＵＭパルスの遷移が発した時点でハイになりノード（７）における遅延後に遷移した時点でローになる。その間ハイレベルを維持する。
また、ノード（８）の第１ＰＭＯＳトランジスタ１０４はノード（６）におけるパルスレベルがハイである期間だけＯＦＦ状態となる。
ノード（６）のパルスは第２、３インバータ１０８、１０９を経てパルスＣＰとして出力され、その制御パルスは図４のセル動作パルス発生ブロック４８によってセル動作パルスＡＴＤＣＯＮとして出力される。
【００３１】
このような構成を有する本実施形態による強誘電体メモリの駆動装置の全体的な動作は次の通りである。
図１２は本実施形態による制御パルスＣＰに関係する信号における“０”ライトに関係する波形の詳細動作タイミング図である。
制御パルスＣＰの後エッジ部分を用いて新しい（ｎｅｘｔ）アドレスのＷＬ（ｎｅｘｔ）とＰＬ（ｎｅｘｔ）を活性化させる。
また、以前の（ｐｒｅｖｉｏｕｓ）アドレスのＷＬ（ｐｒｅｖｉｏｕｓ）、ＰＬ（ｐｒｅｖｉｏｕｓ）も制御パルスＣＰの後エッジ部分を用いて非活性化させる。
従って、制御パルスＣＰの活性化期間ではｔＷＲ（Ｗｒｉｔｅ Ｒｅｃｏｖｅｒｙ Ｔｉｍｅ）が保障される。すなわち、／ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号がローレベルからハイに遷移される時点を制御パルスＣＰの後エッジ部分まで遅延させることができる。
【００３２】
図１２の動作タイミング図において、ｔ０，ｔ１，ｔ２期間が以前サイクルのライトモード期間で“０”ライト期間である。また、ｔ３，ｔ４，ｔ５期間が新しいサイクルのリードモード期間でｔ３期間がセンシング期間であり、ｔ４期間が“１”再格納期間、ｔ５期間が“０”再格納期間である。
ｔ１期間の開始点で新しいアドレスが入力されているにもかかわらず／ＷＥパルスの遷移時点の遅延によってｔＷＲ（Ｗｒｉｔｅ Ｒｅｃｏｖｅｒｙ Ｔｉｍｅ）が保障されることが分かるであろう。
【００３３】
図１３は本実施形態による制御パルスＣＰによって関係される信号における“０”再格納に関係する波形の詳細動作タイミング図である。
新しいサイクルの制御パルスＣＰのハイ期間で以前のサイクルのアドレスが有効であるので、制御パルスＣＰ期間のリードモードで“０”再格納期間として活用できることが分かるであろう。
【００３４】
また、図１４は本実施形態による制御パルスＣＰに関係する信号において参照パルス発生に関する詳細動作タイミング図である。
制御パルスＣＰ期間の間にＲＥＦ＿ＥＱとＲＥＦ＿ＰＬを用いて参照キャパシタに参照チャージを充電させる。
図１４はその充電されたチャージをｔ３期間の間参照ビットラインに供給する過程を示したものである。
図１４における参照パルス発生のための参照パルス発生回路の一例に対して下記に説明する。
勿論、参照発生回路の構成は以下で説明する図１５の構造以外に他の構造に構成できることは勿論である。
【００３５】
図１５は本発明において採択する参照パルス発生回路の一実施形態を示す回路図である。
参照パルス発生回路は一方向に構成される複数のビットライン（ＢＬ１，ＢＬ２，ＢＬ３，、、ＢＬｎ）と、ビットライン（ＢＬ１，ＢＬ２，ＢＬ３，、、ＢＬｎ）に直交する方向に構成される第１，２参照ワードライン（ＲＥＦ＿Ｗ／Ｌ＿１）と、（ＲＥＦ＿Ｗ／Ｌ＿２）と、第１、２参照ワードライン（ＲＥＦ＿Ｗ／Ｌ＿１）と、（ＲＥＦ＿Ｗ／Ｌ＿２）と同一の方向に構成される参照プレートライン（ＲＥＦ＿Ｗ／Ｌ＿１）と、第１電極が参照プレートライン（ＲＥＦ＿Ｗ／Ｌ＿１）に連結され第２電極が参照セルのストレージノード（ＳＮ）に連結されて互いに並列に構成される複数の参照キャパシタ（ＦＣ１，ＦＣ２，ＦＣ３，．．ＦＣｎ）と、ゲートに参照セル等化制御信号（ＲＥＦ＿ＥＱ）が印加され、一方の電極は接地端子ＶＳＳに他方の電極はストレージノードＳＮに連結されるＮＭＯＳトランジスタＴ２と、一方の電極がそれぞれ異なるビットラインＢＬ１、ＢＬ２・・・に連結され、他方の電極は参照キャパシタのストレージノード（ＳＮ）に連結され、ゲートが第１参照ワードライン（ＲＥＦ＿Ｗ／Ｌ＿１）と第２参照ワードライン（ＲＥＦ＿Ｗ／Ｌ＿２）に図面上左側のものから順に交互に連結され、一つおきに共通に連結される複数のＮＭＯＳトランジスタ（Ｔ１―１、Ｔ１―２、Ｔ１―３，．．．Ｔ１−ｎ）とからなるスイッチングブロックを備えている。
図１５の参照チャージ発生回路は折り返し型ビットライン（Ｆｏｌｄｅｄ Ｂ／Ｌ）の場合にもＲＥＦ＿ＷＬ＿１とＲＥＦ＿ＷＬ＿２を互いに変えて該当ビットラインが参照するときに活性化させることになる。
【００３６】
以上説明した本発明の第１実施形態はＡＴＤパルスを用いて該当アドレスのサイクル時間を確保できるようにしたものである。ＡＴＤパルスだけでなく、ＷＴＤパルスをも用いて該当アドレスのサイクル時間を十分に確保できるようにすることも可能であり、それを実現した本発明の第２実施形態を以下説明する。
図１６は本発明の第２実施形態による強誘電体メモリの駆動装置の詳細構成図であり、図１７は図１６の強誘電体メモリ駆動装置の動作タイミング図である。
【００３７】
本発明の第２実施形態はアドレス信号を変化することなく／ＷＥ信号を用いてライトサイクル動作を行う場合の回路構成を示すもので、同じアドレスにおいてリード動作後にすぐライト動作を行う場合のセル動作パルスの発生のためのブロックを示すものである。
その具体的構成は、アドレス信号が印加されるアドレスパッド１６１と、アドレスパッド１６１に印加されたアドレス信号をバッファリングして出力するアドレスバッファ１６２と、バッファリングされたアドレス信号（ＡＮ、ＡＮＢ）が入力されてアドレススキューを除去するためにアドレス信号をラッチして出力するアドレスラッチブロック（ＡＬ）１６３と、前記バッファリングされたアドレス信号が入力されるとアドレス信号の変化を感知してアドレス遷移検出信号を発生させるアドレス遷移検出ブロック１６４、複数のアドレスによって発生されたＡＴＤパルスを合算して出力するＡＴＤパルス合算部１６５からなるＡＴＤＳＵＭ出力ブロック１６６と、非正常な小さいパルス幅を有するＡＴＤＳＵＭ信号によって正常なサイクル時間が保障されないことから発生されるデータ損失を抑制するためにＡＴＤＳＵＭ出力ブロック１６６の出力信号（ＡＴＤＳＵＭ）のパルス幅を拡張し、拡張されたパルス信号を用いてチップ制御パルスを出力するパルス幅拡張／制御パルス発生ブロック１６７を含む。
【００３８】
制御パルス発生ブロック１６７はパルス幅が拡張されたパルス信号の開始エッジを受けて制御パルスＣＰを生成し、これを更にＡＴＤＳＵＭ出力ブロック１６６のＡＴＤパルス合算部１６５にフィードバックさせて制御パルスＣＰ期間でパルス幅が拡張されたパルス信号を安定させている。
制御パルス発生ブロック１６７の制御パルスＣＰはセル動作パルス発生ブロック１６８に入力され、セル動作パルス発生ブロック１６８では正常なリードライトチップ動作に必要なパルス幅を有するセル動作パルスＯＰを発生させる。
【００３９】
セル動作パルス発生ブロック１６８のセル動作パルスＯＰはアドレス遷移検出ブロック１６４にフィードバックされてアドレス遷移検出時の制御信号ＡＴＤＣＯＮとして用いられる。これはセル動作パルスＯＰの開始エッジで後端のエッジまでＡＴＤ信号の入力を阻止するためである。
また、セル動作パルスＯＰはアドレスラッチブロック１６３にフィードバックされるが、これはセル動作パルスＯＰの開始エッジからアドレス信号がラッチされるようにするためである。
【００４０】
このようにセル動作パルスＯＰ発生ブロックが構成され、アドレスが変化することなくライトサイクル動作を行うためのブロックとしては／ライトイネーブル信号（／ＷＥ）が印加される／ライトイネーブルパッド１６９と、／ライトイネーブル信号（／ＷＥ）をバッファリングして出力するライトイネーブルバッファ１７０と、／ライトイネーブル信号及びセル動作パルスＯＰを入力してセル動作パルスＯＰがハイ状態でだけライト遷移検出信号（ＷＴＤ）を出力するライト遷移検出ブロック１７１と、ライト遷移検出信号によって正常なライト動作を行うためにライト制御パルスＷＣＰを出力するライト制御パルス発生ブロック１７２と、ライト制御パルス発生ブロック１７２から出力されるライト制御パルスＷＣＰによってローレベルの期間で他の動作を阻止してライト動作だけを行わせるライト動作パルスを出力するライト動作パルス発生ブロック１７３を含む。
【００４１】
このような図１６の回路は同一アドレスでリード動作後にすぐライト動作を行う場合であるので、／ＷＥ信号によってＷＴＤ（Ｗｒｉｔｅ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｉｏｎ）パルスを作るときに、セル動作パルスＯＰの状況によってＷＴＤパルスの発生を決めるようにしたものである。
もし、セル動作パルスＯＰがローの場合にはチップＡＴＤパルスによって正常に動作しているものと判断してＷＴＤパルスが発生しないようにし、セル動作パルスＯＰがハイの期間だけＷＴＤパルスを発生させる。
【００４２】
ＷＴＤパルスは正常にライト動作が行われるようにライト制御パルスＷＣＰを生成する。
図１７から見ると、一つのサイクル時間の間にアドレスが変化することなく、セル動作パルスＯＰがハイの期間の間に／ＷＥ信号だけを用いてＷＴＤパルスを検出し、これを用いて正常なライト動作タイムすなわち、ｔ２，ｔ３，ｔ４，ｔ５期間を確保することを示している。
【００４３】
このような本発明の第２実施形態による強誘電体メモリの駆動装置において／ＷＥを用いてＷＯＰを発生する各ブロックの詳細構成は次の通りである。
図１８はライトイネーブルバッファの詳細構成図であり、図１９はライト遷移検出ブロックの詳細構成図である。
ライトイネーブルバッファは図１８のように、ＥＳＤトランジスタ１８１を有する第１入力端にラインイネーブルパッド信号（ＷＥＢ＿Ｐａｄ）が印加され、第２入力端に／チップイネーブル信号（ＣＥＢ）が印加されて、これらの信号をＮＯＲ演算する論理演算手段１８２と、論理演算手段１８２の出力信号を反転する第１インバータ１８３と、第１インバータ１８３の出力信号を更に反転しえ第１ライトイネーブル信号（ＷＥＢ＿ＬＨ）を出力する第２インバータ１８４と、第２インバータ１８４の出力信号を反転して第２ライトイネーブル信号（ＷＥＢ＿ＬＬ）を出力する第３インバータ１８５とからなる。
【００４４】
また、ライト遷移検出ブロックは図１９のように、ライトイネーブルバッファの第２ライトイネーブル信号（ＷＥＢ＿ＬＬ）を反転する第１インバータ１９１と、直列連結されるｎ個のインバータからなり反転された第２ライトイネーブル信号（ＷＥＢ＿ＬＬ）を一定時間遅延する／ライトイネーブル信号遅延ブロック１９２と、／ライトイネーブル信号遅延ブロック１９２のｎ−１番目のインバータの出力信号を反転する第２インバータ１９３と、第２インバータ１９３の出力信号を反転する第３インバータ１９４と、第２ライトイネーブル信号（ＷＥＢ＿ＬＬ）、／ライトイネーブル信号遅延ブロック１９２の出力信号、セル動作パルス発生ブロック１６８のセル動作パルス（ＡＴＤＣＯＮ）を入力して論理演算する第１ＮＯＲゲート１９５と、第３インバータ１９３の出力、第２ライトイネーブル信号（ＷＥＢ＿ＬＬ）、セル動作パルス（ＡＴＤＣＯＮ）を入力して論理演算する第２ＮＯＲゲート１９６と、一方の電極がＡＴＤＳＵＭの出力端子となりゲートに第１ＮＯＲゲート１９５の出力信号が印加され、他方の電極が接地端子に連結される第１出力トランジスタ１９７と。前記第１出力トランジスタ１９７に直列連結されてゲートに第２ＮＯＲゲート１９６の出力信号が印加され一方の電極は第１出力トランジスタ１９７の他方電極と共通に接地端子に連結され、その他方電極が選択信号（ｏｐｔ）入力端子となる第２出力トランジスタ１９８とからなる。
【００４５】
また、該当アドレスで正常なリード／ライト動作が完了されるように他のアドレスが入ってもこれを阻止して該当アドレスのサイクル時間を十分に保障できるようにするためにチップイネーブル信号（ＣＥＢ１＿ｃｏｎ）を用いる場合には次のようなチップイネーブル信号遷移検出ブロックが用いられる。
【００４６】
図２０はそのチップイネーブル信号遷移検出ブロックの詳細構成図であり、図２１はＣＴＤ（又はＷＴＤ）の動作タイミング図である。
チップイネーブル信号遷移検出ブロックはチップイネーブル（ＣＥＢ１＿ｃｏｎ）を反転する第１インバータ２０１と、直列連結されて構成されるｎ個のインバータとからなり反転されたチップイネーブル信号（ＣＥＢ１＿ｃｏｎ）を一定時間遅延するチップイネーブル信号遅延ブロック２０２と、チップイネーブル信号遅延ブロック２０２のｎ−１番目のインバータの出力信号を反転する第２インバータ２０３と、第２インバータ２０３の出力信号を反転する第３インバータ２０４と、チップイネーブル信号（ＣＥＢ１＿ｃｏｎ）チップイネーブル信号遅延ブロック２０２の出力信号、セル動作パルス発生ブロック１６８のセル動作パルス（ＡＴＤＣＯＮ）を入力して論理演算する第１ＮＯＲゲート２０５と、第３インバータ２０４の出力信号、反転されたチップイネーブル信号（ＣＥＢ１＿ｃｏｎ）、セル動作パルス（ＡＴＤＣＯＮ）を入力され論理演算する第２ＮＯＲ２０６と、一方の電極がＡＴＤＳＵＭの出力端子となり、ゲートに第１ＮＯＲゲート２０５の出力信号が印加され、他方の電極が接地端子に連結される第１出力トランジスタ２０７と、第１出力トランジスタ２０７に直列連結されてゲートに第２ＮＯＲゲート２０６の出力信号が印加され一方の電極は第１出力トランジスタ２０７の他方電極と共通で接地端子に連結され、その他方の電極が選択信号（ｏｐｔ）入力端子となる第２出力トランジスタ２０８とからなる。
【００４７】
このようなチップイネーブル信号遷移検出ブロックのＡＴＤＳＵＭ出力動作は次の通りである。
チップイネーブル信号遷移検出ブロックとライト遷移検出ブロックの動作は、ＡＴＤＳＵＭを出力するためのソース信号でチップイネーブル信号又はライトイネーブル信号を使用する他は先の例と基本的には同一である。
チップイネーブル信号を用いる場合、ＡＴＤパルスがローレベルで待機状態にあり、その状態でチップイネーブル信号（ＣＥＢ＿ｃｏｎ）が遷移するとノード（ａ）ではチップイネーブル信号遅延ブロック２０２によって一定時間遅延されて遷移が発生する。
【００４８】
また、ノード（ｂ）では入力されるチップイネーブル信号（ＣＥＢ＿ｃｏｎ）と同一に遷移が発生する。
従って、ノード（ｃ）ではノード（ｂ）の遷移が発生する時点でハイレベルに遷移され、このハイレベルを保持した状態でノード（ａ）で遷移が発生する時点でローレベルへの遷移が発生する。
このようなノード（ｃ）における遷移はチップイネーブル信号（ＣＥＢ＿ｃｏｎ）の次回の遷移が発生する時点で同様に発生する。
ノード（ｄ）の第１出力トランジスタ２０７はチップイネーブル信号（ＣＥＢ＿ｃｏｎ）の一回目の遷移が発生する時点でＯＮされてＡＴＤＳＵＭを出力する。
【００４９】
【発明の効果】
以上説明したように、本発明の強誘電体メモリの駆動装置によると、次のような効果がある。
強誘電体メモリを含むメモリ装置では該当アドレスで正常なリード／ライト動作が完了できるように他のアドレスが入ってもこれを阻止して該当アドレスのサイクル時間を十分に保障できる。
これは該当アドレスのリード／ライトサイクル時間を保障し、アドレスショートパルスノイズを除去してチップ動作を安定化し、データの損失を抑制する効果がある。
【００５０】
以上本発明の好適な一実施形態に対して説明したが、前記実施形態のものに
限定されるわけではなく、本発明の技術思想に基づいて種々の変形又は変更が可能である。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループ特性図である。
【図２】一般的な強誘電体のメモリの単位セル構成図である。
【図３】ａ：強誘電体のメモリのライトモードの動作タイミング図である。ｂ：強誘電体のメモリのリードモードの動作タイミング図である。
【図４】本発明の第１実施形態による強誘電体のメモリの駆動装置の構成ブロック図である。
【図５】図４の強誘電体のメモリの駆動装置の動作タイミング図である。
【図６】本発明によるアドレスバッファの詳細構成図である。
【図７】本発明によるアドレスラッチの詳細構成図である。
【図８】本発明によるＡＴＤＳＵＭ出力ブロックの構成図である。
【図９】ＡＴＤＳＵＭ出力ブロックの動作タイミング図である。
【図１０】本発明によるパルス幅拡張／制御パルス発生ブロックの構成図である。
【図１１】パルス幅拡張／制御パルス発生ブロックの動作タイミング図である。
【図１２】本発明による制御パルスＣＰに関係される信号で“０”ライトに関係される波形の詳細動作タイミング図である。
【図１３】本発明による制御パルスＣＰに関係される信号で“０”再格納に関係する波形の詳細動作タイミング図である。
【図１４】本発明による制御パルスＣＰに関係される信号で参照パルス発生に関する詳細動作タイミング図である。
【図１５】本発明で採択する参照パルス発生回路の１実施形態を示す回路図である。
【図１６】本発明の第２実施形態による強誘電体メモリの駆動装置の構成ブロック図である。
【図１７】図１６の強誘電体メモリ駆動装置の動作タイミング図である。
【図１８】ライトイネーブルバッファの詳細構成図である。
【図１９】ライト遷移検出ブロックの詳細構成図である。
【図２０】チップイネーブル信号遷移検出ブロックの詳細構成図である。
【図２１】ＣＴＤ（又はＷＴＤ）の動作タイミング図である。
【符号の説明】
４１ アドレスパッド
４２ アドレスバッファ
４３ アドレスラッチブロック
４４ アドレス遷移検出ブロック
４５ ＡＴＤ パルス合算部
４６ ＡＴＤＳＵＭ出力ブロック
４７ パルス幅拡張／制御パルス発生ブロック
４８ セル動作パルス発生ブロック

Claims (14)

1. 強誘電体チップの非揮発性セルデータを保護するためのセルアクティブ動作を制御するための動作パルスを生成する駆動回路において、
   入力されたアドレス信号をバッファリングして出力するアドレスバッファであって、アドレス信号をバッファリングするためにＥＳＤトランジスタを有する第１入力端にアドレスパッド信号（ＡＮ＿Ｐａｄ）が与えられ、第２入力端にチップイネーブル制御信号が与えられてこれらの信号をＮＯＲ演算する論理演算手段、前記論理演算手段の出力信号を反転する第１インバータ、前記第１インバータの出力信号を更に反転してリセットのための／アドレス信号（ＡＮＢ）を出力する第２インバータ、前記第２インバータの出力信号を反転してアドレス信号（ＡＮ）を出力する第３インバータを有するアドレスバッファと、
   バッファリングされたアドレス信号をフィードバックされるセル動作パルスによってラッチするアドレスラッチブロックと、
   前記バッファリングされた信号が入力されてアドレス信号の変化を感知してアドレス遷移検出信号（ＡＴＤ）を発生させ、複数のアドレスによって発生されたＡＴＤパルスを合算して出力するＡＴＤＳＵＭ出力ブロックと、
   前記ＡＴＤＳＵＭのパルス幅を拡張し拡張されたパルス信号を用いてチップ制御パルスを出力するパルス幅拡張／制御パルス発生ブロックと、
   前記チップ制御パルスを用いてリード／ライトチップ動作に必要とするパルス幅を有する前記セル動作パルスを発生させるセル動作パルス発生ブロックを含み、
   前記アドレスに該当するセル動作パルスのアクティブ期間では他のアドレスのＡＴＤパルスが発生しないようにすることを特徴とする強誘電体メモリの駆動装置。
2. アドレスラッチブロックはアドレスバッファの出力信号（ＡＮ）をセル動作パルス（ＯＰ）と／セル動作パルス（ＯＰＢ）によって選択的にスイッチング出力する第１伝送ゲートと、
   前記伝送ゲートの出力端に直列連結される第１、２インバータからなり前記第１伝送ゲートの出力信号をラッチするラッチ手段と、
   前記ラッチ手段によってフィードバックされる出力信号をセル動作パルス（ＯＰ）と／セル動作パルス（ＯＰＢ）によって選択的にスイッチングして前記第１伝送ゲートの出力端に出力する第２伝送ゲートと、
   前記第１インバータの出力信号を反転して反転された信号（ＡＡＮ）をプリデコーダーに出力する第３インバータと、
   前記第１インバータの出力信号を反転する第４インバータと、
   前記第４インバータの出力信号を反転して反転された信号（ＡＡＢＮ）をプリデコーダーに出力する第５インバータとからなることを特徴とする請求項１に記載の強誘電体メモリの駆動装置。
3. ＡＴＤＳＵＭ出力ブロックは直列連結構成されるｎ個のインバータからなりアドレスバッファ／アドレス信号（ＡＮＢ）を一定時間遅延させるアドレス遅延ブロックと、
   前記アドレス遅延ブロックのｎ−１番目のインバータの出力信号を反転する第１インバータと、
   前記第１インバータの出力信号を反転する第２インバータと、
   前記アドレスバッファの出力アドレス信号、前記アドレス遅延ブロックの出力信号、セル動作パルス（ＡＴＤＣＯＮ）を入力して論理演算する第１ＮＯＲゲートと、
   前記第２インバータの出力信号、前記アドレスバッファの／アドレス信号（ＡＮＢ）セル動作パルスを入力して論理演算する第２ＮＯＲゲートと、
   各々の一方の電極がＡＴＤＳＵＭを出力する出力端に共通に連結され各々のゲートに第１、２ＮＯＲゲートの出力信号が印加され各々の他方電極には接地電圧が印加される第１、２出力トランスミッションと、
   からなることを特徴とする請求項１に記載の強誘電体メモリの駆動装置。
4. パルス幅拡張／制御発生ブロックは前記ＡＴＤＳＵＭ出力ブロックから出力されるＡＴＤＳＵＭパルスを反転させる第１インバータと、
   複数のインバータが直列連結されて反転されたＡＴＤＳＵＭパルスを一定時間遅延するＡＴＤＳＵＭ遅延ブロックと、
   前記ＡＴＤＳＵＭ遅延ブロックによって遅延された反転ＡＴＤＳＵＭパルスと遅延されない入力ＡＴＤＳＵＭパルスをＮＯＲ演算するＮＯＲゲートと、
   一方の電極には電源電圧が印加され他方の電極にはＡＴＤＳＵＭパルスが印加され前記ＮＯＲゲートの出力信号がゲートに印加される第１ＰＭＯＳトランジスタと、
   一方の電極には電源電圧が印加され他方の電極にはＡＴＤＳＵＭパルスが印加され前記ＮＯＲゲートの出力信号がゲートに印加される第２ＰＭＯＳトランジスタと、
   ゲートに反転されたＡＴＤＳＵＭパルスが印加され一方の電極が前記第１、２ＰＭＯＳトランジスタの他方電極に連結される第１ＮＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタに直列連結され他方の電極には接地電圧が印加されゲートが前記ＮＯＲゲートの出力端に連結される第２ＮＭＯＳトランジスタと、
   前記ＮＯＲゲートの出力端に連結されＮＯＲゲートの出力信号を反転する第２インバータと、
   前記第２インバータの出力信号を反転して制御パルス（ＣＰ）を出力する第３インバータと
   からなることを特徴とする請求項１に記載の強誘電体メモリの駆動装置。
5. 強誘電体チップの非揮発性セルデータを保護するためのセルアクティブ動作を制御するための動作パルスを生成する駆動回路において、アドレス信号の変化を感知してアドレス遷移検出信号（ＡＴＤ）を発生させ複数のアドレスによって発生されたＡＴＤパルスを合算して出力ＡＴＤＳＵＭ出力ブロックと、
   前記ＡＴＤＳＵＭのパルス幅を拡張し拡張されたパルス信号を用いてチップ制御パルスを出力するパルス幅拡張／制御パルス発生ブロックと、
   前記チップ制御パルスを用いてリード／ライトチップ動作に必要とするパルス幅を有するセル動作パルスを発生させるセル動作パルス発生ブロックと、
   ライトイネーブル信号のバッファリングのためにＥＳＤトランジスタを有する第１入力端にライトイネーブルパッド信号（ＷＥＢ＿Ｐａｄ）が印加され、第２入力端に／チップイネーブル信号（ＣＥＢ）が印加されてこれらの信号をＮＯＲ演算する論理演算手段、前記論理演算手段の出力信号を反転する第１インバータ、前記第１インバータの出力信号を更に反転して第１ライトイネーブル信号（ＷＥＢ＿ＬＨ）を出力する第２インバータ、前記第２インバータの出力信号を反転して第２ライトイネーブル信号（ＷＥＢ＿ＬＬ）を出力する第３インバータからなるライトイネーブルバッファによってバッファリングされた／ライトイネーブル信号及びセル動作パルスを入力してセル動作パルスの活性化期間でだけライト遷移検出信号を出力するライト遷移検出ブロックと、
   前記ライト遷移検出信号によってライト制御パルス（ＷＣＰ）を出力するライト制御パルス発生ブロックと、
   前記ライト制御パルス（ＷＣＰ）によってローレベルの期間で他の動作を阻止しライト動作だけが行われるようにするライト動作パルスを出力するライト動作パルス発生ブロックと、
   を含むことを特徴とする強誘電体メモリの駆動装置。
6. ライト遷移検出信号によるライト動作パルス（ＷＯＰ）の発生は該当アドレスを変化することなく成される連続的なライト動作時に成されることを特徴とする請求項５に記載の強誘電体メモリの駆動装置。
7. セル動作パルスがローの場合にはチップがＡＴＤパルスによって正常に動作している場合にはＷＴＤパルスが発生できないようにし、セル動作パルス（ＯＰ）がハイ期間でだけＷＴＤパルスが発生するようにすることを特徴とする請求項５に記載の強誘電体メモリの駆動装置。
8. 強誘電体チップの非揮発性セルデータを保護するためのセルアクティブ動作を制御するための動作パルスを生成する駆動回路において、
   入力されたアドレス信号をバッファリングして出力するアドレスバッファであって、アドレス信号をバッファリングするためにＥＳＤトランジスタを有する第１入力端にアドレスパッド信号（ＡＮ＿Ｐａｄ）が与えられ、第２入力端にチップイネーブル制御信号が与えられてこれらの信号をＮＯＲ演算する論理演算手段、前記論理演算手段の出力信号を反転する第１インバータ、前記第１インバータの出力信号を更に反転してリセットのための／アドレス信号（ＡＮＢ）を出力する第２インバータ、前記第２インバータの出力信号を反転してアドレス信号（ＡＮ）を出力する第３インバータを有するアドレスバッファと、
   バッファリングされたアドレス信号をフィードバックされるセル動作パルスによってラッチするアドレスラッチブロックと、
   前記バッファリングされた信号が入力されてアドレス信号の変化を感知してアドレス遷移検出信号ＡＴＤを発生させ、複数のアドレスによって発生されたＡＴＤパルスを合算して出力するＡＴＤＳＵＭ出力ブロックと、
   前記ＡＴＤＳＵＭのパルス幅を拡張し拡張されたパルス信号を用いてチップ制御パルスを出力するパルス幅拡張／制御パルス発生ブロックと、
   前記チップ制御パルスを用いてリード／ライトチップ動作に必要とするパルス幅を有する前記セル動作パルスを発生させるセル動作パルス発生ブロックを含み、
   前記アドレスに該当するセル動作パルスのアクティブ期間では他のアドレスのＡＴＤパルスが発生しないようにすることを特徴とする強誘電体メモリの駆動方法であって、
   強誘電体のチップ動作を制御するための動作パルス発生における一つのサイクル時間をｔ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５の期間に分けるときに、
   ｔ０期間の終端部分でアドレス遷移が発生するとｔ１期間の開始点でＡＴＤパルスを発生させるステップと、
   前記ＡＴＤパルスを合算したＡＴＤＳＵＭパルスを出力するステップと、
   ＡＴＤＳＵＭパルスの後エッジがｔ３期間まで拡張されるようにパルス幅を拡張しこれを用いて制御パルス（ＣＰ）を作るステップと、
   制御パルスによってｔ２からｔ５期間までのセル動作パルスを作ってその期間に正常なリード／ライト動作が行われるようにし、セル動作パルスの活性化期間で新しいアドレスが入ってもＡＴＤパルスの発生を阻止することを特徴とする強誘電体メモリの駆動方法。
9. 前記ＡＴＤＳＵＭパルスを出力するために、
   フィードバックされるセル動作パルスを制御信号ＡＴＤＣＯＮとして使用し、そのＡＴＤＣＯＮパルスがローの状態でアドレスが遷移されてＡＴＤ信号が検出されると、入力されるアドレス信号を一定時間遅延させて遷移させるステップと、
   アドレス信号の遅延期間の間だけハイレベルを有するＡＴＤＳＵＭパルスを出力し、該当遅延期間が終了される時点でローレベルに遷移してこれを保持するステップと、
   ＡＴＤＳＵＭパルスのローレベル保持期間で次回のアドレスの遷移が発生すると更に一定時間遅延させてアドレス信号を遷移させ前記遅延の間だけハイレベルを有するようにＡＴＤＳＵＭパルスを出力するステップと、
   からなることを特徴とする請求項８に記載の強誘電体メモリの駆動方法。
10. 制御パルスを出力するために、
    入力されるＡＴＤＳＵＭパルスをＡＴＤパルスの遷移始点からパルス幅を拡張した後反転及び遅延するステップと、
    前記ＡＴＤＳＵＭパルスをローレベルに保持した状態で遅延期間の終了始点からハイレベルに遷移させるステップと、
    前記ＡＴＤパルスの遷移始点からＡＴＤＳＵＭパルスのハイレベルへの遷移始点までの間制御パルスをハイレベルで出力するステップと、
    からなることを特徴とする請求項８に記載の強誘電体メモリの駆動方法。
11. 制御パルスを用いたロジック“０”ライト動作時に、制御パルスの後エッジ部分を用いて該当アドレスのワードライン（ＷＬ）、プレート（ＰＬ）駆動信号を非活性化させ、新しいアドレスのワードライン、プレート駆動信号を活性化させ、
    ／ＷＥ（ライトイネーブル）信号をローレベルからハイレベルに遷移される始点を制御パルスの後エッジ部分まで遅延させて次のサイクルの開始までの時間ｔＷＲが保障されるようにすることを特徴とする請求項に記載８の強誘電体メモリの駆動方法。
12. 制御パルスのハイ期間において次のアドレスの入力に関わらず以前のサイクルのアドレスの有効化したものを用いて制御パルス活性化期間のリードモードで該当期間をロジック“０”の再格納期間として用いることを特徴とする請求項１１に記載の強誘電体メモリの駆動方法。
13. 強誘電体チップの非揮発性セルデータを保護するためのセルアクティブ動作を制御するための動作パルスを生成する駆動回路において、アドレス信号の変化を感知してアドレス遷移検出信号（ＡＴＤ）を発生させ複数のアドレスによって発生されたＡＴＤパルスを合算して出力ＡＴＤＳＵＭ出力ブロックと、
    前記ＡＴＤＳＵＭのパルス幅を拡張し拡張されたパルス信号を用いてチップ制御パルスを出力するパルス幅拡張／制御パルス発生ブロックと、
    前記チップ制御パルスを用いてリード／ライトチップ動作に必要とするパルス幅を有するセル動作パルスを発生させるセル動作パルス発生ブロックと、
    ライトイネーブル信号のバッファリングのためにＥＳＤトランジスタを有する第１入力端にライトイネーブルパッド信号（ＷＥＢ＿Ｐａｄ）が印加され、第２入力端に／チップイネーブル信号（ＣＥＢ）が印加されてこれらの信号をＮＯＲ演算する論理演算手段、前記論理演算手段の出力信号を反転する第１インバータ、前記第１インバータの出力信号を更に反転して第１ライトイネーブル信号（ＷＥＢ＿ＬＨ）を出力する第２インバータ、前記第２インバータの出力信号を反転して第２ライトイネーブル信号（ＷＥＢ＿ＬＬ）を出力する第３インバータからなるライトイネーブルバッファによってバッファリングされた／ライトイネーブル信号及びセル動作パルスを入力してセル動作パルスの活性化期間でだけライト遷移検出信号を出力するライト遷移検出ブロックと、
    前記ライト遷移検出信号によってライト制御パルス（ＷＣＰ）を出力するライト制御パルス発生ブロックと、
    前記ライト制御パルス（ＷＣＰ）によってローレベルの期間で他の動作を阻止しライト動作だけが行われるようにするライト動作パルスを出力するライト動作パルス発生ブロックと、
    を含み、強誘電体メモリの強誘電体チップの動作を制御するにあたって、同じアドレスにおいてリード動作後にすぐライト動作を行う場合の当該ライト動作パルスを発生させる方法において、
    一つのサイクル時間をｔ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５の期間に分けととき、
    アドレスの変化がない状態で、ｔ０期間の終端部分においてＡＴＤパルスを用いて出力されるセル動作パルス（ＯＰ）がハイレベルの期間で／ＷＥ信号がローレベルに遷移されると、
    ｔ１期間の開始点でライト遷移検出信号をハイレベルに遷移させ、これをｔ１期間の間保持するステップと、
    前記ライト遷移検出信号を用いてライト制御パルス（ＷＣＰ）をｔ１期間の開始点でハイレベルに遷移させてｔ２期間の終了始点までハイレベルに保持するステップと、
    ライト遷移検出信号がハイレベルからローレベルに遷移するｔ１期間の終了始点から／ＷＥ信号が更にハイレベルに遷移するｔ５の終了始点までローレベルを有するライト動作パルス（ＷＯＰ）を発生させるステップと、
    からなることを特徴とする強誘電体メモリの強誘電体チップの動作を制御するにあたって、同じアドレスにおいてリード動作後にすぐライト動作を行う場合の当該ライト動作パルスを発生させる方法。
14. 前記サイクル時間はアドレスを変化させることなくリード動作後にすぐにライト動作を行う期間であることを特徴とする請求項１３に記載の強誘電体メモリの強誘電体チップの動作を制御するための動作パルスの発生方法。

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