JPH07122093A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路素子数の削減を図りかつ入力信号が連続
生成される場合でも所望の遅延時間を設定できしかもそ
の相対的な遅延時間のプロセスバラツキを抑制しうる遅
延回路を実現する。これにより、遅延回路を含むマスク
ＲＯＭ等の低コスト化を図りつつ、その動作の安定化及
び高速化を推進する。 【構成】 アドレス遷移検出回路及びタイミング発生回
路ＴＧを備えるマスクＲＯＭ等において、タイミング発
生回路ＴＧの遅延回路ＤＬ１〜ＤＬ３を、直列形態とさ
れる所定数の単位遅延回路ＵＤ１〜ＵＤ１３により構成
し、これらの単位遅延回路を、ワード線の負荷容量と同
等の材料により形成されるキャパシタと抵抗からなる時
定数回路を含みアドレス遷移検出回路の出力信号ＡＴＤ
Ｓの立ち上がり又は立ち下がりを所定時間だけ遅延させ
るタイミング設定回路と、アドレス遷移検出信号ＡＴＤ
Ｓと上記タイミング設定回路の出力信号の実質的な論理
和信号を形成する論理和回路とをもとに構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、アドレス遷移検出回路を備えるマスクＲＯＭ（リ
ードオンリーメモリ）等に利用して特に有効な技術に関
する。

【０００２】

【従来の技術】チップイネーブル信号等の起動制御信号
やアドレス信号の論理レベルの変化を検出するためのア
ドレス遷移検出回路がある。一方、例えばそのチャンネ
ルに対する不純物の注入が選択的に行われることにより
論理“０”又は“１”の記憶データを選択的に保持する
ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）メモリセルが格子
状に配置されてなるメモリアレイをその基本構成要素と
するマスクＲＯＭ等の半導体装置がある。

【０００３】マスクＲＯＭについては、例えば、１９９
２年３月、株式会社日立製作所発行の『ＨＮ６２４３１
６シリーズデータブック』等に記載されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記に記載されるようなマスクＲＯＭ
にアドレス遷移検出回路を追加し、このアドレス遷移検
出回路の出力信号をもとにセンスアンプ及びデータ出力
バッファ等の動作を制御するためのいくつかの内部制御
信号を形成することを考えた。このとき、上記内部制御
信号を形成するためにタイミング発生回路に設けられる
遅延回路は、当初１段構造のものを考えたが、この場
合、図８に例示されるように、アドレス信号等のスキュ
ーを受けてアドレス遷移検出回路の出力信号つまりアド
レス遷移検出信号ＡＴＤＳが比較的短い時間ｔｘをおい
て連続生成されたとき、例えばセンスアンプの非反転及
び反転入力ノードをイコライズするための反転内部制御
信号ＥＱＢ（ここで、それが有効とされるとき選択的に
ロウレベルとされるいわゆる反転信号等については、そ
の名称の末尾にＢを付して表す。以下同様）のアドレス
遷移検出信号ＡＴＤＳの最後の立ち上がりに対するパル
ス幅ｔｅが時間ｔｘ分だけ短くなり、これによってマス
クＲＯＭが正常に動作できなくなるおそれがある。

【０００５】これに対処するため、本願発明者等は、図
９に示されるように、例えば反転内部制御信号ＥＱＢを
形成するための遅延回路ＤＬ４を、直列形態とされる所
定数のインバータＶ３４〜Ｖ４３とノア（ＮＯＲ）ゲー
トＮＯ７〜ＮＯ９とをそれぞれ含む複数の単位遅延回路
を直列結合することにより構成することを考えた。とこ
ろが、この場合、遅延回路ＤＬ４として比較的多数の回
路素子が必要となり、マスクＲＯＭの低コスト化が阻害
される。また、遅延回路ＤＬ４がセンスアンプの動作タ
イミングを左右するワード線の負荷容量とは異なる材料
によって形成されることで、遅延回路ＤＬ４の遅延時間
のプロセス変動が大きくなり、図１０に示されるよう
に、反転内部制御信号ＥＱＢ等のパルス幅ｔｅが大きく
変動する。この結果、各内部制御信号のタイミングマー
ジンを最悪ケースを想定して大きくせざるを得ず、これ
によってマスクＲＯＭの高速化が制約を受ける。

【０００６】この発明の目的は、回路素子数の削減を図
りかつ入力信号が連続生成される場合でも所望の遅延時
間を設定しうる遅延回路を実現することにある。この発
明の他の目的は、その遅延時間のプロセス変動を抑制し
うる遅延回路を実現することにある。この発明のさらな
る目的は、遅延回路を含むマスクＲＯＭ等の低コスト化
を図りつつ、その動作の安定化・高速化を推進すること
にある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、アドレス遷移検出回路とこの
アドレス遷移検出回路の出力信号をもとにセンスアンプ
及びデータ出力バッファ等の動作を制御するための内部
制御信号を形成するタイミング発生回路とを備えるマス
クＲＯＭ等において、タイミング発生回路の遅延回路
を、直列形態とされる複数の単位遅延回路により構成
し、これらの単位遅延回路を、ワード線の負荷容量と同
等の材料により形成されるキャパシタと抵抗からなる時
定数回路を含みアドレス遷移検出回路の出力信号の立ち
上がり又は立ち下がりを所定時間だけ遅らせるタイミン
グ設定回路と、アドレス遷移検出回路の出力信号とタイ
ミング設定回路の出力信号の実質的な論理和信号を形成
する論理和回路とをもとに構成する。

【０００９】

【作用】上記した手段によれば、比較的少ない回路素子
により構成できかつアドレス遷移検出回路の出力信号の
連続生成に対処しうる遅延回路を実現できるとともに、
その遅延時間のプロセス変動を抑制し、各内部制御信号
のタイミングマージンを小さくすることができる。この
結果、遅延回路を含むマスクＲＯＭ等の低コスト化を図
りつつ、その動作の安定化・高速化を推進することがで
きる。

【００１０】

【実施例】図１には、この発明が適用されたマスクＲＯ
Ｍの一実施例のブロック図が示されている。また、図２
には、図１のマスクＲＯＭの読み出しモードにおける信
号波形図が示されている。これらの図をもとに、まずこ
の実施例のマスクＲＯＭの構成及び動作の概要について
説明する。なお、図１の各ブロックを構成する回路素子
は、特に制限されないが、公知のＭＯＳＦＥＴ集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板面上に形成される。

【００１１】図１において、この実施例のマスクＲＯＭ
は、半導体基板面の大半を占めて配置されるメモリアレ
イＭＡＲＹをその基本構成要素とする。メモリアレイＭ
ＡＲＹは、同図の水平方向に平行して配置される複数の
ワード線と、垂直方向に平行して配置される複数のビッ
ト線と、これらのワード線及びビット線の交点に格子状
に配置される多数のメモリセルとを含む。この実施例に
おいて、メモリアレイＭＡＲＹを構成するメモリセル
は、そのチャンネルに対する不純物の打ち込みが選択的
に行われることで論理“０”又は“１”の記憶データを
選択的に保持するＮチャンネルＭＯＳＦＥＴからなる。
また、メモリアレイＭＡＲＹはいわゆるナンド（ＮＡＮ
Ｄ）型とされ、同一の列に配置されるメモリセルは対応
するビット線と回路の接地電位との間に所定数ごとに直
列形態とされる。

【００１２】メモリアレイＭＡＲＹを構成するワード線
は、図の左側においてＸアドレスデコーダＸＤに結合さ
れ、択一的に選択状態とされる。ＸアドレスデコーダＸ
Ｄには、ＸアドレスバッファＸＢからｉ＋１ビットの内
部アドレス信号Ｘ０〜Ｘｉが供給される。また、Ｘアド
レスバッファＸＢには、アドレス入力端子ＡＸ０〜ＡＸ
ｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給され、
タイミング発生回路ＴＧから内部制御信号ＣＥ１が供給
される。なお、内部制御信号ＣＥ１は、チップイネーブ
ル信号ＣＥＢがロウレベルとされることによりマスクＲ
ＯＭが選択状態とされるとき、所定のタイミングで選択
的にハイレベルとされる。

【００１３】ところで、この実施例のマスクＲＯＭは、
図２に示されるように、起動制御信号となるチップイネ
ーブル信号ＣＥＢがロウレベルとされることで選択的に
選択状態とされる。出力イネーブル信号ＯＥＢは、チッ
プイネーブル信号ＣＥＢのロウレベル変化に先立ってロ
ウレベルとされる。また、アドレス入力端子ＡＸ０〜Ａ
Ｘｉには、Ｘアドレス信号ＡＸ０〜ＡＸｉがロウアドレ
スＸＡを指定する組み合わせで供給され、アドレス入力
端子ＡＹ０〜ＡＹｊには、Ｙアドレス信号ＡＹ０〜ＡＹ
ｊがカラムアドレスＹＡを指定する組み合わせで供給さ
れる。Ｙアドレス信号ＡＹ０〜ＡＹｊは、さらに所定の
時間が経過した時点で、カラムアドレスＹＢを指定する
組み合わせに変化される。

【００１４】ＸアドレスバッファＸＢは、マスクＲＯＭ
が選択状態とされるとき、アドレス入力端子ＡＸ０〜Ａ
Ｘｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉ
を内部制御信号ＣＥ１に従って取り込むとともに、これ
らのＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘ
ｉを形成し、ＸアドレスデコーダＸＤに伝達する。Ｘア
ドレスデコーダＸＤは、内部アドレス信号Ｘ０〜Ｘｉを
デコードして、メモリアレイＭＡＲＹの対応する１本の
ワード線を択一的に所定の選択レベルとする。なお、Ｘ
アドレスバッファＸＢによって形成される内部アドレス
信号Ｘ０〜Ｘｉは、アドレス遷移検出回路ＡＴＤにも供
給される。

【００１５】次に、メモリアレイＭＡＲＹを構成するビ
ット線は、図の下方においてＹスイッチＹＳに結合さ
れ、このＹスイッチＹＳを介して１６本ずつ選択的に共
通データ線ＣＤ０〜ＣＤＦ（ここで、１０を超える信号
線等の数は１６進数によって表される。以下同様）に接
続される。ＹスイッチＹＳには、ＹアドレスデコーダＹ
Ｄから所定ビットのビット線選択信号が供給され、この
ＹアドレスデコーダＹＤには、ＹアドレスバッファＹＢ
からｊ＋１ビットの内部アドレス信号Ｙ０〜Ｙｊが供給
される。また、ＹアドレスバッファＹＢには、アドレス
入力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０
〜ＡＹｊが供給されるとともに、タイミング発生回路Ｔ
Ｇから上記内部制御信号ＣＥ１が供給される。

【００１６】ＹアドレスバッファＹＢは、マスクＲＯＭ
が選択状態とされるとき、アドレス入力端子ＡＹ０〜Ａ
Ｙｊを介して供給されるＹアドレス信号ＡＹ０〜ＡＹｊ
を内部制御信号ＣＥ１に従って取り込むとともに、これ
らのＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙ
ｊを形成し、ＹアドレスデコーダＹＤに供給する。ま
た、ＹアドレスデコーダＹＤは、内部アドレス信号Ｙ０
〜Ｙｊをデコードして、対応するビット線選択信号を択
一的にハイレベルとする。なお、内部アドレス信号Ｙ０
〜Ｙｊは、アドレス遷移検出回路ＡＴＤにも供給され
る。

【００１７】一方、ＹスイッチＹＳは、メモリアレイＭ
ＡＲＹの各ビット線に対応して設けられる複数のスイッ
チＭＯＳＦＥＴを含む。これらのスイッチＭＯＳＦＥＴ
の一方はメモリアレイＭＡＲＹの対応するビット線にそ
れぞれ結合され、その他方は順次１６個おきに共通デー
タ線ＣＤ０〜ＣＤＦに共通結合される。また、各スイッ
チＭＯＳＦＥＴのゲートは順次１６個ずつ共通結合さ
れ、対応するビット線選択信号が共通に供給される。こ
れにより、ＹスイッチＹＳを構成するスイッチＭＯＳＦ
ＥＴは、対応するビット線選択信号がハイレベルとされ
ることで１６個ずつ選択的にオン状態とされ、メモリア
レイＭＡＲＹの対応する１６本のビット線と共通データ
線ＣＤ０〜ＣＤＦとの間を選択的に接続状態とする。な
お、メモリアレイＭＡＲＹは、特に制限されないが、所
定のダミーセルが結合される１６本のダミービット線を
含み、これらのダミービット線は、ＹスイッチＹＳを介
して選択的にダミー共通データ線ＤＤ０〜ＤＤＦに接続
状態とされる。

【００１８】アドレス遷移検出回路ＡＴＤには、上記Ｘ
アドレスバッファＸＢ及びＹアドレスバッファＹＢから
内部アドレス信号Ｘ０〜ＸｉならびにＹ０〜Ｙｊが供給
されるとともに、タイミング発生回路ＴＧから内部制御
信号ＣＥ０が供給される。なお、内部制御信号ＣＥ０
は、図２に示されるように、チップイネーブル信号ＣＥ
Ｂのロウレベル変化を受けて、選択的にハイレベルとさ
れる。

【００１９】アドレス遷移検出回路ＡＴＤは、内部制御
信号ＣＥ０つまりチップイネーブル信号ＣＥＢと内部ア
ドレス信号Ｘ０〜ＸｉつまりＸアドレス信号ＡＸ０〜Ａ
Ｘｉならびに内部アドレス信号Ｙ０〜ＹｊつまりＹアド
レス信号ＡＹ０〜ＡＹｊのレベル変化をモニタし、その
いずれかのビットの論理レベルが反転されたときその出
力信号つまりアドレス遷移検出信号ＡＴＤＳを所定期間
だけ一時的にハイレベルとする。したがって、図２の場
合、アドレス遷移検出信号ＡＴＤＳは、まずチップイネ
ーブル信号ＣＥＢのロウレベル変化つまり内部制御信号
ＣＥ０のハイレベル変化を受けて一時的にハイレベルと
され、さらにＹアドレス信号ＡＹ０〜ＡＹｊがカラムア
ドレスＹＢを指定する組み合わせに変化されたのを受け
て一時的にハイレベルとされる。アドレス遷移検出回路
ＡＴＤから出力されるアドレス遷移検出信号ＡＴＤＳ
は、タイミング発生回路ＴＧに供給される。

【００２０】メモリアレイＭＡＲＹの指定された１６本
のビット線が選択的に接続状態とされる共通データ線Ｃ
Ｄ０〜ＣＤＦは、センスアンプＳＡの対応する単位回路
の一方の入力端子に結合される。また、メモリアレイＭ
ＡＲＹの１６本のダミービット線が選択的に接続状態と
されるダミー共通データ線ＤＤ０〜ＤＤＦは、センスア
ンプＳＡの対応する単位回路の他方の入力端子に結合さ
れる。センスアンプＳＡには、タイミング発生回路ＴＧ
から反転内部制御信号ＥＱＢ及びＳＬＢと内部制御信号
ＳＡＣが供給される。なお、反転内部制御信号ＥＱＢ
は、図２に示されるように、アドレス遷移検出回路ＡＴ
Ｄから出力されるアドレス遷移検出信号ＡＴＤＳの立ち
上がりを受けて所定期間だけ一時的にロウレベルとされ
る。また、内部制御信号ＳＡＣは、反転内部制御信号Ｅ
ＱＢがハイレベルに戻された後、一時的にハイレベルと
される。さらに、反転内部制御信号ＳＬＢは、内部制御
信号ＳＡＣがハイレベルとされるのと同時にロウレベル
とされ、内部制御信号ＳＡＣがロウレベルに戻されるの
に先立ってハイレベルに戻される。

【００２１】センスアンプＳＡは、共通データ線ＣＤ０
〜ＣＤＦならびにダミー共通データ線ＤＤ０〜ＤＤＦに
対応して設けられる１６個の単位回路を含み、これらの
単位回路のそれぞれは、いわゆるカレントミラー型の差
動増幅回路と、各差動増幅回路の非反転及び反転入力端
子間に設けられるイコライズＭＯＳＦＥＴと、各差動増
幅回路の出力信号を受ける出力ラッチとを含む。このう
ち、各イコライズＭＯＳＦＥＴは、反転内部制御信号Ｅ
ＱＢのロウレベルを受けて選択的にオン状態とされ、対
応する差動増幅回路の非反転及び反転入力ノードを所定
のレベルにイコライズする。また、各差動増幅回路は、
内部制御信号ＳＡＣのハイレベルを受けて選択的に動作
状態とされ、メモリアレイＭＡＲＹの選択された１６個
のメモリセルから対応する共通データ線ＣＤ０〜ＣＤＦ
を介して出力される読み出し信号を、対応するダミー共
通データ線ＤＤ０〜ＤＤＦを介して伝達されるリファレ
ンス信号と比較しながら増幅する。さらに、各出力ラッ
チは、反転内部制御信号ＳＬＢがロウレベルとされると
き対応する差動増幅回路の出力信号を取り込み、反転内
部制御信号ＳＬＢがハイレベルとされる間これを保持す
る。

【００２２】センスアンプＳＡの各単位回路の出力ラッ
チの出力信号は、内部出力信号ＳＯ０〜ＳＯＦとしてデ
ータ出力バッファＯＢの対応する単位データ出力バッフ
ァＵＯＢ０〜ＵＯＢＦにそれぞれ供給される。データ出
力バッファＯＢの各単位回路には、さらにタイミング発
生回路ＴＧから内部制御信号ＯＥ及びＤＯＣが共通に供
給される。なお、内部制御信号ＯＥは、図２に示される
ように、チップイネーブル信号ＣＥＢ及び出力イネーブ
ル信号ＯＥＢがロウレベルとされることで、選択的にハ
イレベルとされる。また、内部制御信号ＤＯＣは、アド
レス遷移検出信号ＡＴＤＳの立ち上がりを受けて反転内
部制御信号ＳＬＢがロウレベルとされてからハイレベル
に戻された時点でハイレベルとされ、アドレス遷移検出
信号ＡＴＤＳが再度ハイレベルとされた時点であるいは
マスクＲＯＭが非選択状態とされた時点でロウレベルに
戻される。

【００２３】データ出力バッファＯＢは、データ出力端
子Ｄ０〜ＤＦに対応して設けられる１６個の単位回路を
備える。これらの単位回路には、タイミング発生回路Ｔ
Ｇから内部制御信号ＯＥ及びＤＯＣが共通に供給される
とともに、センスアンプＳＡから対応する単位回路の出
力信号すなわち内部出力信号ＳＯ０〜ＳＯＦがそれぞれ
供給される。データ出力バッファＯＢの各単位回路の出
力端子は、対応するデータ出力端子Ｄ０〜ＤＦにそれぞ
れ結合される。

【００２４】データ出力バッファＯＢの各単位回路は、
内部制御信号ＯＥ及びＤＯＣがともにハイレベルとされ
ることで選択的に伝達状態とされ、センスアンプＳＡの
対応する単位回路から出力される内部出力信号ＳＯ０〜
ＳＯＦを対応するデータ出力端子Ｄ０〜ＤＦからマスク
ＲＯＭの外部に送出する。なお、データ出力バッファＯ
Ｂの各単位回路の出力端子つまりデータ出力端子Ｄ０〜
ＤＦにおける出力信号のハイレベルは回路の電源電圧と
され、そのロウレベルは回路の接地電位とされる。内部
制御信号ＯＥ又はＤＯＣのいずれかがロウレベルとされ
るとき、データ出力端子Ｄ０〜ＤＦはいわゆるハイイン
ピーダンス状態とされる。

【００２５】この実施例において、データ出力バッファ
ＯＢの単位回路のそれぞれは、内部制御信号ＯＥがハイ
レベルとされかつ内部制御信号ＤＯＣがロウレベルとさ
れるとき、その出力端子つまり対応するデータ出力端子
Ｄ０〜ＤＦを回路の接地電位側に偏った所定レベルにプ
リチャージするためのプリチャージ回路を含む。これに
より、この実施例のマスクＲＯＭでは、データ出力端子
Ｄ０〜ＤＦにおける出力信号の特にロウレベル変化にと
もなう振幅が圧縮され、相応してこれにともなう接地電
位供給経路のピーク電流が抑制される。

【００２６】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥＢ
及び出力イネーブル信号ＯＥＢとアドレス遷移検出回路
ＡＴＤから供給されるアドレス遷移検出信号ＡＴＤＳと
をもとに上記各種の内部制御信号を選択的に形成し、マ
スクＲＯＭの各部に供給する。この実施例において、タ
イミング発生回路ＴＧは、アドレス遷移検出信号ＡＴＤ
Ｓをもとに所定のパルス幅の反転内部制御信号ＥＱＢ及
びＳＬＢならびに内部制御信号ＳＡＣ及びＤＯＣを形成
するための複数の遅延回路を含む。タイミング発生回路
ＴＧの具体的構成及び動作ならびにその特徴について
は、後で詳細に説明する。

【００２７】図３には、図１のマスクＲＯＭに含まれる
タイミング発生回路ＴＧの一実施例の回路図が示されて
いる。また、図４には、図３のタイミング発生回路ＴＧ
に含まれる単位遅延回路ＵＤ１の一実施例の回路図が示
され、図５には、その信号波形図が示されている。さら
に、図６には、図３のタイミング発生回路ＴＧのＡＴＤ
Ｓ単一生成時における信号波形図が示され、図７には、
そのＡＴＤＳ連続生成時における信号波形図が示されて
いる。これらの図をもとに、タイミング発生回路ＴＧの
具体的構成及び動作ならびにその特徴について説明す
る。なお、以下の回路図において、そのチャンネル（バ
ックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャ
ンネル型であって、矢印の付されないＮチャンネルＭＯ
ＳＦＥＴと区別して示される。また、単位遅延回路に関
する以下の説明は図４の単位遅延回路ＵＤ１を例に進め
られるが、単位遅延回路ＵＤ２〜ＵＤ１３についてはこ
の単位遅延回路ＵＤ１と同一の構成とされるので、類推
されたい。

【００２８】図３において、タイミング発生回路ＴＧ
は、入力ノアゲートを構成するＰチャンネルＭＯＳＦＥ
ＴＰ１及びＰ２ならびにＮチャンネルＭＯＳＦＥＴＮ１
及びＮ２を含む。このうち、ＭＯＳＦＥＴＰ１及びＮ１
の共通結合されたゲートは、図示されない静電保護回路
を介して外部端子ＣＥＢに結合され、ＭＯＳＦＥＴＰ２
及びＮ２の共通結合されたゲートは回路の接地電位に結
合される。これにより、ＭＯＳＦＥＴＰ１及びＰ２なら
びにＮ１及びＮ２からなる入力ノアゲートは定常的に伝
達状態とされ、外部端子ＣＥＢを介して起動制御信号と
して入力されるチップイネーブル信号ＣＥＢを反転し、
その出力端子に伝達する。

【００２９】ＭＯＳＦＥＴＰ１及びＰ２ならびにＮ１及
びＮ２からなる入力ノアゲートの出力信号は、インバー
タＶ１を介してナンドゲートＮＡ１の一方の入力端子に
供給されるとともに、直列形態とされる４個のインバー
タＶ２〜Ｖ５を介してナンドゲートＮＡ１の他方の入力
端子に供給される。これにより、ナンドゲートＮＡ１の
出力信号は、チップイネーブル信号ＣＥＢがロウレベル
とされることでハイレベルとされ、チップイネーブル信
号ＣＥＢがハイレベルに戻されてからインバータＶ２〜
Ｖ５による遅延時間が経過した時点でロウレベルに戻さ
れる。ナンドゲートＮＡ１の出力信号は、直列形態とさ
れる２個のインバータＶ６及びＶ７を経て前記内部制御
信号ＣＥ０となり、やはり直列形態とされる２個のイン
バータＶ６及びＶ８を経て前記内部制御信号ＣＥ１とな
る。内部制御信号ＣＥ１は、インバータＶ９により反転
された後、反転内部制御信号ＣＥ１Ｂとなる。

【００３０】次に、タイミング発生回路ＴＧは、もう一
つの入力ノアゲートを構成するＰチャンネルＭＯＳＦＥ
ＴＰ３及びＰ４ならびにＮチャンネルＭＯＳＦＥＴＮ３
及びＮ４を含む。このうち、ＭＯＳＦＥＴＰ３及びＮ３
の共通結合されたゲートは、図示されない静電保護回路
を介して外部端子ＯＥＢに結合され、ＭＯＳＦＥＴＰ４
及びＮ４の共通結合されたゲートには、上記反転内部制
御信号ＣＥ１Ｂが供給される。これにより、ＭＯＳＦＥ
ＴＰ３及びＰ４ならびにＮ３及びＮ４からなる入力ノア
ゲートは、反転内部制御信号ＣＥ１Ｂがロウレベルとさ
れることで、つまりチップイネーブル信号ＣＥＢがロウ
レベルとされることで選択的に伝達状態とされ、外部端
子ＯＥＢを介して起動制御信号として入力される出力イ
ネーブル信号ＯＥＢを反転し、その出力端子に伝達す
る。この入力ノアゲートの出力信号は、直列形態とされ
る５個のインバータＶ１０〜Ｖ１５を経た後、前記内部
制御信号ＯＥとしてデータ出力バッファＯＢに供給され
る。

【００３１】タイミング発生回路ＴＧは、さらに、直列
形態とされる６個の単位遅延回路ＵＤ１〜ＵＤ６からな
る遅延回路ＤＬ１を含む。このうち、単位遅延回路ＵＤ
１の非反転入力端子には、前記アドレス遷移検出回路Ａ
ＴＤの出力信号つまりアドレス遷移検出信号ＡＴＤＳ
（入力信号）が供給され、その反転入力端子には、アド
レス遷移検出信号ＡＴＤＳのインバータＶ１６による反
転信号が供給される。また、単位遅延回路ＵＤ２の非反
転及び反転入力端子には、前段に設けられる単位遅延回
路ＵＤ１の非反転及び反転出力信号がそれぞれ供給さ
れ、単位遅延回路ＵＤ３〜ＵＤ６の非反転及び反転入力
端子には、前段に設けられる単位遅延回路ＵＤ２〜ＵＤ
５の非反転及び反転出力信号がそれぞれ供給される。単
位遅延回路ＵＤ６の非反転出力信号は、ノアゲートＮＯ
１の一方の入力端子に供給され、その反転出力信号は、
インバータＶ１７により反転された後、ノアゲートＮＯ
１の他方の入力端子に供給される。ノアゲートＮＯ１の
出力信号ＳＤは、２個のインバータＶ１８及びＶ１９を
経て、前記反転内部制御信号ＥＱＢとなる。

【００３２】ここで、遅延回路ＤＬ１を構成する単位遅
延回路ＵＤ１〜ＵＤ６は、図４の単位遅延回路ＵＤ１に
代表して示されるように、そのゲートに反転入力信号Ｉ
Ｂ１つまり反転アドレス遷移検出信号ＡＴＤＳＢを受け
るＰチャンネルＭＯＳＦＥＴＰ６を含む。このＭＯＳＦ
ＥＴＰ６のソースは、そのゲートに回路の接地電位を受
けるＰチャンネルＭＯＳＦＥＴＰ５を介して回路の電源
電圧に結合される。また、そのドレインは、直列形態と
される抵抗Ｒ１及びＮチャンネルＭＯＳＦＥＴＮ５を介
して回路の接地電位に結合されるとともに、Ｎチャンネ
ルＭＯＳＦＥＴＮ６を介して回路の接地電位に結合され
る。ＭＯＳＦＥＴＮ５のゲートには反転アドレス遷移検
出回路ＡＴＤＳＢが供給され、ＭＯＳＦＥＴＮ６のゲー
トには回路の接地電位が供給される。ＭＯＳＦＥＴＰ６
及びＮ６の共通結合されたドレインは、さらにインバー
タＶ３３の入力端子に結合されるとともに、所定の静電
容量を有するキャパシタＣ１を介して回路の接地電位に
結合される。

【００３３】これにより、ＭＯＳＦＥＴＰ５，Ｐ６，Ｎ
５及びＮ６ならびに抵抗Ｒ１は、定常的に伝達状態とさ
れる入力ノアゲートを構成し、反転入力端子ＩＢ１に供
給される反転アドレス遷移検出信号ＡＴＤＳＢを反転し
てその出力端子に伝達する。また、抵抗Ｒ１は、ＭＯＳ
ＦＥＴＮ５がオン状態とされる当初、言い換えるならば
この入力ノアゲートの出力信号が回路の接地電位のよう
なロウレベルに変化されようとするとき選択的に有効と
なり、キャパシタＣ１とともに所定の時定数回路を構成
する。さらに、インバータＶ３３は、ＭＯＳＦＥＴＰ６
及びＮ６の共通結合されたドレイン電位つまりＭＯＳＦ
ＥＴＰ５，Ｐ６，Ｎ５及びＮ６ならびに抵抗Ｒ１からな
る入力ノアゲートの出力信号に対して所定の論理スレッ
シホルドレベルを有するレベル判定回路として機能し、
この入力ノアゲート及びキャパシタＣ１とともに一つの
タイミング設定回路を構成する。

【００３４】すなわち、図５に示されるように、反転入
力信号ＩＢ１つまり反転アドレス遷移検出信号ＡＴＤＳ
Ｂがハイレベルからロウレベルに変化されるとき、単位
遅延回路ＵＤ１では、ＭＯＳＦＥＴＰ６がオン状態とさ
れ、ＭＯＳＦＥＴＮ５がオフ状態とされる。このため、
入力ノアゲートの出力端子に結合されたキャパシタＣ１
は、ＭＯＳＦＥＴＰ５及びＰ６を介して比較的高速にチ
ャージされ、これを受けてインバータＶ３３の出力信号
ｎ２が回路の接地電位のようなロウレベルに変化する。
一方、反転アドレス遷移検出信号ＡＴＤＳＢがロウレベ
ルからハイレベルに変化されると、単位遅延回路ＵＤ１
では、ＭＯＳＦＥＴＰ６がオフ状態とされ、代わってＭ
ＯＳＦＥＴＮ５がオン状態とされる。このため、キャパ
シタＣ１に蓄積された電荷は、抵抗Ｒ１及びＮ５を介し
て徐々にディスチャージされ、キャパシタＣ１及び抵抗
Ｒ１の時定数に対応する所定の遅延時間ｔｄが経過した
時点で、インバータＶ３３の出力信号ｎ２がハイレベル
に戻される。

【００３５】タイミング設定回路を構成するインバータ
Ｖ３３の出力信号ｎ２は、負論理の論理和回路となるナ
ンドゲートＮＡ２の一方の入力端子に供給される。この
ナンドゲートＮＡ２の他方の入力端子には、反転入力信
号ＩＢ１つまり反転アドレス遷移検出信号ＡＴＤＳＢが
そのまま供給される。また、ナンドゲートＮＡ２の出力
信号Ｎ３は、正論理の論理和回路となるノアゲートＮＯ
６の一方の入力端子に供給され、このノアゲートＮＯ６
の他方の入力端子には、非反転入力信号ＩＴ１つまりア
ドレス遷移検出信号ＡＴＤＳが供給される。アドレス遷
移検出信号ＡＴＤＳは、そのまま単位遅延回路ＵＤ１の
非反転出力信号ＯＴ１として次段の単位遅延回路ＵＤ２
の非反転入力端子ＩＴ２に供給され、ノアゲートＮＯ６
の出力信号は、単位遅延回路ＵＤ１の反転出力信号ＯＢ
１として単位遅延回路ＵＤ２の反転入力端子ＩＢ２に供
給される。

【００３６】この結果、ナンドゲートＮＡ２の出力信号
ｎ３は、反転入力信号ＩＢ１つまり反転アドレス遷移検
出信号ＡＴＤＳＢがロウレベルとされてからインバータ
Ｖ３３の出力信号ｎ２がハイレベルに戻されるまでの間
ハイレベルとされ、ノアゲートＮＯ６の出力信号つまり
反転出力信号ＯＢ１は、非反転入力信号ＩＴ１つまりア
ドレス遷移検出信号ＡＴＤＳがハイレベルとされてから
ナンドゲートＮＡ２の出力信号ｎ３がロウレベルに戻さ
れるまでの間ロウレベルとされる。

【００３７】つまり、単位遅延回路ＵＤ１に代表される
単位遅延回路ＵＤ１〜ＵＤ６のそれぞれは、その反転出
力端子ＯＢ１〜ＯＢ６において、反転入力端子ＩＢ１〜
ＩＢ６に供給された反転入力信号ＩＢ１〜ＩＢ６の特に
立ち上がり変化を選択的に遅延時間ｔｄだけ遅延させた
後、非反転入力信号ＩＴ１〜ＩＴ６つまりはアドレス遷
移検出信号ＡＴＤＳとの論理和をとって反転させた反転
出力信号ＯＢ１〜ＯＢ６を形成する。しかるに、まず単
位遅延回路ＵＤ１の反転出力信号ＯＢ１のパルス幅は、
図６に示されるように、アドレス遷移検出信号ＡＴＤＳ
のパルス幅ｔｗにその遅延時間ｔｄを加えた値となり、
単位遅延回路ＵＤ２の反転出力信号ＯＢ２のパルス幅
は、単位遅延回路ＵＤ１の反転出力信号ＯＢ１のパルス
幅にその遅延時間ｔｄを加えた値となる。同様に、単位
遅延回路ＵＤ３〜ＵＤ５の反転出力信号ＯＢ３〜ＯＢ５
のパルス幅は、前段の単位遅延回路ＵＤ２〜ＵＤ４の反
転出力信号ＯＢ２〜ＯＢ４のパルス幅にそれぞれの遅延
時間ｔｄを加えた値となり、最終段の単位遅延回路ＵＤ
６の反転出力信号ＯＢ６つまり反転内部制御信号ＥＱＢ
のパルス幅は、ほぼアドレス遷移検出信号ＡＴＤＳのパ
ルス幅ｔｗに６個の単位遅延回路ＵＤ１〜ＵＤ６の遅延
時間６ｔｄを加えた値となる。

【００３８】図３の説明に戻ろう。ノアゲートＮＯ１の
出力信号ＳＤは、前述のように、２個のインバータＶ１
８及びＶ１９を経た後、反転内部制御信号ＥＱＢとな
る。また、インバータＶ２０及びＶ２５を介して遅延回
路ＤＬ２及びＤＬ３を構成する単位遅延回路ＵＤ７及び
ＵＤ１１の非反転入力端子に供給されるとともに、イン
バータＶ２１及びＶ２６によってさらに反転された後、
単位遅延回路ＵＤ７及びＵＤ１１の反転入力端子に供給
される。遅延回路ＤＬ２は、直列形態とされる４個の単
位遅延回路ＵＤ７〜ＵＤ１０を含み、遅延回路ＤＬ３
は、直列形態とされる３個の単位遅延回路ＵＤ１１〜Ｕ
Ｄ１３を含む。これらの単位遅延回路ＵＤ７〜ＵＤ１３
は、前記単位遅延回路ＵＤ１と同一構成とされる。

【００３９】遅延回路ＤＬ２の最終段の単位遅延回路Ｕ
Ｄ１０の非反転出力信号は、ノアゲートＮＯ２の一方の
入力端子に供給され、その反転出力信号は、インバータ
Ｖ２２を介してノアゲートＮＯ２の他方の入力端子に供
給される。ノアゲートＮＯ２の出力信号は、ノアゲート
ＮＯ３の第３の入力端子に供給される。このノアゲート
ＮＯ３の第１の入力端子には、前記反転内部制御信号Ｃ
Ｅ１Ｂが供給され、その第２の入力端子には、インバー
タＶ２０の出力信号が供給される。ノアゲートＮＯ３の
出力信号は、直列形態とされる２個のインバータＶ２３
及びＶ２４を経た後、内部制御信号ＳＡＣとしてセンス
アンプＳＡに供給される。

【００４０】これにより、ノアゲートＮＯ２の出力信号
は、インバータＶ２０の出力信号のハイレベル変化つま
りノアゲートＮＯ１の出力信号ＳＤのロウレベル変化を
受けてロウレベルとされ、インバータＶ２０の出力信号
がロウレベルつまりノアゲートＮＯ１の出力信号ＳＤが
ハイレベルに戻されてから遅延回路ＤＬ２としての所定
の遅延時間が経過した時点でハイレベルに戻される。こ
の結果、ノアゲートＮＯ３の出力信号つまり内部制御信
号ＳＡＣは、インバータＶ２０の出力信号がロウレベル
つまりノアゲートＮＯ１の出力信号ＳＤがハイレベルに
戻されてからノアゲートＮＯ２の出力信号がハイレベル
に戻されるまでの間つまり遅延回路ＤＬ２の遅延時間に
相当する期間だけ一時的にハイレベルとされる。

【００４１】一方、遅延回路ＤＬ３の最終段の単位遅延
回路ＵＤ１３の非反転出力信号は、ノアゲートＮＯ４の
一方の入力端子に供給され、その反転出力信号は、イン
バータＶ２７を介してノアゲートＮＯ４の他方の入力端
子に供給される。ノアゲートＮＯ４の出力信号は、ノア
ゲートＮＯ５の一方の入力端子に供給される。ノアゲー
トＮＯ５の他方の入力端子には、インバータＶ２５の出
力信号が供給される。ノアゲートＮＯ５の出力信号は、
インバータＶ２８を経て、前記反転内部制御信号ＳＬＢ
となる。また、ノアゲートＮＯ４の出力信号は、直列形
態とされる４個のインバータＶ２９〜Ｖ３２を経て、内
部制御信号ＤＯＣとなる。

【００４２】これにより、ノアゲートＮＯ４の出力信号
は、インバータＶ２５の出力信号のハイレベル変化つま
りノアゲートＮＯ１の出力信号ＳＤのロウレベル変化を
受けてロウレベルとされ、インバータＶ２５の出力信号
がロウレベルつまりノアゲートＮＯ１の出力信号ＳＤが
ハイレベルに戻されてから遅延回路ＤＬ３としての所定
の遅延時間が経過した時点でハイレベルに戻される。し
かるに、反転内部制御信号ＳＬＢは、インバータＶ２５
の出力信号がロウレベルつまりノアゲートＮＯ１の出力
信号ＳＤがハイレベルに戻されてからノアゲートＮＯ４
の出力信号がハイレベルに戻されるまでの間つまり遅延
回路ＤＬ３の遅延時間に相当する期間だけ一時的にハイ
レベルとされる。言うまでもなく、内部制御信号ＤＯＣ
は、アドレス遷移検出信号ＡＴＤＳのハイレベル変化を
受けてハイレベルとされ、内部制御信号ＳＬＢがハイレ
ベルに戻されてからインバータＶ２９〜Ｖ３２の遅延時
間に相当する時間が経過した時点でロウレベルに戻され
る。この結果、アドレス遷移検出信号ＡＴＤＳと反転内
部制御信号ＥＱＢ，ＳＬＢならびに内部制御信号ＳＡＣ
及びＤＯＣとの時間関係は、図２に対応するものとな
る。

【００４３】ところで、アドレス入力端子ＡＸ０〜ＡＸ
ｉならびにＡＹ０〜ＡＹｊを介して入力されるＸアドレ
ス信号ＡＸ０〜ＡＸｉならびにＹアドレス信号ＡＹ０〜
ＡＹｊには、所定のスキューが許され、このスキューが
比較的大きい場合、アドレス遷移検出回路ＡＴＤから出
力されるアドレス遷移検出信号ＡＴＤＳは、図７に例示
されるように、比較的短い時間ｔｘをおいて連続生成さ
れる。このため、この実施例では、各内部制御信号のパ
ルス幅を設定するためにタイミング発生回路ＴＧに設け
られる遅延回路ＤＬ１〜ＤＬ３が、前述のように、直列
形態とされる所定数の単位遅延回路ＵＤ１〜ＵＤ１３か
らなり、これらの単位遅延回路の遅延時間ｔｄは、アド
レス遷移検出信号ＡＴＤＳが連続生成される時間間隔ｔ
ｘの許容しうる最大値に対応する時間に設定される。

【００４４】したがって、例えばアドレス遷移検出信号
ＡＴＤＳが時間ｔｘをおいて連続生成される場合、図７
に示されるように、まず単位遅延回路ＵＤ１の反転出力
信号ＯＢ１が連続生成されるアドレス遷移検出信号ＡＴ
ＤＳに従って連続生成されるが、第２段以降の単位遅延
回路ＵＤ２〜ＵＤ６の反転出力端子には、各単位遅延回
路の実質的な論理和回路となるナンドゲートＮＡ２及び
ノアゲートＮＯ６の論理和作用により、規定のパルス幅
に時間ｔｘを加えたパルス幅を有する反転出力信号が得
られる。この結果、例えば反転内部制御信号ＥＱＢは、
アドレス遷移検出信号ＡＴＤＳが比較的短い時間ｔｘを
おいて連続生成されるにもかかわらず、最後に生成され
たアドレス遷移検出信号ＡＴＤＳの立ち上がりから規定
の時間つまりｔｗ＋６ｔｄが経過した時点でハイレベル
に戻されるものとなり、これによってマスクＲＯＭを正
常に動作させることができるものとなる。なお、このよ
うな効果は、アドレス遷移検出信号ＡＴＤＳの時間間隔
ｔｘが比較的長くなる場合でも、対応する後段の単位遅
延回路によって同様に発揮される。

【００４５】一方、この実施例の遅延回路ＤＬ１〜ＤＬ
３の単位遅延回路ＵＤ１〜ＵＤ１３は、前述のように、
抵抗Ｒ１及びキャパシタＣ１からなる時定数回路を基本
に構成されるため、比較的少ない回路素子数をもって所
望の遅延時間を有する遅延回路を実現することができ
る。また、この実施例において、時定数回路を構成する
キャパシタＣ１は、メモリアレイＭＡＲＹを構成するワ
ード線の負荷容量と同等の材料によって形成され、各遅
延回路の遅延時間の相対的なプロセスバラツキは従来に
比較して充分抑制される。この結果、この実施例では、
相応して各内部制御信号のタイミングマージンを小さく
することができるため、マスクＲＯＭの低コスト化を図
りつつその高速化を推進できるものとなる。

【００４６】以上の本実施例に示されるように、この発
明をアドレス遷移検出回路を備えるマスクＲＯＭ等の半
導体装置に適用することで、次のような作用効果を得る
ことができる。すなわち、 （１）アドレス遷移検出回路とこのアドレス遷移検出回
路の出力信号をもとにセンスアンプ及びデータ出力バッ
ファ等の動作を制御するための内部制御信号を形成する
タイミング発生回路とを備えるマスクＲＯＭ等におい
て、タイミング発生回路の遅延回路を、直列形態とされ
る複数の単位遅延回路により構成し、これらの単位遅延
回路を、ワード線の負荷容量と同等の材料により形成さ
れるキャパシタと抵抗からなる時定数回路を含みアドレ
ス遷移検出回路の出力信号の立ち上がり又は立ち下がり
を所定時間だけ遅らせるタイミング設定回路と、アドレ
ス遷移検出回路の出力信号とタイミング設定回路の出力
信号の実質的な論理和信号を形成する論理和回路とをも
とに構成することで、比較的少ない回路素子により構成
できかつアドレス遷移検出回路の出力信号の連続生成に
対処しうる遅延回路を実現することができるという効果
が得られる。

【００４７】（２）上記（１）項により、タイミング発
生回路の遅延回路の相対的な遅延時間のプロセス変動を
抑制し、相応して各内部制御信号のタイミングマージン
を小さくすることができるという効果が得られる。 （３）上記（１）項及び（２）項により、遅延回路を含
むマスクＲＯＭ等の低コスト化を図りつつ、その動作の
安定化及び高速化を推進することができるという効果が
得られる。

【００４８】以上、本発明者によりなされた発明を実施
例に基づき具体的に説明したが、この発明は、上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。例え
ば、図１において、マスクＲＯＭは、×８又は×３２ビ
ット等のような任意のビット構成を採ることができる。
また、メモリアレイＭＡＲＹは、複数のサブメモリアレ
イに分割することができるし、これにともなって各周辺
回路を分割することができる。さらに、マスクＲＯＭの
ブロック構成や図２等に示される起動制御信号及び内部
制御信号の呼称，用途，組み合わせ等は、これらの実施
例による制約を受けない。

【００４９】図３において、遅延回路ＤＬ１〜ＤＬ３を
構成する単位遅延回路の個数は、任意に設定できる。図
４において、時定数回路を構成する抵抗Ｒ１は、入力ノ
アゲートの出力端子とキャパシタＣ１との間に設けても
よい。言い換えるならば、各遅延回路及び単位遅延回路
は、入力信号となるアドレス遷移検出信号ＡＴＤＳ等の
立ち上がり及び立ち下がりの両方を遅延させる構成とし
てもよいし、そのいずれか一方のみを選択的に遅延させ
てもよい。さらに、タイミング発生回路ＴＧ及び各単位
遅延回路の具体的な回路構成や電源電圧の極性及び絶対
値ならびにＭＯＳＦＥＴの導電型等は、種々の実施形態
を採りうる。

【００５０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマス
クＲＯＭに適用した場合について説明したが、それに限
定されるものではなく、例えば、アドレス遷移検出回路
を備えるダイナミック型ＲＡＭ等の各種メモリ集積回路
装置や同様なタイミング発生回路又は遅延回路を含むゲ
ートアレイ等の各種論理集積回路装置にも適用できる。
この発明は、少なくともタイミング設定用の遅延回路を
含む半導体装置に広く適用できる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、アドレス遷移検出回路とこ
のアドレス遷移検出回路の出力信号をもとにセンスアン
プ及びデータ出力バッファ等の動作を制御するための内
部制御信号を形成するタイミング発生回路とを備えるマ
スクＲＯＭ等において、タイミング発生回路の遅延回路
を、直列形態とされる複数の単位遅延回路により構成
し、これらの単位遅延回路を、ワード線の負荷容量と同
等の材料により形成されるキャパシタと抵抗からなる時
定数回路を含みアドレス遷移検出回路の出力信号の立ち
上がり又は立ち下がりを所定時間だけ遅らせるタイミン
グ設定回路と、アドレス遷移検出回路の出力信号とタイ
ミング設定回路の出力信号の実質的な論理和信号を形成
する論理和回路とをもとに構成することで、比較的少な
い回路素子により構成できかつアドレス遷移検出回路の
出力信号の連続生成に対処しうる遅延回路を実現するこ
とができるとともに、その相対的な遅延時間のプロセス
変動を抑制し、各内部制御信号のタイミングマージンを
小さくすることができる。この結果、遅延回路を含むマ
スクＲＯＭ等の低コスト化を図りつつ、その動作の安定
化・高速化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたマスクＲＯＭの一実施例
を示すブロック図である。

【図２】図１のマスクＲＯＭの読み出しモードにおける
信号波形図である。

【図３】図１のマスクＲＯＭに含まれるタイミング発生
回路の一実施例を示す回路図である。

【図４】図３のタイミング発生回路に含まれる単位遅延
回路の一実施例を示す回路図である。

【図５】図４の単位遅延回路の信号波形図である。

【図６】図３のタイミング発生回路のＡＴＤＳ単一生成
時における信号波形図である。

【図７】図３のタイミング発生回路のＡＴＤＳ連続生成
時における信号波形図である。

【図８】この発明に先立って本願発明者等が開発したマ
スクＲＯＭに含まれるタイミング発生回路のＡＴＤＳ連
続生成時における信号波形図である。

【図９】この発明に先立って本願発明者等が開発した他
のマスクＲＯＭに含まれるタイミング発生回路の一例を
示す回路図である。

【図１０】図９のタイミング発生回路の信号波形図であ
る。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＳ・・Ｙス
イッチ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・・Ｙ
アドレスバッファ、ＡＴＤ・・・アドレス遷移検出回
路、ＳＡ・・・センスアンプ、ＯＢ・・・データ出力バ
ッファ、ＴＧ・・・タイミング発生回路。ＤＬ１〜ＤＬ
６・・・遅延回路、ＵＤ１〜ＵＤ１３・・・単位遅延回
路。Ｐ１〜Ｐ６・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１
〜Ｎ６・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ６６
・・・インバータ、ＮＡ１〜ＮＡ２・・・ナンド（ＮＡ
ＮＤ）ゲート、ＮＯ１〜ＮＯ１５・・・ノア（ＮＯＲ）
ゲート、Ｃ１・・・キャパシタ、Ｒ１・・・抵抗。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 キャパシタ及び抵抗からなる時定数回路
   を含み入力信号の立ち上がり又は立ち下がりを所定時間
   だけ遅延させるタイミング設定回路と、上記入力信号と
   上記タイミング設定回路の出力信号の実質的な論理和信
   号を形成する論理和回路とをそれぞれ含む複数の単位遅
   延回路が直列結合されてなる遅延回路を具備することを
   特徴とする半導体装置。
2. 【請求項２】 上記半導体装置は、センスアンプ及びア
   ドレス遷移検出回路を備えるマスクＲＯＭであり、上記
   入力信号は、上記アドレス遷移検出回路の実質的な出力
   信号であって、上記遅延回路の出力信号は、上記センス
   アンプを選択的に動作状態としあるいはその非反転及び
   反転入力ノードを選択的にイコライズするためのもので
   あることを特徴とする請求項１の半導体装置。
3. 【請求項３】 上記タイミング設定回路を構成するキャ
   パシタは、上記マスクＲＯＭのメモリアレイを構成する
   ワード線の負荷容量と同等の材料により形成されるもの
   であることを特徴とする請求項２の半導体装置。