JP2009151920A5 - - Google Patents
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Description
本件発明はメモリデバイスと放電回路とを備える集積回路に関する。
フラッシュメモリは、近年、超大規模集積回路に使用されてきている。フラッシュメモリは、不揮発性メモリの一種であり、不揮発性メモリの特徴は、電源供給を止めてもデータをほぼ永久に保持できることにある。また、その特性はハードディスクと同等である。不揮発性メモリの中でもフラッシュメモリは、高速、高密度、システム内での再プログラム能力(in−system reprogramability)等の特性を備えているので、各種携帯型デジタル機器に用いられる基本的なストレージ媒体となっている。一般の高速の6T SRAMは1メモリセルの形成に6個のトランジスタを必要とし、高速のDRAMも約4個のトランジスタを配置する面積を必要とする。これに対しフラッシュメモリは、1つの素子で1つのメモリセルを構成するため、極めて高密度である。この他、フラッシュメモリはスタックゲート方式のMOSFET構造をとるため、データ処理を非常に簡潔にできる。よって、フラッシュメモリは、携帯型デジタル機器のストレージ媒体、或いは、大容量のデータストレージ媒体として好ましい選択肢である。このフラッシュメモリは、携帯電話の音声信号処理やPDAのビデオデータ処理に特に多く使用されている。
フラッシュメモリは、NANDフラッシュとNORフラッシュとに大別される。NANDフラッシュのメモリセルは直列構造を採用しており、メモリセルの読み書きは、ページとブロックを単位として実行し、1つのページは複数のビットを含み、1つのブロックは複数のページを含む。NANDフラッシュのブロックサイズは一般的には8〜32KBである。直列配置構造の最大の長所は、メモリ容量を大きくできることであり、NAND商品では512MB容量を超えるのが普通である。また、NANDフラッシュはコストが低いため、今では一般的に使用されている。NORフラッシュのメモリセルは並列構造を採用しているため、NORフラッシュの入力/出力ポートにおける伝送速度は、NANDフラッシュよりも速い。並列伝送モードを採用しているため、NORフラッシュの読み取り速度はNANDフラッシュよりも速いのである。NANDフラッシュは現在、携帯型ストレージ機器、デジタルカメラ、MP3プレーヤー、PDA等に大量に使用されている。
図7は、フラッシュメモリ10の断面図である。図7中の符号P_subは基板、符号P_wellとLV_P wellはPウェル、符号N_wellはNウェルを示している。フラッシュメモリ10は、メモリセル11と選択トランジスタ12と、電圧を提供してメモリの操作を実行する複数の電圧ラインとを備えている。符号WLはワードラインであり、符号BLはメモリセル11と選択トランジスタ12を接続するビットラインである。選択電圧ラインSLはメモリセル11と接続し、ウェル電圧ラインVPWはメモリセルのPウェルと接続している。電圧ラインYBLは、選択トランジスタ12のゲートと接続し、電圧ラインVirpwrは、選択トランジスタ12と接続している。
図8は、従来技術におけるフラッシュメモリの消去動作時の各電圧ラインの電圧図である。図8に示すように、時間帯Aでは、外部電圧供給源(図示せず)が消去電圧Veraseを電圧ラインVPWに印加し、ロジック高電圧がPウェルに印加される。その結果、フラッシュメモリ10に書き込まれたデータを消去するために、書き込み済みのフローゲート(図7に示すFG)内の電子を、図7に示す矢印の方向にPウェルに吸い戻すことが可能になる。上述の動作は、フラッシュメモリが保存するデータを消去するためのF−Nトンネル動作(F−N tunneling)と言われている。時間帯Aでは、選択電圧線SLとビットラインBLと電圧ラインYBLとVirpwrとは、全てフローティング状態にあるため、これらは電圧ラインVPWよりも小さい電圧と接続している。例えば、図8に示すように、20Vの消去電圧Veraseが電圧ラインVPWに印加されると、フラッシュメモリの適切な操作を維持するために、SLとBLとYBLとVirpwrの電圧は、20Vよりも低い電圧と接続する。データが完全に消去されると、各電圧ラインは、時間帯Bで放電を開始する。しかし、フラッシュメモリ中の各素子からの放電速度が異なるために残存電圧が異なることになり、その結果、PN接合が導通して、フラッシュメモリを損傷する恐れのある大電流が生じる。
従って、各電圧ラインの放電過程を同時に放電させる様に最適に制御し、安定した電圧にすることができるように改善された放電回路に対する要求があった。
本件発明は、上記課題を解決したメモリデバイスと放電回路とを備える集積回路を提供することを目的とする。
本件発明に係る集積回路: 本件発明に係る集積回路は、メモリデバイスと放電回路とを備える集積回路であって、前記メモリデバイスは以下のA〜Dを備え、且つ、メモリセル中に保存されたデータを消去するのに十分な第1電圧を備えることを特徴とし、前記放電回路が前記データの消去動作時間帯の終了後にウェル電圧ラインと第1電圧ラインとを放電させるものであることを特徴としている。
A: 前記メモリセル。
B: 前記メモリデバイスのウェルと接続している前記ウェル電圧ライン。
C: 前記メモリセルの第1の第1ノードと接続している前記第1電圧ライン。
D: 前記第1電圧を前記ウェル電圧ラインに印加し、前記データの消去動作時間帯に前記第1電圧ラインに接続電圧を印加する第1電圧供給源。
B: 前記メモリデバイスのウェルと接続している前記ウェル電圧ライン。
C: 前記メモリセルの第1の第1ノードと接続している前記第1電圧ライン。
D: 前記第1電圧を前記ウェル電圧ラインに印加し、前記データの消去動作時間帯に前記第1電圧ラインに接続電圧を印加する第1電圧供給源。
本件発明に係る集積回路においては、前記放電回路は、以下のE及びFを備えるものであることも好ましい。
E: 第1制御電圧供給源と前記ウェル電圧ラインと前記第1電圧ラインとに接続しており、第1放電動作時間帯に第1制御電圧を印加することで導通し、前記ウェル電圧ラインと前記第1電圧ラインとを当該接続ノードに接続する第1スイッチ回路。
F: 前記第1電圧と接続電圧よりも小さい第2電圧を印加する第2電圧供給源と第2制御電圧供給源とに接続しており、第2放電動作時間帯に第2制御電圧を印加することで導通し、前記第1スイッチ回路と当該参照電圧とを接続し、前記ウェル電圧ラインと前記第1電圧ラインとを前記参照電圧と接続する第2スイッチ回路。
F: 前記第1電圧と接続電圧よりも小さい第2電圧を印加する第2電圧供給源と第2制御電圧供給源とに接続しており、第2放電動作時間帯に第2制御電圧を印加することで導通し、前記第1スイッチ回路と当該参照電圧とを接続し、前記ウェル電圧ラインと前記第1電圧ラインとを前記参照電圧と接続する第2スイッチ回路。
本件発明に係る集積回路においては、前記第1スイッチ回路は、第1ゲートを備え、前記ウェル電圧ラインと前記接続ノードとを接続するための第1トランジスタと、第2ゲートを備え、前記第1電圧ラインと当該接続ノードとを接続するための第2トランジスタとを備え、当該第1ゲートと当該第2ゲートとはそれぞれ前記第1制御電圧供給源と接続し、当該接続ノードは前記第2スイッチ回路と接続したものであることも好ましい。
本件発明に係る集積回路においては、前記第2スイッチ回路は、第3ゲートを備え、前記接続ノードと第2電圧供給源とを接続するための第3トランジスタと、第4ゲートを備え、当該接続ノードと前記参照電圧とを接続するための第4トランジスタとを備え、当該第3ゲートは第3制御電圧供給源と接続し、当該第4ゲートは第2制御電圧供給源と接続したものであることも好ましい。
本件発明に係る集積回路においては、前記第1放電動作時間帯に第1制御電圧が前記第1ゲートと前記第2ゲートとに印加されて、前記第1トランジスタが導通して第1電流を前記ウェル電圧ラインから前記接続ノードに流し、前記第2トランジスタが導通して第2電流を前記第1電圧ラインから当該接続ノードに流し、第3制御電圧が前記第3ゲートに印加されて前記第3トランジスタが導通して第3電流を当該接続ノードから前記第2電圧供給源に流すものであることも好ましい。
本件発明に係る集積回路においては、前記第2放電動作時間帯に第2制御電圧が前記第4ゲートに印加されて、前記第4トランジスタが導通して第4電流を前記接続ノードから前記参照電圧に流すものであることも好ましい。
本件発明に係る集積回路においては、前記第1制御電圧は前記第1放電動作時間帯及び前記第2放電動作時間帯にロジック高電圧を維持するものであり、前記第2制御電圧は前記第1放電動作時間帯にロジック低電圧を維持して当該第2放電動作時間帯に当該ロジック高電圧を維持するものであることも好ましい。
本件発明に係る集積回路においては、前記第3制御電圧は前記第1制御電圧供給源が供給するものであることも好ましい。
本件発明に係る集積回路においては、前記第1制御電圧が8V〜17Vであることも好ましい。
本件発明に係る集積回路においては、前記放電回路が以下のE〜Gを備えるものであることも好ましい。
E: 第1制御電圧供給源と前記ウェル電圧ラインと前記第1電圧ラインとに接続しており、第1放電動作時間帯に第1制御電圧を印加することで導通し、前記ウェル電圧ラインと前記第1電圧ラインとを当該接続ノードに接続する第1スイッチ回路。
F: 前記第1電圧と接続電圧よりも小さい第2電圧を印加する第2電圧供給源と第2制御電圧供給源とに接続しており、第2放電動作時間帯に第2制御電圧を印加することで導通し、前記第1スイッチ回路と当該参照電圧とを接続し、前記ウェル電圧ラインと前記第1電圧ラインとを前記参照電圧と接続する第2スイッチ回路。
G: 第2放電動作時間帯に第3制御電圧を印加することで導通し、第5ゲートを備え、当該第4トランジスタと当該参照電圧とを接続するための第5トランジスタと、前記第4トランジスタと前記参照電圧とを接続するキャパシタとを備える第3スイッチ回路。
F: 前記第1電圧と接続電圧よりも小さい第2電圧を印加する第2電圧供給源と第2制御電圧供給源とに接続しており、第2放電動作時間帯に第2制御電圧を印加することで導通し、前記第1スイッチ回路と当該参照電圧とを接続し、前記ウェル電圧ラインと前記第1電圧ラインとを前記参照電圧と接続する第2スイッチ回路。
G: 第2放電動作時間帯に第3制御電圧を印加することで導通し、第5ゲートを備え、当該第4トランジスタと当該参照電圧とを接続するための第5トランジスタと、前記第4トランジスタと前記参照電圧とを接続するキャパシタとを備える第3スイッチ回路。
本件発明に係る集積回路においては、前記放電回路は、上記第1スイッチ回路と第2スイッチ回路と第3スイッチ回路とを組み合わせ、以下の準備回路、第1段階放電回路及び第2段階放電回路を構成するものであることも好ましい。
準備回路: 準備時間帯に前記第2制御電圧供給源が前記第2制御電圧を前記第2スイッチ回路に印加し、前記第3制御電圧供給源が前記第3制御電圧を前記第2スイッチ回路に印加し、当該第2スイッチ回路を導通して前記キャパシタを前記第2電圧まで充電する回路。
第1段階放電回路: 前記第1放電動作時間帯に前記第1電圧供給源が前記第1電圧を前記第1スイッチ回路に印加し、前記第1スイッチ回路が導通して前記ウェル電圧ラインと前記第1電圧ラインとを当該接続ノードに接続し、前記第2制御電圧供給源が前記第2制御電圧を前記第2スイッチ回路に印加して前記第2スイッチ回路が導通し、当該接続ノードと前記キャパシタとを接続する回路。
第2段階放電回路: 前記第2放電動作時間帯に前記第5制御電圧供給源が前記第5電圧を前記第3スイッチ回路に印加して前記第3スイッチ回路が導通し、前記接続ノードと前記参照電圧とを接続する回路。
第1段階放電回路: 前記第1放電動作時間帯に前記第1電圧供給源が前記第1電圧を前記第1スイッチ回路に印加し、前記第1スイッチ回路が導通して前記ウェル電圧ラインと前記第1電圧ラインとを当該接続ノードに接続し、前記第2制御電圧供給源が前記第2制御電圧を前記第2スイッチ回路に印加して前記第2スイッチ回路が導通し、当該接続ノードと前記キャパシタとを接続する回路。
第2段階放電回路: 前記第2放電動作時間帯に前記第5制御電圧供給源が前記第5電圧を前記第3スイッチ回路に印加して前記第3スイッチ回路が導通し、前記接続ノードと前記参照電圧とを接続する回路。
本件発明に係る集積回路においては、前記放電回路は、前記第1制御電圧が前記準備時間帯に前記ロジック高電圧を維持して前記第1放電動作時間帯と前記第2放電動作時間帯とに前記ロジック低電圧を維持し、前記第2制御電圧が当該準備時間帯と当該第1放電動作時間帯と当該第2放電動作時間帯とに当該ロジック高電圧を維持し、前記第3制御電圧が当該準備動作時間帯に当該ロジック低電圧を維持して当該第1放電動作時間帯と当該第2放電動作時間帯に当該ロジック高電圧を維持し、前記第4制御電圧が当該準備時間帯と当該第1放電動作時間帯に当該ロジック低電圧を維持して当該第2放電動作時間帯に当該ロジック高電圧を維持するものであることも好ましい。
本件発明に係る集積回路においては、前記放電回路は、前記準備時間帯に前記第3トランジスタが導通して第4電流を前記第2電圧供給源から前記接続ノードに流し、前記第4トランジスタが導通して前記第4電流を前記接続ノードから前記キャパシタに流すものであることも好ましい。
本件発明に係る集積回路においては、前記放電回路は、前記第1放電動作時間帯に前記第1トランジスタが導通して前記第1電流を前記ウェル電圧ラインから前記接続ノードに流し、前記第2トランジスタが導通して前記第2電流を前記第1電圧ラインから当該接続ノードに流し、前記第4トランジスタが導通して第4電流を当該接続ノードから前記キャパシタに流すものであることも好ましい。
本件発明に係る集積回路においては、前記放電回路は、前記第2放電動作時間帯に前記第4トランジスタと前記第5トランジスタとが導通して第6電流と第7電流とを流す回路であって、第6電流が前記ウェル電圧ラインから前記第1トランジスタと前記第4トランジスタと前記第5トランジスタとを経由して前記参照電圧に流れ、第7電流が前記第1電圧ラインから前記第2トランジスタと当該第4トランジスタと当該第5トランジスタとを経由して前記参照電圧に流れるものであることも好ましい。
本件発明に係る集積回路においては、前記第1制御電圧が8V〜17Vであることも好ましい。
本件発明に係る集積回路においては、前記メモリデバイスは、前記メモリセルの第1の第2ノードと接続したビットラインを備え、且つ、選択電圧ラインと接続した選択ゲートを備える選択トランジスタと、前記ビットラインと接続した第2の前記第1ノードと、ソースドレイン電圧ラインと接続した第2の第2ノードとを備えるものであって、前記ソースドレイン電圧ラインが前記接続ノードと接続し、前記選択電圧ラインが前記第1制御電圧供給源と接続したものであることも好ましい。
本件発明に係る集積回路においては、前記ウェル電圧ラインと前記第1電圧ラインと前記ビットラインと前記ソースドレイン電圧ラインとは、前記第1放電動作時間帯に前記第1電圧と前記参照電圧との間の電圧を維持し、前記第2放電動作時間帯に前記参照電圧にほぼ等しい電圧を維持するものであることも好ましい。
本件発明に係る集積回路においては、前記メモリデバイスは、選択トランジスタと前記ビットラインと前記ソースドレイン電圧ラインと選択電圧ラインとを備えるものであって、前記ビットラインは前記メモリセルの第1の前記第2ノードと前記選択トランジスタの第2の第1ノードと接続し、前記ソースドレイン電圧ラインは当該選択トランジスタの第2の第2ノードと接続し、前記選択電圧ラインは当該選択トランジスタのゲートと接続し、前記ソースドレイン電圧ラインは更に前記接続ノードと接続し、前記選択電圧ラインは前記第1制御電圧と接続したものであることも好ましい。
本件発明の放電回路はメモリデバイス内の各電圧ラインを最適に放電させるため、フラッシュメモリ内の各素子からの放電速度が異なるために残存電圧が異なる結果PN接合が導通し、フラッシュメモリを損傷する恐れのある大電流が生じる問題を防止できる。
図1に、本件発明の実施形態における放電回路20を示す。この放電回路20は、図7に示すメモリデバイス内で、メモリデバイス内に蓄積されたデータを消去した後、ウェル電圧ラインVPW上の消去電圧V_eraseと選択電圧ラインSL上の接続電圧V_coupleとを放電するために用いられる。放電回路20は、第1スイッチ回路201と第2スイッチ回路202と第2電圧供給源VPASSと第1制御電圧供給源VCTS1と第2制御電圧供給源VCTS2とを備える。第1スイッチ回路201は、図1に示すように、ウェル電圧ラインVPWと選択電圧ラインSLとを第2電圧供給源VPASSに接続する回路である。第2電圧供給源VPASSは、消去電圧V_eraseと接続電圧V_coupleよりも低い電圧を印加する。第2スイッチ回路202は、第1スイッチ回路201と参照電圧VSSとを接続する回路である。本件発明の実施形態では、参照電圧VSSは接地としても良い。第1制御電圧供給源VCTS1は、第1放電動作時間帯に第1スイッチ回路201と接続して第1制御電圧V_ctrl1を印加し、第1スイッチ回路201を導通させてウェル電圧ラインVPWと選択電圧ラインSLとを接続ノードを介して第2スイッチ回路202に接続する。第2制御電圧供給源VCTS2は、第2放電動作時間帯にトランジスタT24に第2制御電圧V_ctrl2を印加し、第2スイッチ回路202を導通させてウェル電圧ラインVPWと選択電圧ラインSLとを第1接続ノードを介して参照電圧VSSに接続する。
図1に示すように、第1スイッチ回路201はトランジスタT21とトランジスタT22とを備える。トランジスタT21はウェル電圧ラインVPWと接続ノードとを接続するものであり、トランジスタT22は選択電圧ラインSLと接続ノードとを接続するものである。そして、第2スイッチ回路202は、トランジスタT23とトランジスタT24とを備える。トランジスタT23は接続ノードN1と第2電圧供給源VPASSとを接続するものである。トランジスタT24は接続ノードN1と参照電圧VSSとを接続するものであり、第2制御電圧供給源VCTS2と接続した第4ゲートを備える。図1では、トランジスタT21とトランジスタT22とトランジスタT23のゲートはそれぞれ第1制御電圧供給源VCTS1と接続し、第2スイッチ回路202とトランジスタT21とトランジスタT22とは、接続ノードN1を介して接続している。本件発明の実施形態では、第1スイッチ回路201の第1制御電圧供給源VCTS1は、図7に示すメモリデバイスの電圧ラインYBLにも電圧を印加し、放電回路20による放電操作により電圧ラインVirpwrとビットラインBL上の接続電圧を放電するために接続ノードN1を電圧ラインVirpwrに接続する。放電回路20の第1放電動作時間帯は、第1制御電圧供給源VCTS1がトランジスタT21とトランジスタT22とトランジスタT23とを導通させるのに十分な高電圧の第1制御電圧V_ctrl1を印加し、第2電圧供給源VPASSがウェル電圧ラインVPW上の消去電圧V_eraseと選択電圧ラインSL上の接続電圧V_coupleよりも低い電圧V_passを印加するため、電流I21と電流I22が発生し、電流I21がウェル電圧ラインVPWから接続ノードN1に向かって流れ、電流I22が選択電圧ラインSLから接続ノードN1に向かって流れる。電流I21と電流I22とは、接続ノードN1から第2電圧供給源VPASSに流れる電流I23になる。このようにして、第1放電動作時間帯に、ウェル電圧ラインVPWと選択電圧ラインSLと電圧ラインVirpwrとの電圧が、電圧V_passにほぼ一致する電圧になるまで放電する。放電回路20の第2放電動作時間帯は、第2制御電圧供給源VCTS2がトランジスタT24を導通させるのに十分高電圧の第2制御電圧V_ctrl2を印加するため、電流I24が発生して接続ノードN1から参照電圧VSSに流れる。このようにして、第2放電動作時間帯に、ウェル電圧ラインVPWと選択電圧ラインSLと電圧ラインVirpwrとの電圧が、参照電圧VSSにほぼ一致する電圧になるまで更に放電する。
図2に、図1に示す放電回路20を用いたメモリデバイス中の、データ消去中とメモリデバイス放電動作時間帯の各電圧ラインの電圧を示す。図2では時間帯Cはデータ消去動作時間帯であり、時間帯DとEとはそれぞれ第1放電動作時間帯と第2放電動作時間帯である。本実施形態では、ウェル電圧ラインVPWに印加される消去電圧は約20V、電圧ラインYBLに印加される電圧は約13Vであり、選択電圧ラインSLとビットラインBLと電圧ラインVirpwrとには、それぞれ20Vよりも低い電圧と13Vよりも低い電圧を接続する。上記説明に使用した電圧の値は、本件発明の実施形態を説明するために設定したものであり、これらは決して本件発明を限定するものではないことを断っておく。図2に示すように、第1制御電圧V_ctrl1が時間帯DでトランジスタT21とトランジスタT22とトランジスタT23とを導通させるためにロジック高電圧を維持し、これによりウェル電圧ラインVPWと選択電圧ラインSLとビットラインBLの電圧が、第2電圧供給源VPASSが印加する第2電圧V_pass(本実施形態では13V)にほぼ等しくなるまで放電する。電圧ラインVirpwrは接続ノードN1と接続しているので、電圧ラインVirpwrの電圧(本実施形態ではほぼ10V)は第2電圧V_passからトランジスタT23の閾電圧を差し引いた電圧にほぼ等しくなるまで放電する。時間帯Eでは、第1制御電圧V_ctrl1と第2制御電圧V_ctrl2は共にロジック高電圧を維持し、ウェル電圧ラインVPWと選択電圧ラインSLとビットラインBLと電圧ラインVirpwrとの電圧が参照電圧VSSになるまで更に放電する。本件発明の実施形態では、参照電圧VSSは接地としている。このように、時間帯Eでは、電圧ラインVPWと選択電圧ラインSLとビットラインBLと電圧ラインVirpwrとは、更に0Vまで放電し、メモリデバイスの各電圧ラインの放電が完了する。本件発明の実施形態では、第1制御電圧V_ctrl1は、ロジック高電圧として8〜17Vを維持することができ、ロジック高電圧としてメモリデバイスの消去電圧の半分の値を選択することもできる。
図3に、本件発明のもう1つの実施形態における放電回路30を示す。放電回路30は、図7に示すメモリデバイス内で、メモリデバイス内に蓄積されたデータを消去した後、ウェル電圧ラインVPW上の消去電圧V_eraseと選択電圧ラインSL上の接続電圧V_coupleとを放電するために用いられる。図3に示すように、放電回路30は、準備回路と第1段階放電回路と第2段階放電回路として用いる、第1スイッチ回路301と第2スイッチ回路302と第3スイッチ回路303とを備える。準備回路は、第2電圧供給源VPASSと、第2電圧供給源VPASSと接続したトランジスタT33と、参照電圧VSSと接続したキャパシタCと、トランジスタT33とキャパシタCとを接続するトランジスタT34とを用いている。この準備回路は、準備時間帯に第2制御電圧供給源VCTS4と第3制御電圧供給源VCTS3とが第2制御電圧V_ctrl2と第3制御電圧V_ctrl3とをそれぞれトランジスタT33とトランジスタT34に印加し、トランジスタT33とトランジスタT34とを導通させ、キャパシタCを電圧V_passになるまで充電する。第1段階放電回路は、ウェル電圧ラインVPWと選択電圧ラインSLとを接続する第1スイッチ回路301を用いている。第1スイッチ回路301と第2スイッチ回路302とは接続ノードN2で接続されており、第1放電動作時間帯に第1制御電圧V_ctrl1がトランジスタT31とトランジスタT32に印加されて第1スイッチ回路301が導通し、ウェル電圧ラインVPWと選択電圧ラインSLとを接続ノードN2を介して第2スイッチ回路302に接続する。第2段階放電回路は、キャパシタCと参照電圧VSSとを接続するトランジスタT35とを用いている。第2放電動作時間帯に第5制御電圧供給源VCTS5が第5制御電圧V_ctrl5をトランジスタT35に印加してトランジスタT5を導通させ、接続ノードN2を参照電圧VSSに接続する。
図3に示すように、準備回路のトランジスタT33は、第3制御電圧供給源VCTS3と接続したゲートを備えており、トランジスタT34は、第2制御電圧供給源VCTS2と接続したゲートを備えている。第3制御電圧供給源VCTS3と第2制御電圧供給源VCTS2とは準備時間帯にトランジスタT33とトランジスタT34とを導通させるために、それぞれ、第3制御電圧V_ctrl3と第2制御電圧V_ctrl2とを印加する。また、第1段階放電回路の第1スイッチ回路301は、トランジスタT31とトランジスタT32とを備えている。トランジスタT31とトランジスタT32とは、第1制御電圧供給源VCTS1接続したゲートを備える。トランジスタT31とトランジスタT32とトランジスタT33とトランジスタT34とは、接続ノードN2に接続している。第1制御電圧供給源VCTS1は、第1放電動作時間帯にトランジスタT31とトランジスタT32とを導通させるために第1制御電圧V_ctrl1を印加する。更に、第2段階放電回路の第3スイッチ回路が備えるキャパシタとトランジスタT35とは、第2スイッチ回路と参照電圧とを並列に接続している。トランジスタT35は、第5制御電圧供給源VCTS5と接続した第5ゲートを備える。第5制御電圧供給源VCTS5は第2放電動作時間帯にトランジスタT35を導通させるために、第5制御電圧V_ctrl5を印加する。本件発明の実施形態においては、第1制御電圧供給源VCTS1は、図7に示す電圧ラインYBLにも電圧を印加し、放電回路30を経由して電圧ラインVirpwrとビットラインBL上の接続電圧を放電するために接続ノードN2と電圧ラインVirpwrとを接続する。
図4に、図3に示す放電回路30を用いたメモリデバイス中の、データ消去中とメモリデバイス放電動作時間帯の各電圧ラインの電圧を示す。時間帯Cは消去動作時間帯、時間帯Fは準備時間帯、時間帯GとHとはそれぞれ第1放電動作時間帯と第2放電動作時間帯である。図4に示すように、第3制御電圧V_ctrl3は準備時間帯Fでロジック高電圧を維持し、第1放電動作時間帯Gと第2放電動作時間帯Hでロジック低電圧を維持する。第2制御電圧V_ctrl2は、準備時間帯Fと第1放電動作時間帯Gと第2放電動作時間帯Hとでロジック高電圧を維持する。第1制御電圧V_ctrl1は、準備時間帯Fでロジック低電圧を維持し、第1放電動作時間帯Gと第2放電動作時間帯H中とでロジック高電圧を維持する。第5制御電圧V_ctrl5は準備時間帯Fと第1放電動作時間帯G中とでロジック低電圧を維持し、第2放電動作時間帯Hでロジック高電圧を維持する。図4に示すように、メモリデバイスの消去時間帯Cは準備時間帯Fとは1部重複させて、放電回路30が機能する前に予めキャパシタCを充電する。そのため、第3制御電圧V_ctrl3と第2制御電圧V_ctrl2とは準備時間帯にロジック高電圧を維持してトランジスタT33を導通させ、電流I33(図3に示す)を第2電圧供給源VPASSから接続ノードN2に流し、トランジスタT34を導通させて電流I34を接続ノードN2からキャパシタCに流す。トランジスタT33とトランジスタT34とを導通させることにより、予めキャパシタCを、第2電圧V_pass近傍の電圧になるまで充電することができる。
図5に、放電回路30の第1放電動作時間帯の電流の流れを示す。図4に電圧を示すように、第1制御電圧V_ctrl1は第1放電動作時間帯にロジック高電圧を維持してトランジスタT31とトランジスタT32とを導通させ、トランジスタT31が電流I31をウェル電圧ラインVPWから接続ノードN2に流し、トランジスタT32が電流I32を選択電圧ラインSLから接続ノードN2に流す。この時、第2制御電圧供給源VCTS2はトランジスタT34を導通させて、電流I34を接続ノードN2からキャパシタCに流す。このようにして、第1放電動作時間帯にトランジスタT31とトランジスタT32とトランジスタT34とを導通させることによって、ウェル電圧ラインVPWと選択電圧ラインSLとがキャパシタCと接続する。この時、キャパシタCは、その電圧が第2電圧V_pass近くになるまで充電されているので、図4に示すように、第1放電動作時間帯にウェル電圧ラインVPWと選択電圧ラインSLとが第2電圧V_passに等しくなるまで放電する。本実施形態では、データ消去動作時間帯にウェル電圧ラインVPWに印加される消去電圧は約20Vとしており、選択電圧ラインSLとビットラインBLとはそれぞれ20V以下の電圧と接続し、電圧ラインYBLに印加する電圧は0V、第2電圧供給源VPASSが印加する第2電圧V_passは13Vとしている。そのため、第1放電動作時間帯にウェル電圧ラインVPWと選択電圧ラインSLとビットラインBLとは約13Vになるまで放電し、電圧ラインVirpwrが接続ノードN2と接続しているので、電圧ラインVirpwrの電圧は、第2電圧V_passからトランジスタT34の閾電圧を差し引いたものに等しい電圧(本実施形態ではほぼ10V)になるまで放電する。上記説明に使用した電圧は、本件発明の実施形態を説明するために設定したものであり、これらは決して本件発明を限定するものではないことを断っておく。
図6に、放電回路30の第2放電動作時間帯の電流の流れを示す。図4に示す電圧によれば、第2放電動作時間帯、第5制御電圧V_ctrl5と第1制御電圧V_ctrl1と第4制御電圧V_ctrl2とは全てロジック高電圧を維持し、トランジスタT31とT32とトランジスタT34とトランジスタT35とを導通させて電流I36、I37を流す。電流I36は、ウェル電圧ラインVPWから、トランジスタT31とトランジスタT34とトランジスタT35とを経由して参照電圧VSSに流れる。電流I37は、選択電圧ラインSLから、トランジスタT32とトランジスタT34とトランジスタT35とを経由して参照電圧VSSに流れる。本実施形態では、参照電圧VSSは接地電圧としている。そのため、第2放電動作時間帯には、ウェル電圧ラインVPWと選択電圧ラインSLとビットラインBLと電圧ラインVirpwrとは約0Vの電圧になるまで更に放電する。本件発明の実施形態では、第1制御電圧V_ctrl1は、ロジック高電圧として8〜17Vを維持することができ、ロジック高電圧としてメモリデバイスの消去電圧の半分の値を選択することもできる。
上述の実施形態に示したように、本件発明に係る放電回路はメモリデバイス、特に、NANDフラッシュメモリとNORフラッシュメモリ内の各電圧ラインからの放電を好適に管理する。また、メモリデバイス中の各電圧ラインを同時に放電するように制御すれば、メモリ中の各素子の放電速度の不一致によりPN接合が導通を引き起こし、大電流が発生して素子を損傷するという問題を解決できる。そして、選択トランジスタには中電圧のMOSトランジスタを用いることが好ましい。消去電圧を瞬間的に0Vに放電することに起因する中電圧のMOSトランジスタの損傷を防止するには、放電回路によってメモリデバイスの各電圧ラインの放電を2つの時間帯で制御する。
以上、本件発明の好ましい実施形態を開示したが、これらは決して本件発明を限定するものではなく、当該技術を熟知する者なら誰でも、本件発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができる。従って、本件発明の範囲は、特許請求の範囲等に記載の内容で規定され保護される。
本件発明に係る放電回路は、各電圧ラインの放電過程を同時に放電させる様に最適に制御し、安定した電圧にすることができるように改善された構成を備えることを特徴としている。従って、メモリからの放電に限らず、放電時に大きな電圧変化を伴うことによるトラブル発生の可能性がある回路に対して、広汎に適用することができる。
10 フラッシュメモリ
11 メモリセル
12 選択トランジスタ
20、30 放電回路
201、202、301、302、303 スイッチ回路
A、B、C、D、E、F、G、H 時間帯
BL ビットライン
FG フローゲート
I21、I22、I23、I24、I31、I32、I33、
I34、I36、I37 電流
N1、N2 接続ノード
N_well Nウェル
P_sub 基板
P_well、LV_P_well Pウェル
SL 選択電圧ライン
T21、T22、T23、T24、T31、T32、
T33、T34、T35 トランジスタ
WL ワードライン
V_couple、V_ctrl1、V_ctrl2、V_ctrl3、
V_ctrl5、V_erase、V_pass、VSS 電圧
VCTS1、VCTS2、VCTS3、VCTS5、VPASS 電圧供給源
VPW、YBL、Virpwr 電圧ライン
11 メモリセル
12 選択トランジスタ
20、30 放電回路
201、202、301、302、303 スイッチ回路
A、B、C、D、E、F、G、H 時間帯
BL ビットライン
FG フローゲート
I21、I22、I23、I24、I31、I32、I33、
I34、I36、I37 電流
N1、N2 接続ノード
N_well Nウェル
P_sub 基板
P_well、LV_P_well Pウェル
SL 選択電圧ライン
T21、T22、T23、T24、T31、T32、
T33、T34、T35 トランジスタ
WL ワードライン
V_couple、V_ctrl1、V_ctrl2、V_ctrl3、
V_ctrl5、V_erase、V_pass、VSS 電圧
VCTS1、VCTS2、VCTS3、VCTS5、VPASS 電圧供給源
VPW、YBL、Virpwr 電圧ライン
Claims (19)
- メモリデバイスと放電回路とを備える集積回路であって、
前記メモリデバイスは以下のA〜Dを備え、且つ、メモリセル中に保存されたデータを消去するのに十分な第1電圧を備えることを特徴とし、前記放電回路が前記データの消去動作時間帯の終了後にウェル電圧ラインと第1電圧ラインとを放電させるものであることを特徴とする集積回路。
A: 前記メモリセル。
B: 前記メモリデバイスのウェルと接続している前記ウェル電圧ライン。
C: 前記メモリセルの第1の第1ノードと接続している前記第1電圧ライン。
D: 前記第1電圧を前記ウェル電圧ラインに印加し、前記データの消去動作時間帯に前記第1電圧ラインに接続電圧を印加する第1電圧供給源。 - 前記放電回路は、以下のE及びFを備えるものである請求項1に記載の集積回路。
E: 第1制御電圧供給源と前記ウェル電圧ラインと前記第1電圧ラインとに接続しており、第1放電動作時間帯に第1制御電圧を印加することで導通し、前記ウェル電圧ラインと前記第1電圧ラインとを当該接続ノードに接続する第1スイッチ回路。
F: 前記第1電圧と接続電圧よりも小さい第2電圧を印加する第2電圧供給源と第2制御電圧供給源とに接続しており、第2放電動作時間帯に第2制御電圧を印加することで導通し、前記第1スイッチ回路と当該参照電圧とを接続し、前記ウェル電圧ラインと前記第1電圧ラインとを前記参照電圧と接続する第2スイッチ回路。 - 前記第1スイッチ回路は、第1ゲートを備え、前記ウェル電圧ラインと前記接続ノードとを接続するための第1トランジスタと、第2ゲートを備え、前記第1電圧ラインと当該接続ノードとを接続するための第2トランジスタとを備え、当該第1ゲートと当該第2ゲートとはそれぞれ前記第1制御電圧供給源と接続し、当該接続ノードは前記第2スイッチ回路と接続したものである請求項1又は請求項2に記載の集積回路。
- 前記第2スイッチ回路は、第3ゲートを備え、前記接続ノードと第2電圧供給源とを接続するための第3トランジスタと、第4ゲートを備え、当該接続ノードと前記参照電圧とを接続するための第4トランジスタとを備え、当該第3ゲートは第3制御電圧供給源と接続し、当該第4ゲートは第2制御電圧供給源と接続したものである請求項1又は〜請求項3のいずれかに記載の集積回路。
- 前記第1放電動作時間帯に第1制御電圧が前記第1ゲートと前記第2ゲートとに印加されて、前記第1トランジスタが導通して第1電流を前記ウェル電圧ラインから前記接続ノードに流し、前記第2トランジスタが導通して第2電流を前記第1電圧ラインから当該接続ノードに流し、第3制御電圧が前記第3ゲートに印加されて前記第3トランジスタが導通して第3電流を当該接続ノードから前記第2電圧供給源に流すものである請求項1〜請求項4のいずれかに記載の集積回路。
- 前記第2放電動作時間帯に第2制御電圧が前記第4ゲートに印加されて、前記第4トランジスタが導通して第4電流を前記接続ノードから前記参照電圧に流すものである請求項1〜請求項5のいずれかに記載の集積回路。
- 前記第1制御電圧は前記第1放電動作時間帯及び前記第2放電動作時間帯にロジック高電圧を維持するものであり、前記第2制御電圧は前記第1放電動作時間帯にロジック低電圧を維持して当該第2放電動作時間帯に当該ロジック高電圧を維持するものである請求項1〜請求項6のいずれかに記載の集積回路。
- 前記第3制御電圧は前記第1制御電圧供給源が供給するものである請求項1〜請求項7のいずれかに記載の集積回路。
- 前記第1制御電圧が8V〜17Vである請求項1〜請求項8のいずれかに記載の集積回路。
- 前記放電回路が以下のE〜Gを備えるものである請求項1に記載の集積回路。
E: 第1制御電圧供給源と前記ウェル電圧ラインと前記第1電圧ラインとに接続しており、第1放電動作時間帯に第1制御電圧を印加することで導通し、前記ウェル電圧ラインと前記第1電圧ラインとを当該接続ノードに接続する第1スイッチ回路。
F: 前記第1電圧と接続電圧よりも小さい第2電圧を印加する第2電圧供給源と第2制御電圧供給源とに接続しており、第2放電動作時間帯に第2制御電圧を印加することで導通し、前記第1スイッチ回路と当該参照電圧とを接続し、前記ウェル電圧ラインと前記第1電圧ラインとを前記参照電圧と接続する第2スイッチ回路。
G: 第2放電動作時間帯に第3制御電圧を印加することで導通し、第5ゲートを備え、当該第4トランジスタと当該参照電圧とを接続するための第5トランジスタと、前記第4トランジスタと前記参照電圧とを接続するキャパシタとを備える第3スイッチ回路。 - 前記放電回路は、上記第1スイッチ回路と第2スイッチ回路と第3スイッチ回路とを組み合わせ、以下の準備回路、第1段階放電回路及び第2段階放電回路を構成するものである請求項10に記載の集積回路。
準備回路: 準備時間帯に前記第2制御電圧供給源が前記第2制御電圧を前記第2スイッチ回路に印加し、前記第3制御電圧供給源が前記第3制御電圧を前記第2スイッチ回路に印加し、当該第2スイッチ回路を導通して前記キャパシタを前記第2電圧まで充電する回路。
第1段階放電回路: 前記第1放電動作時間帯に前記第1電圧供給源が前記第1電圧を前記第1スイッチ回路に印加し、前記第1スイッチ回路が導通して前記ウェル電圧ラインと前記第1電圧ラインとを当該接続ノードに接続し、前記第2制御電圧供給源が前記第2制御電圧を前記第2スイッチ回路に印加して前記第2スイッチ回路が導通し、当該接続ノードと前記キャパシタとを接続する回路。
第2段階放電回路: 前記第2放電動作時間帯に前記第5制御電圧供給源が前記第5電圧を前記第3スイッチ回路に印加して前記第3スイッチ回路が導通し、前記接続ノードと前記参照電圧とを接続する回路。 - 前記放電回路は、前記第1制御電圧が前記準備時間帯に前記ロジック高電圧を維持して前記第1放電動作時間帯と前記第2放電動作時間帯とに前記ロジック低電圧を維持し、前記第2制御電圧が当該準備時間帯と当該第1放電動作時間帯と当該第2放電動作時間帯とに当該ロジック高電圧を維持し、前記第3制御電圧が当該準備動作時間帯に当該ロジック低電圧を維持して当該第1放電動作時間帯と当該第2放電動作時間帯に当該ロジック高電圧を維持し、前記第4制御電圧が当該準備時間帯と当該第1放電動作時間帯に当該ロジック低電圧を維持して当該第2放電動作時間帯に当該ロジック高電圧を維持するものである請求項10又は請求項11に記載の集積回路。
- 前記放電回路は、前記準備時間帯に前記第3トランジスタが導通して第4電流を前記第2電圧供給源から前記接続ノードに流し、前記第4トランジスタが導通して前記第4電流を前記接続ノードから前記キャパシタに流すものである請求項10〜請求項12のいずれかに記載の集積回路。
- 前記放電回路は、前記第1放電動作時間帯に前記第1トランジスタが導通して前記第1電流を前記ウェル電圧ラインから前記接続ノードに流し、前記第2トランジスタが導通して前記第2電流を前記第1電圧ラインから当該接続ノードに流し、前記第4トランジスタが導通して第4電流を当該接続ノードから前記キャパシタに流すものである請求項10〜請求項13のいずれかに記載の集積回路。
- 前記放電回路は、前記第2放電動作時間帯に前記第4トランジスタと前記第5トランジスタとが導通して第6電流と第7電流とを流す回路であって、
第6電流が前記ウェル電圧ラインから前記第1トランジスタと前記第4トランジスタと前記第5トランジスタとを経由して前記参照電圧に流れ、第7電流が前記第1電圧ラインから前記第2トランジスタと当該第4トランジスタと当該第5トランジスタとを経由して前記参照電圧に流れるものである請求項10〜請求項14のいずれかに記載の集積回路。 - 前記第1制御電圧が8V〜17Vである請求項10〜請求項15のいずれかに記載の集積回路。
- 前記メモリデバイスは、前記メモリセルの第1の第2ノードと接続したビットラインを備え、且つ、選択電圧ラインと接続した選択ゲートを備える選択トランジスタと、前記ビットラインと接続した第2の前記第1ノードと、ソースドレイン電圧ラインと接続した第2の第2ノードとを備えるものであって、
前記ソースドレイン電圧ラインが前記接続ノードと接続し、前記選択電圧ラインが前記第1制御電圧供給源と接続したものである請求項1〜請求項16のいずれかに記載の集積回路。 - 前記ウェル電圧ラインと前記第1電圧ラインと前記ビットラインと前記ソースドレイン電圧ラインとは、前記第1放電動作時間帯に前記第1電圧と前記参照電圧との間の電圧を維持し、前記第2放電動作時間帯に前記参照電圧にほぼ等しい電圧を維持するものである請求項1〜請求項17のいずれかに記載の集積回路。
- 前記メモリデバイスは、選択トランジスタと前記ビットラインと前記ソースドレイン電圧ラインと選択電圧ラインとを備えるものであって、
前記ビットラインは前記メモリセルの第1の前記第2ノードと前記選択トランジスタの第2の第1ノードと接続し、前記ソースドレイン電圧ラインは当該選択トランジスタの第2の第2ノードと接続し、前記選択電圧ラインは当該選択トランジスタのゲートと接続し、前記ソースドレイン電圧ラインは更に前記接続ノードと接続し、前記選択電圧ラインは前記第1制御電圧と接続したものである請求項1〜請求項18のいずれかに記載の集積回路。
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