KR950034277A - 메모리 회로용 리던던시 회로 - Google Patents

메모리 회로용 리던던시 회로 Download PDF

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Abstract

본 발명은 결합 소자의 물리적 단절 또는 물리적 선택의 필요성을 제거한 메모리 회로용 리던던시 설계에 관한 것이다. 본 발명은 결함소자를 무능력하게 할 필요가 없으며 불량 데이타를 작동 및 발생되도록 한다. 본 회로는 리던던트 소자가 결함 소자를 대체할 수 있도록 설계된다. 이러한 원리에 기초한 로우 및 칼럼 리던던시로의 다양한 접근으로 인하여 동적 및 정적 무작위 접근 메모리 와 같은 메모리 회로에 대해서 발명되었다.

Description

메모리 회료용 리던던시 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따르는 칼럼(column) 리던던시(redundancy)를 도시한 동적 무작위 접근 메모리 회로 단면의 개략적 회로도, 제2도는 본 발명에 따르는 동적 무작위 접근 메모리 회로용 로우(row) 리던던시 설계를 도시한 도면, 제3도는 본 발명에 다르는 정적 무작위 접근 메모리 회로에 사용되는 로우 리던던시 설계를 도시한 도면, 제4도는 본 발명에 따르는 정적 무작위 접근 메모리 회로의 로우 리던던시 대한 또 다른 실시예를 도시한 도면.

Claims (15)

  1. (a)결합 소자의 위치를 결정하기 위하여 회로를 시험하는 단계; (b)결함 소자가 어드래싱되는 경우에 상응하는 리던던트 소자를 선택하기 위하여 회로를 프로그램하는 단계; (c)결함 정보가 어드래스되는 경우 결함 소자가 데이타 라인상에서 결함 정보를 공급하도록 하는 단계; 및 (d)결함 정보를 상응하는 리던던트소자에 의해 상기 데이타 라인 상에 제공된 정확한 정보로 덮어쓰는 단계로 이루어짐을 특징으로하는 직접회로 메모리에 리던던시를 제공하는 방법.
  2. 칼럼 및 로우의 교차부에 각각 위치한 복수의 주 메모리 소자; 어드래스 입력 정보를 수신하기 위한 입력부를 갖고, 어드레스 입력에 반응하여 디코드 라인을 표명함으로써 주 메모리 소자를 선택하기 위한 어드래스 디코더; 리던던트 메모리 소자; 소정의 어드래스 입력 정보에 반응하여 리던던트 디코드 라인을 표명함으로써 리던던트 메모리 소자중의 하나를 선택하기 위한 리던던트 메모리 소자에 결합된 프로그램 가능한 리던던트 디코더; 상기 복수의 주 메모리 소자 중에서 선택된 것과 상응하는 디코드 라인 및 리던던트 디코드 라인에 반응하여 데이타 라인에 대한 상기 리던던트 메모리 소자중에서 상응하는 것을 결합시키는 선택 회로; 인접 메모리 소자의 내용을 검출하기 위해서 입력부를 데이타 라인에 결합된 입력부를 갖는 감지회로;및 리던던트 소자가 선택되는 경우에 결함 신호 보다 더 강한 리던던트 신호를 데이타 라인 상에 발생시키기 위하여 데이타 라인에 결합되는 수단으로 이루어지며, 더 강한 리던던트 신호가 결함 신로를 덮어씌워서, 결함 소자를 무능력화시킬 필요성을 제거시킴을 특징으로 하는 메모리 회로.
  3. 제2항에 있어서, 발생용 장치가 데이타 라인의 제2세그먼트에 데이타 라인의 제1세크먼트를 결합시킨 저항성 소자이며, 주 메모리 소자는 제1세그먼트에 결합되고 리던던트 메모리 소자는 제2세그멘트 및 감지 회로에 결합됨을 특징으로 하느 메모리 회로.
  4. 제3항에 있어서, 리던던트 소자를 선택하는 경우, 저항성 소자를 통과하는 전압 저하로 인하여 리던던트 신호로 하여금 결함 신호보다 더 강해지도록 함을 특징으로 하는 메모리 회로.
  5. 제3항에 있어서, 부하 소자가 데이타 라인의 제1세그먼트를 기준 전압에 결합시킴을 특징으로 하는 메모리 회로.
  6. 제2항에 있어서, 발생 수단이 상응하는 주 메모리 소자보다 더 큰 리던던트 메모리 소자임을 특징으로 하는 메모리 회로.
  7. 제6항에 있어서, 더 큰 리던던트 메모리 소자가 주 메모리 셀 저장 콘덴서 보다 더 큰 리던던트 메모리 셀 저장 콘덴서임을 특징으로 하는 메모리 회로.
  8. 제6항에 있어서, 더 큰 리던던트 메모리 소자가 주 메모리 셀 접근 트랜지스터보다 더 큰 리던던트 메모리 셀 접근 트랜지스터임을 특징으로 하는 메모리 회로.
  9. 제6항에 있어서, 더 큰 리던던트 메모리 소자가 주 메모리 소자를 데이타 라인에 결합시킨 선택 회로와 비교되는 리던던트 메모리 소자를 데이타 라인에 결합시킨 더 큰 선택 회로임을 특징으로 하는 메모리 회로.
  10. 동작 무작위 접근 메모리 회로에 있어서, 주 칼럼 라인을 데이타 라인의 제1세크먼트에 결합시키기 위한 칼럼 선택 트랜지스터; 데이타 라인의 제1세그먼트를 데이타 라인의 제2세트먼트에 결합시키는 저항 소자; 데이타 라인의 제2세크먼트에 결합된 데이타 감지 증폭기; 및 리던던트 칼럼 라인을 데이타 라인의 제2세그먼트에 결합시키기 위한 리던던트 칼럼 선택 트랜지스터로 이루어지며, 리던던트 칼럼이 선택된 경우, 저항 소자에 인접한 저하가 리던던트 칼럼 라인으로부터의 데이타를 주 칼럼 라인으로부터의 데이타로 덮어씌우도록 함을 특징으로 하는 칼럼 리던던시 회로.
  11. 동작 무작위 접근 메모리 회로에 있어서, 칼럼 라인을 데이타 라인의 제1세그먼트에 결합시키기 위한 칼럼 선택 트랜지스터; 데이타 라인의 제1세그먼트를 데이타 라인의 제2세그먼트에 결합시키는 저항소자; 데이타 라인의 제2세그먼트에 결합된 데이타 감지 증폭기; 및 리던던트 칼럼 라인을 데이타 라인의 제2세그먼트에 결합시키기 위한 리던던트 칼럼 선택 트랜지스터로 이루어지며, 전류가 리던던트 칼럼이 선택된 경우에 반응하고 이 경우에만 저항 소자를 통해 유동하여 데이타 라인에서 더 큰 전압 저하에 영향을 줌을 특징으로 하는 칼럼 리던던시 회로.
  12. 동적 무작위 접근 메모리 회로에 있어서, 칼럼 라인을 데이타 라인에 결합시키기 위한 주 메모리 칼럼 선택 트랜지스터; 데이타 라인에 결합된 데이타 감지 증폭기; 및 리던던트 칼럼 라인을 데이타 라인에 결합시키기 위한 리던던트 칼럼 선택 트랜지스터로 이루어지며, 리던던트 칼럼 선택 트랜지스터가 주 기억 메모리 칼럼 선택 트랜지스터 보다 크기가 큼을 특징으로 하는 칼럼 리던던시 회로.
  13. 동적 무작위 접근 메모리 회로에 있어서, 저장 콘덴서를 비트 라인에 결합시키는 접근 트랜지스터를 각각 포함하는 복수의 주 메모리 셀; 복수의 접근 트랜지스터의 게이트 말단부에 결합된 주 메모리 로우 라인; 리던던트 저장 콘덴서를 비트 라인에 결합시키는 리던던트 접근 트랜지스터를 각각 포함하는 복수의 리던던트 메모리셀; 및 복수의 리던던트 접근 트랜지스터의 게이트 말단부에 결합된 리던던트 로우 라인으로 이루어지며, 리던던트 메모리 셀에서 리던던트 저장 콘덴서가 주 메모리 셀의 저장 콘덴서 보다 크기가 큼을 특징으로 하는 로우 리던던시 회로.
  14. 정적 무작위 접근 메모리 회로에 있어서, 저장 래치 및 저장 래치를 상보적인 쌍의 비트 라인의 제1세그먼트에 결합시키는 한 쌍의 접근 트랜지스터를 각각 포함하는 주 기억 셀; 상보적 쌍의 비트 라인의 제1세그먼트를 상보적 쌍의 비트 라인의 제2세그먼트에 결합시키는 저항 소자; 리던던트 저장 래치 및 리던던트 저장 래치를 상보적 쌍의 비트 라인의 제2세그멘트에 결합시키는 리던던트 한 쌍의 접근 트랜지스터를 각각 포함하는 리던던트 메모리 셀; 및 상보적 쌍의 비트 라인의 제2세그먼트에 결합된 입력부를 갖는 감지 회로로 이루어지며, 리던던트 메모리 셀이 접근하는 경우, 저항 소자를 통하는 전압 감소가 리던던트 메모리 셀의 내용이 주 메모리 셀의 내용을 덮어씌우도록 함을 특징으로 하는 로우 리던던시 회로.
  15. 정적 무작위 접근 메모리 회로에 있어서, 저장 래치 및 저장 래치를 상보적인 쌍의 비트 라인의 제1세그먼트에 결합시키는 한 쌍의 접근 트랜지스터를 각각 포함하는 주 기억 셀; 상보적 쌍의 비트 라인의 제1세그먼트를 상보적 쌍의 비트라인의 제2세그먼트에 결합시키는 저항 소자; 리던던트 저장 래치 및 리던던트 저장래치를 상보적 쌍의 비트 라인의 제2세그먼트에 결합시키는 리던던트 한 쌍의 접근 트랜지스터를 각각 포함하는 리던던트 메모리 셀; 및 상보적 쌍의 비트 라인의 제2세그먼트에 결합된 입력부를 갖는 감지 수단으로 이루어지며, 리던던트 메모리 셀이 접근하는 데에 반응하고 이경우에만 저항 수단을 통해 전류를 유동시켜 상보적 쌍의 비트라인의 제2세그먼트 상에서 더 큰 전압 저하에 영향을 줌을 특징으로 하는 로우 리던던시 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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