JPS62243193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62243193A JPS62243193A JP61086553A JP8655386A JPS62243193A JP S62243193 A JPS62243193 A JP S62243193A JP 61086553 A JP61086553 A JP 61086553A JP 8655386 A JP8655386 A JP 8655386A JP S62243193 A JPS62243193 A JP S62243193A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- line pair
- memory cell
- impedance
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 206010065954 Stubbornness Diseases 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 235000009508 confectionery Nutrition 0.000 description 1
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Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
不発明は半導体記憶装置に関する。
従来の半導体記憶１ｆ［の中でスタティックＲＡＭの構
成図を第７図に示す。１〜４はメモリセル。
成図を第７図に示す。１〜４はメモリセル。
９〜１２はビット線対１４．１５及び１／）、１７を選
択する素子で、５〜Ｂで選択されたビット線対は、デー
タビット線対１８．１９に信号が与えられ、１３υセン
スアンプにより、出力２２を得る。２０ ｅ ２１はそ
れぞれビット対選択信号。
択する素子で、５〜Ｂで選択されたビット線対は、デー
タビット線対１８．１９に信号が与えられ、１３υセン
スアンプにより、出力２２を得る。２０ ｅ ２１はそ
れぞれビット対選択信号。
２５．２１はワード線選択信号である。従来の例での１
〜１２の実際例を破線内に示してあり、１〜４υメモリ
エレメントの内部は、ここでは高抵抗３３Ａ〜Ｄ、５４
Ａ〜Ｄ、３５Ａ〜Ｄ、３６Ａ〜ＤＶｉＮｃｈ）ランジス
タで高抵抗負荷とでデータを記憶している。３７ＡＮＤ
、３８Ａ〜ＩＮま。
〜１２の実際例を破線内に示してあり、１〜４υメモリ
エレメントの内部は、ここでは高抵抗３３Ａ〜Ｄ、５４
Ａ〜Ｄ、３５Ａ〜Ｄ、３６Ａ〜ＤＶｉＮｃｈ）ランジス
タで高抵抗負荷とでデータを記憶している。３７ＡＮＤ
、３８Ａ〜ＩＮま。
選択ワードＨ２３，２ａのいずれかの信号で制御される
Ｎｃｈトランジスタで各記憶内容を２つのビット線対１
４．１５．１６．１７に出力する。
Ｎｃｈトランジスタで各記憶内容を２つのビット線対１
４．１５．１６．１７に出力する。
こυ３５Ａ〜Ｄ、３６Ａ〜Ｄのトランジスタｈｇみ出し
時のみでなく、データ書込み時にも使用する。５〜８は
ビット線対１４〜１７ＶｃｇＥ位を与える負荷で通常時
１選択ワード＠２５．２４で選択されたメモリセルにビ
ット線対からデータが書き込１れないように、ハイレベ
ル側にビット線対を維持するために使用される０又書き
込み時にはデ−タビットｄ対１８．１９のいずれか片方
をＨレベル、他の一方をＬレベルとし、ビット線対選択
信＊２ｏ、２１により選択されたビット線対１４゜１５
又は’ ６ ＊ １７ ｖいずれかのビット線対の片方
をＨレベル、他の一方をＬレベルとし、選択ワードｈ４
ｉ２５．２４’りいずれかで選択されたメモリセルに、
ビット線対ｖＬレベル側からデータを書き込む。
時のみでなく、データ書込み時にも使用する。５〜８は
ビット線対１４〜１７ＶｃｇＥ位を与える負荷で通常時
１選択ワード＠２５．２４で選択されたメモリセルにビ
ット線対からデータが書き込１れないように、ハイレベ
ル側にビット線対を維持するために使用される０又書き
込み時にはデ−タビットｄ対１８．１９のいずれか片方
をＨレベル、他の一方をＬレベルとし、ビット線対選択
信＊２ｏ、２１により選択されたビット線対１４゜１５
又は’ ６ ＊ １７ ｖいずれかのビット線対の片方
をＨレベル、他の一方をＬレベルとし、選択ワードｈ４
ｉ２５．２４’りいずれかで選択されたメモリセルに、
ビット線対ｖＬレベル側からデータを書き込む。
〔発明が解決しようとする間頑点］
従来例第７図で読み出し時の場合を検討する。
例として１選択ワード’＋１＃２３がＨレベル、２ａ７
ｙｓＬレベル、ビット線対選択信号２０がＬレベル。
ｙｓＬレベル、ビット線対選択信号２０がＬレベル。
２１がＨレベルの４甘を考える。この場合、メモリセル
２が選択され、１，３．Ａは非選択となっている。又１
１．１２は導通状態、９・ＩＱｌｊ非導通状態、３７Ａ
、３８Ａ、３７Ｂ、３８Ｂは導通状態４１３７Ｇ 、３
８０，３７Ｄ、５８Ｄは非導通状態である。ここで読み
出し動作に無関係である選択されていないビットｄ対１
４．１５についてみてみると、３７Ａ、３８Ａが導通状
態であるため、メモリセル１の内部ノード３９Ａｔ−Ｈ
レベル、ｄＯＡをＬレベルとした場合に、ビット線１５
側に、十這源から、トランジスタ３０．トランジスタ３
８Ａ、トランジスタ５６Ａの経路導通り一側に電流が流
れてしまう。以下この電流をメモリセルα流とよぶ。メ
モリセル１の内部ノード３９ Ａ７ｊ）ｉ Ｌ レベル
、４０ＡｄｉＨレベルのｉ合り。
２が選択され、１，３．Ａは非選択となっている。又１
１．１２は導通状態、９・ＩＱｌｊ非導通状態、３７Ａ
、３８Ａ、３７Ｂ、３８Ｂは導通状態４１３７Ｇ 、３
８０，３７Ｄ、５８Ｄは非導通状態である。ここで読み
出し動作に無関係である選択されていないビットｄ対１
４．１５についてみてみると、３７Ａ、３８Ａが導通状
態であるため、メモリセル１の内部ノード３９Ａｔ−Ｈ
レベル、ｄＯＡをＬレベルとした場合に、ビット線１５
側に、十這源から、トランジスタ３０．トランジスタ３
８Ａ、トランジスタ５６Ａの経路導通り一側に電流が流
れてしまう。以下この電流をメモリセルα流とよぶ。メ
モリセル１の内部ノード３９ Ａ７ｊ）ｉ Ｌ レベル
、４０ＡｄｉＨレベルのｉ合り。
同様に２９．３７Ａ、３５Ａを通り電流が流れてし１う
。このメモリセル電流による消費１流は第７Ｍではビッ
ト線対が２組であるが、実際では６４組、１ｚａ＠等メ
モリ容ｔが増えれば増オるほど増加する傾向があり、例
えば１２８組のビット線対を考えｔ場合、１２７組のメ
モリセル１流となり、全体の消費１流からみても無視で
きない状況となる。
。このメモリセル電流による消費１流は第７Ｍではビッ
ト線対が２組であるが、実際では６４組、１ｚａ＠等メ
モリ容ｔが増えれば増オるほど増加する傾向があり、例
えば１２８組のビット線対を考えｔ場合、１２７組のメ
モリセル１流となり、全体の消費１流からみても無視で
きない状況となる。
不発明は上記のメモリセル１！流を減少させることを目
的とする。
的とする。
不発明の機能ブロック図を第１図に示す。１〜４．９〜
２４は従来例第７図と同様である。５Ｎ。
２４は従来例第７図と同様である。５Ｎ。
６Ｎ 、７Ｎ 、８ＮＦｉ従米例ｇＸ７図と異なる点で
、ビット線対選択信号２０．２１により、ビット線負荷
のインピーダンスを制御し、非選択ビット線対では、選
択ビット線対よりもハイインピーダンスとなるように制
御し、メモリセルα流による消費通流を減少ざぜること
を特徴とする。
、ビット線対選択信号２０．２１により、ビット線負荷
のインピーダンスを制御し、非選択ビット線対では、選
択ビット線対よりもハイインピーダンスとなるように制
御し、メモリセルα流による消費通流を減少ざぜること
を特徴とする。
不発明でＶ第１ ｐ［５Ｎ〜８ＮＣＩ）実際の具体的回
路し１を第２〜６図に示す。４０〜５１はＮチャンネル
トランジスタ、５２．５３．５４［Ｐ＋ヤンネルトラン
ジスタ、５５，５６１ｄインバータである。イノビーダ
ンス制御トランジスタは、それぞれ５２．５３．Ａ６，
４９，５１．５４であり。
路し１を第２〜６図に示す。４０〜５１はＮチャンネル
トランジスタ、５２．５３．５４［Ｐ＋ヤンネルトラン
ジスタ、５５，５６１ｄインバータである。イノビーダ
ンス制御トランジスタは、それぞれ５２．５３．Ａ６，
４９，５１．５４であり。
いずれＶ場合は、選択時導通状態、非選択時非導通状態
となる◇また。第ル図、第５図では制御トランジスタに
、ビット線対選択トランジスタ９〜１２と同種りトラン
ジスタを使用しているため、インバータ５５，５６を使
用しているが、このインバータはビット線対に四カリに
必要ではなく、ビット一対選択信号２０．２１を、逆相
の対信号とすれば、素子数の減少が可能である６また第
６図３ｄ、Ｎｃｈ）ランジスタ５１のケノトに、ビット
線対選択信号を印加し、ＰＱｈ）ランジスタ５４にリー
ド時にレベルとなる信号を印加したｆ９！Ｊである。こ
のｆ４６図の様な実施例では、ビット線対選択信号だけ
でなく、他の状態でもインピーダンスを高くしたい場＋
にはＰｃｈトランジスタ５４のケノトに独立して信号を
与えればよい。５４はＮｃｈ ）ランジスタでも良く、
ビット線対選択信号との組会せは他にも可能である。ま
また、この実施列では、制（２）トラン・ジスタの導通
、非導通により、負荷インピーダンスｔ−ｆえているが
、ビット線対選択信号に対応して、制御トランジスタの
ゲート１位を制−する万云も考えられる。
となる◇また。第ル図、第５図では制御トランジスタに
、ビット線対選択トランジスタ９〜１２と同種りトラン
ジスタを使用しているため、インバータ５５，５６を使
用しているが、このインバータはビット線対に四カリに
必要ではなく、ビット一対選択信号２０．２１を、逆相
の対信号とすれば、素子数の減少が可能である６また第
６図３ｄ、Ｎｃｈ）ランジスタ５１のケノトに、ビット
線対選択信号を印加し、ＰＱｈ）ランジスタ５４にリー
ド時にレベルとなる信号を印加したｆ９！Ｊである。こ
のｆ４６図の様な実施例では、ビット線対選択信号だけ
でなく、他の状態でもインピーダンスを高くしたい場＋
にはＰｃｈトランジスタ５４のケノトに独立して信号を
与えればよい。５４はＮｃｈ ）ランジスタでも良く、
ビット線対選択信号との組会せは他にも可能である。ま
また、この実施列では、制（２）トラン・ジスタの導通
、非導通により、負荷インピーダンスｔ−ｆえているが
、ビット線対選択信号に対応して、制御トランジスタの
ゲート１位を制−する万云も考えられる。
１友、不発明は、読み出し時のセル電流を減少させる方
法であるが、従来用られている書込み時りＣ自費！ｉ流
を押えるために使用する書き込み時どット古負荷町変イ
ンピーダンス方式（８託エレクトロニクス１９Ｂ６，２
．１０ Ｐ−１９７）とｔ／、ｌ組付せも可能である
。特に第６図の例が、制御する合成信誉を作る必要がな
く、使いやすいと思われる。また１％にアルミ２Ｉ−配
線プロセスを使用した場脅、ビット線選択トランジスタ
９〜１２と、ビット線負荷５Ｎ〜８Ｎを、パター７配置
上メモリセルに対して同じ側に配′々することが容易に
可能である。
法であるが、従来用られている書込み時りＣ自費！ｉ流
を押えるために使用する書き込み時どット古負荷町変イ
ンピーダンス方式（８託エレクトロニクス１９Ｂ６，２
．１０ Ｐ−１９７）とｔ／、ｌ組付せも可能である
。特に第６図の例が、制御する合成信誉を作る必要がな
く、使いやすいと思われる。また１％にアルミ２Ｉ−配
線プロセスを使用した場脅、ビット線選択トランジスタ
９〜１２と、ビット線負荷５Ｎ〜８Ｎを、パター７配置
上メモリセルに対して同じ側に配′々することが容易に
可能である。
［発明の効果］
本９を明は、実施例で説明した通り、非選択ビット線対
でのビット負荷インピーダンスを大キくスることにより
、読み出し時に必−決な選択されたビット線の負荷イン
ピーダンスを変更することなしに、非選択ビット線での
メモリセルｍ流を減らし消費電流を減らすことが可能で
ある。
でのビット負荷インピーダンスを大キくスることにより
、読み出し時に必−決な選択されたビット線の負荷イン
ピーダンスを変更することなしに、非選択ビット線での
メモリセルｍ流を減らし消費電流を減らすことが可能で
ある。
第１図は本発明の様相ブロック図。
第２図は不発明の具体的実施列を示す図ＯＰｇ３１Ａ、
５．６図は本発明の他の具体的実施列を示す図。 第７図は従来の機能ブロック図◎ メ １ 口 晃２■ 輩３１コ 算１小 Ａ５巳 窩 ６必 聞 ７ 口
５．６図は本発明の他の具体的実施列を示す図。 第７図は従来の機能ブロック図◎ メ １ 口 晃２■ 輩３１コ 算１小 Ａ５巳 窩 ６必 聞 ７ 口
Claims (1)
- 複数の選択ワード線及び複数の直交配置されたビット線
対をもち、該複数のビット線対を選択しセンスアンプに
接続する構成を持つ半導体記憶装置において、選択され
ないビット線対に接続する負荷インピーダンスを選択さ
れたビット選対に接続する負荷インピーダンスよりも高
くすることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086553A JPS62243193A (ja) | 1986-04-15 | 1986-04-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086553A JPS62243193A (ja) | 1986-04-15 | 1986-04-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62243193A true JPS62243193A (ja) | 1987-10-23 |
Family
ID=13890193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61086553A Pending JPS62243193A (ja) | 1986-04-15 | 1986-04-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62243193A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5706231A (en) * | 1996-06-27 | 1998-01-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a redundant memory cell |
-
1986
- 1986-04-15 JP JP61086553A patent/JPS62243193A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5706231A (en) * | 1996-06-27 | 1998-01-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a redundant memory cell |
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