KR100429323B1 - 레지스터파일판독/기록셀 - Google Patents

Abstract

다중 포트 메모리 내의 셀은 각각의 스위치들을 통해 각각의 비트 라인에 접속된다. 기록 가능 소자는 스위치들과 셀의 저장 장치의 입력 사이에 위치된다. 판독 가능 소자는 저장 장치의 출력과 상기 동일한 스위치들 사이에 위치한다. 따라서, 판독 비트 라인들과 기록 비트 라인들은 병합되고, 셀 당 스위치들의 수는 종래 기술의 다중 포트 메모리들에 비해 상당히 감소된다.

Description

레지스터 파일 판독/기록 셀{Register file read/write cell}

다중 포트 메모리들은 메모리에 병렬 액세스가 가능하도록, 예를 들어, 동시에 제 1 포트를 통한 제 1 메모리 위치의 판독 및 제 2 포트를 통한 제 2 메모리 위치의 기록을 위한 다중의 포트들을 갖는 공지된 장치들이다. 통상적으로 다중 포트 메모리들은 특히 데이터 처리 장치들 내에서 레지스터 파일들(register files) 또는 캐쉬들(Caches)로서 응용한다. 레지스터 파일은, 데이터 처리 장치의 함수 부분들에 의해 생성되고 사용된 중간 결과들과 인수(argument)를 위한 임시 버퍼이다. 캐쉬는, 먼저 캐쉬로 로드된 주 저장 장치(main storage)의 내용들의 부분에 대한 빠른 액세스가 가능하게 하기 위한 훨씬 더 느리고 큰 주 저장 장치에 연결된 고속의 저장 장치이다. 고속 메모리인 캐쉬는, 고속 메모리에서 재사용될 만한 데이터를 저장하도록, 컴퓨터 프로그램들 내의 기준들의 위치(locality)를 이용한다.

Huard에 의한 미국 특허 제 5,189,640 호는 다중 포트 메모리의 셀을 개시한다. 공지된 셀은 교차-결합된 인버터들(cross-coupled inverters)로 구성된 쌍안정 소자(bistable element)를 포함한다. 쌍안정 소자는 다중 쌍들의 판독 스위치들을통해 다중 쌍의 판독 비트 라인들 및 다중 쌍의 기록 스위치들을 통해 다중 쌍의 기록 비트 라인들에 접속된다. 판독 및 기록 스위치들은 판독-가능 라인들(read-enable lines) 및 다중 기록-가능 라인들(multiple write-enable lines)을 통해 제어된다.

본 발명은 다중 포트 메모리(multiport memory)를 포함하는 전자 회로에 관한 것이다.

도 1은 본 발명에 따른 메모리 셀의 블록도.

도 2는 셀의 양호한 실시예의 트랜지스터도.

도 3은 본 발명에 따른 다중 메모리를 갖는 회로의 블록도.

(발명의 목적)

다중 판독 스위치들, 다중 기록 스위치들, 다중 판독 비트 라인들, 다중 기록 비트 라인들 및 다중 가능 라인들(multiple enable lines)은 반도체 기판 영역을 크게 요구하는 공지된 구성을 취한다.

특히, 본 발명의 목적은 동일 저장 용량의 종래 기술의 장치보다 현저히 작은 기판 영역을 요구하는 일정한 저장 용량의 다중 포트 메모리를 갖는 전자 회로를 제공하는 것이다.

(발명의 요약)

이러한 목적을 위해, 본 발명은 다수의 메모리 셀들을 포함하는 다중-포트 메모리를 갖는 전자 회로를 제공한다. 각각의 셀은 다중의, 독립적으로 제어 가능한 비트 라인들에 연결된다. 각각의 셀은 단일 비트의 저장을 위한 저장 장치와 다중 스위치들을 포함한다. 스위치들 중 각각의 하나는 저장 장치를 비트 라인들 중 각각의 하나에 선택적으로 접속시키도록 동작한다. 각각의 저장 장치는, 셀의 기록을 가능하게 하기 위해 다중 스위치들과 저장 장치의 입력 사이에 연결된 기록 가능 소자(write enable element)와, 셀의 판독을 가능하게 하기 위해 다중 스위치들과 저장 장치의 출력 사이에 연결된 판독 가능 소자(read enable element)를 포함한다

종래 기술에 관하여, 다중 판독 스위치들과 다중 기록 스위치들은 다중 스위치들과 판독 가능 소자와 기록 가능 소자와의 조합에 의해 대체된다. 게다가, 판독 비트 라인들과 기록 비트 라인들은 병합된다. 다시 말해, 본 발명에서의 스위치들은 다중 비트 라인들 중 하나 또는 그 이상의 선택된 것들을 저장 장치에 연결하도록 작용하고, 한편 판독 가능 소자는 하나 또는 그 이상의 선택된 비트 라인들에 저장된 비트의 전송을 가능하게 하거나, 또는 기록 가능 소자는 선택된 비트 라인을 통해 저장 장치로의 비트의 전송을 가능하게 한다. 본 발명에 따른 메모리 구성이 공지된 메모리보다 상당히 작은 기판 영역과 상당히 작은 구성요소들(components)을 요구한다는 것은 명백하다.

본 발명은 더 상세하게 첨부한 도면을 참조하여 실시예에 의해 아래에 설명된다

도면 전체에 걸쳐 유사한 참조 부호들은 대응하거나 유사한 특징들을 나타낸다.

도 1은 본 발명에서의 메모리 셀(100)의 블록도이다. 셀(100)은 정보 비트의 저장을 위한 저장 소자(102)와, 소자(102)를 하나 또는 그 이상의 비트 라인들(114, 116, 118, 120 및 122)에 선택적으로 연결하기 위한 스위치들(104, 106, 108, 110 및 112)을 포함한다. 스위치들(104-112)은 선택 신호들(WL0, WL1, WL2, WL3 및 WL4) 중 각각의 것들에 의해 제어된다. 소자(102)는 데이터를 소자(102)에 기록하기 위한 입력(124)과 소자(102)에 저장된 데이터를 판독하기 위한 출력(126)을 갖는다. 셀(100)은 모든 스위치들(104 내지 112)을 입력(124)에 접속하는 기록 가능 소자(128)와, 출력(126)을 모든 스위치들(104 내지 112)에 접속하는 판독 가능 소자(130)를 더 포함한다. 이러한 예에 있어서, 기록 가능 소자(128)는 기록 가능 신호(WREN)를 통해 제어되고, 판독 가능 소자는 자동적으로 결합된다 판독 가능 소자(130)가 판독 가능 신호를 수신하고, 비트 라인들(11 내지 122) 중 적절한 것 또는 그것들에 의해 구동될 때 기록 가능 소자(128)가 자동적으로 결합되거나, 또는 양자가 가능 신호(enable signal)를 필요로 하지 않고 기능하는 다른 실시예들(도시하지 않음)을 상상할 수 있다. 기록 가능 소자(128)와 판독 가능 소자(130)가 서로 접속되기 때문에, 논리의 모순(logic conflict)을 피하도록 주의해야 한다.

도 2는 SRAM 실시예에서의 메모리 셀(100)의 트랜지스터도이다. 즉, 저장 소자(102)는, 각각의 VDD와 GND사이에 직렬로, PFET(240 및 242)와 NFET(244 및246)를 각각 갖는 2개의 교차 결합된 인버터를 포함한다. SRAM 저장 소자(102)의 대칭적인 특성(symmetrical nature) 때문에, 스위치들(104 내지 112)과 비트라인들(114 내지 122)에 부가하여, 스위치들(204, 206, 208, 210 및 212)과 상보형 비트 라인들(complementary bitlines; 214, 216, 218, 220 및 222)이 제공된다. 스위치들(104 내지 112 및 204 내지 212) 각각은 NFET를 각각 포함하고, 선택 신호들(WL0 내지 WL4)을 통해 쌍으로(pairwise) 제어된다. 또한, 기록 가능 소자(128) 및 판독 가능 소자(130)에 부가하여, 대칭적으로 배열된 기록 가능 소자(228) 및 판독 가능 소자(230)가 제공된다. 기록 가능 소자(128)는, 한 쪽의 스위치들(104 내지 112)과 다른 쪽의 인버터(240/244)의 입력 사이에 접속된 도전 채널을 갖고, 기록 가능 신호(WREN)를 수신하는 NFET를 포함한다. 기록 가능 소자(228)는, 한 쪽의 스위치들(204 내지 212)과 다른 쪽의 인버터(242/246)의 입력 사이에 접속된 도전 채널을 갖고, 또한, 기록 가능 신호(WREN)를 수신하는 NFET를 포함한다. 판독 가능 소자(130)는, 도전 채널이 스위치들(104 내지 112)과 GND 사이에 장착되고, 그 제어 전극이 인버터(240/244)의 출력에 접속되는 NFET를 포함한다. 판독 가능 소자(230)는, 도전 채널이 스위치들(204 내지 212)과 GND 사이에 장착되고, 그 제어 전극이 인버터(242/246)의 출력에 접속되는 NFET를 포함한다. 인버터(240/244)(242/246)의 출력이 논리적으로 낮은 값(logic low)일 때, 비트 라인들(114 내지 122)(214 내지 222)을 프리차징(precharging)하기 위한 프리차징 특징들(도시 안됨)이 비트 라인들(114 내지 122)(214 내지 222) 중 선택된 것들에서 논리적으로 높은 값(logic high)을 야기하도록 작용함을 주목해야 한다.

도 3은, 도 1 또는 도 2에 도시된 유형의 다수의 메모리 셀들(304, 306, 308 및 310)을 포함하는 다중 포트 메모리(302)를 갖는 전자 회로(300) 부분의 블록도이다. 메모리(302)는, 예컨대, 데이터 프로세서 내에서 레지스터 파일로서 사용된다. 도면을 모호하지 않게 하기 위해, 도 1 및 도 2의 스위치들(104 내지 112 및 204 내지 212)은 각각의 셀들(304 내지 310)에서 참조 번호(312)로 줄여서 나타내었다. 셀들(304 및 308)은 비트 라인들(314)의 그룹에 연결된다. 셀들(306 및 310)은 비트 라인들(316)의 그룹에 연결된다. 비트 라인들(314 및 316)은, 포트들(320, 322, 326 및 328)을 통해 셀들(304 내지 310)중 선택된 것들로부터 또는 선택된 것들에 데이터의 공급을 가능하게 하는 메모리 I/O 회로(318)에 접속된다. I/O 회로(318)는, 예를 들어, 셀들(304 내지 310) 중 단일의 것으로부터 데이터를 포트들(320 내지 328) 중 하나 이상에 제공하는 것을 허가한다. 셀들(304 및 306) 내의 스위치들(312)과 셀들(308 및 310) 내의 스위치들(312)은 워드 라인들(332 및 334)을 통해 워드 라인 선택 회로(330)로부터 제어 신호(WL0 내지 WL4)를 수신한다. 기록 가능 회로(336)는 기록 가능 신호(WREN)를 각각의 셀들(304 내지 310) 내의 기록 가능 소자(128)에 공급하도록 동작한다.

Claims (5)

1. 다수의 메모리 셀들을 포함하는 다중-포트 메모리(multi-port memory)를 갖는 전자 회로에 있어서,

   - 각각의 셀은 다중의, 독립적으로 제어 가능한 비트 라인들에 연결되고,

   - 각각의 셀은,

   - 단일 비트의 저장을 위한 저장 장치와;

   - 다중 스위치들로서, 그들 각각은 상기 저장 장치를 상기 비트 라인들 각각에 선택적으로 연결하도록 동작하는, 상기 다중 스위치들을 포함하고,

   - 각각의 셀은,

   - 상기 셀의 기록을 가능하게 하기 위해, 상기 다중 스위치들과 상기 저장 장치의 입력 사이에 연결된 기록 가능 소자(write enable element)와,

   - 상기 셀의 판독을 가능하게 하기 위해, 상기 저장 장치의 출력과 상기 다중 스위치들 사이에 연결된 판독 가능 소자를 더 포함하는, 전자 회로.
2. 제 1항에 있어서,

   적어도 상기 판독 가능 소자 또는 상기 기록 가능 소자는 제어 신호를 통해 동작하는, 전자 회로.
3. 제 2항에 있어서,

   - 상기 저장 장치는 한 쌍의 교차 결합된 인버터들(cross-coupled inverters)을 포함하고,

   - 상기 기록 가능 소자는, 상기 다중 스위치들과 상기 입력 사이에 연결된 도전 채널을 갖고, 상기 제어 신호를 수신하기 위한 제어 전극을 갖는 기록 가능 트랜지스터를 포함하는, 전자 회로.
4. 제 3항에 있어서,

   상기 판독 가능 소자는, 상기 다중 스위치들과 기준 전압 사이에 연결된 도전 채널을 갖고, 상기 출력에 연결된 제어 전극을 갖는 판독 가능 트랜지스터를 포함하는, 전자 회로.
5. 제 1항에 있어서,

   상기 스위치들은 적어도 2개의 포트들을 통해 상기 셀들 중 특정한 하나의 동시 판독이 가능하도록 동작하는, 전자 회로.

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