DE2156805A1 - Monolithischer Speicher mit bipolaren Transistoren - Google Patents

Monolithischer Speicher mit bipolaren Transistoren

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Description

Aktenzeichen der Anmelderin: Docket FI 9-70-039
Monolithischer Speicher mit bipolaren Transistoren
Die Erfindung betrifft einen monolithischen Speicher mit bipolaren Transistoren, insbesondere mit Speicherzellen aus zwei bipolaren Transistoren.
Durch die US-Patentschrift 3 387 286 ist es bereits bekannt, kapazitiv arbeitende Speicherzellen mit jeweils zwei Feldeffekttransistoren aufzubauen. Jede Speicherzelle vermag ein binäres Signal durch Aufrecherhaltung der Ladung der Kapazität zwischen dem Toranschluß und der Trägerschicht eines der beiden Feldeffekttransistoren zu speichern. Der Nachteil einer derartig aufgebauten Speicherzelle besteht darin, daß sie eine relativ große Fläche in monolithischer Technik benötigt und bei der Abfrage der ge-
speicherten Informationen aus einer Speicherzelle Störungen bei den anderen an der gleichen Abfrageleitung liegenden Speicherzellen auftreten. Dies ergibt sich dadurch, daß die Speichertransistoren direkt mit der Äbfrageleitung verbunden sind. Es ist daher schwierig, bei diesem Speicher eine ausreichende Zuverlässigkeit zu erreichen. Um diese Zuverlässigkeit zu verbessern, wurde in der deutschen Offenlegungsschrift 2 1Oi 180 eine kapazitiv wirkende monolithische Speicherzelle vorgeschlagen, die dadurch charakterisiert ist, daß sie drei Feldeffekttransistoren enthält, von denen der erste zur Speicherung der Information mit Hilfe.der Kapazität zwischen dessen Tor- und Quellenanschluß, der zweite für die Ausgabe und der dritte für die Eingabe der Informationen vorgesehen sind, wobei der Toranschluß des ersten mit dem Quellenanschluß des dritten Feldeffekttransistors und der Senkenanschluß des ersten mit dem Quellenanschluß des zweiten Feldeffekttransistors verbunden sind, der Quellanschluß des ersten Feldeffekttransistors auf einem Bezugspotential liegt sowie die Senkenanschlüsse des zweiten und des dritten Feldeffekttransistors an eine gemeinsame Ein- und Ausgabeleitung angeschlossen sind, und daß Steuermittel vorgesehen sind, die mit den Toranschlüssen des zweiten und des dritten Feldeffekttransistors verbunden sind.
Obwohl diese Speicherzelle die Nachteile der vorhergehenden vermeidet, benötigt sie jedoch zur Realisierung in monolithischer Technik einen relativen großen Platz durch die für eine Speicher-
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zelle drei erforderlichen Feldeffekttransistoren. Hinzu kommt noch, daß eine derartig aufgebaute Speicherzelle mit Feldeffekttransistoren relativ langsam ist und deshalb nicht für schnelle monolithische Speicher für Datenverarbeitungsanlagen geeignet ist.
Der Erfindung liegt deshalb die Aufgabe zugrunde, einen schnelle- am ren kapazitiv wirkenden monolithischen Halbleiterspeicher zu schaffen, der mit bipolaren Transistoren aufgebaut ist und einen äußerst geringen Platzbedarf pro Speicherzelle aufweist.
Die erfindungsgemäße Lösung der Aufgabe besteht darin, daß ein erstes Halbleiterbauelement mit mindestens einem PN-Übergang an eine Schreibansteuerleitung angeschlossen ist, und daß ein zweites Halbleiterbauelement als NPN-Transistor ausgeführt ist und als Ausgangstransistor dient, an dessen Emitter eine Ansteuerleitung für die Abfrage angeschlossen ist und dessen Kollektor mit der Leseleitung verbunden ist.
Der Vorteil der vorgeschlagenen Speicherzelle mit parasitären Kapazitäten bei bipolaren Transistoren besteht darin, daß zur Aufrechterhaltung der gespeicherten Information nur Impulse relativ kurzer Dauer zugeführt werden brauchen, daß der Platzbedarf für eine Speicherzelle extrem niedrig ist und daß durch die Verwendung von bipolaren Transistoren und der Ausnutzung deren parasitärer Kapazitäten für Speicherzwecke die Umschaltzeit und
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damit die Zugriffszeit der Speicherzelle sehr klein wird. Somit lassen sich Matrixspeicher in monolithischer Technik aufbauen, die bei extrem kleinem Platzbedarf, äußerst geringer Zugriffszeit und geringer Erwärmung billig herzustellen sind.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden anschließend näher beschrieben. Es zeigen:
Fig. 1 schematisch die Anordnung mehrerer Speicherzellen
in einer Matrix und ihre Verbindungen zu den Zugriffseinrichtungen,
Fig. 2 ein Ausführungsbeispiel einer aus zwei Halbleiter-Bauelementen, einem PNP- und einem NPN-Transistor, bestehenden Speicherzelle, die in der Matrix der Fig. 1 verwendet werden kann,
Fig. 2a Spannungskurven zum Erläutern des Adressierens
der in Fig. 2 gezeigten Zelle,
Fign. 3 bis 7 andere Ausührungsbeipsiele der zweiteiligen Speicherzelle mit Kombinationen von Halbleiter-Bauelementen des Leitfähigkeitstyps PNP-NPN, NPN-NPN oder Diode NPN, die sich ebenfalls zur Verwendung in der in Fig. 1 gezeigten Speichermatrix eignen,
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Fign. 3a u. 7a Spannungskurven für die Adressierung der in den
Fig. 3 bzw. 7 gezeigten Speicherzellen,
Fig. 8 die Draufsicht auf eine monolithische Verkörperung einer in Fig. 2 gezeigten Zelle,
Fig. 8a eine Schnittansicht der in Fig. 8 gezeigten
Zelle entlang der Linie 8a-8a und
Fig. 8b ein Schaltschema, das identisch ist mit dem der
Fig. 2 und nur der Verständlichkeit halber in
Verbindung mit dem monolithischen Gegenstück
mit dessen Bezugsziffern wiederholt wird.
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t Figur 1 zeigt schematisch cine Matrix von Speicherzellen, die an
Zugriffs einrichtungen zum Lesen, Schreiben und Regenerieren digitaler Information im Speicher angeschlossen sind. Um eine bestimmte Zelle zu wählen und den Zugriff zur Information zu steuern, sind in. den Koordinatenrichtungen je ein X-Decodierer 10 und ein Y-Deco-■ dierer 12 für die Steuerung durch eine Mehrzahl von Decodiersignalen an den entsprechenden mit EIN bezeichneten Eingangsanschlüssen vorgesehen. Die Speicherzellen sind alle mit 22 bezeichnet. Jede Zeile von Speicherzellen ist zum Ansteuern an Schreibleitungen 24 und an Abfrageleitungen 26 angeschlossen, diö ihrerseits wieder mit Ausgangs-■leitungen des Decodierers 10 verbunden sind.
In der Y-Richtung ist jede Spalte von Speicherzellen mit einer gemeinsamen Lese- und Datenleitung 28 verbunden. Jede dieser Leitungen . 28 empfängt das gespeicherte Signal von einer Speicherzelle oder die Information während einer Le se operation. Zu jeder Spalte aus Speicherzellen gehört eine regenerierende umschaltbare Stromquelle 30. Die
i . - ■ ■·■■·.
Regenerier schaltungen 30 werden jeweils durch zwei Eingangssignale gesteuert, die auf den Leitungen 32 und 34 vom Ausgang des Y-Decodierers 12 zugefthrt werden. Eine angewählte Regenerierschaltung 30 liefert ein Ausgangssignal zum Schreiben oder zum Wiedereinschreiben
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auf ihre zugehörige Ausgangsleitung 36, von denen jede wiederum an die entsprechende gemeinsame Lese- und Datenleitung 28 und als ein Eingangs anschluss an ein zugehöriges UND-Glied 38 angeschlossen ist.
Während einer Leseoperation wird eines der UND-Glieder zum Wählen einer einzelnen Spalte durchgeschaltet infolge Koinzidenz des Signales auf der zugehörigen Leitung 36 mit einem auf der entsprechenden Leitung 40 empfangenen Einschaltsignal. Somit erzeugen die Ausgangssignale des Decodierers 12 selektive Steuersignale auf einer Leitung durch Betätigen einer angesteuerten Regenerierschaltung 30 und liefern ausserdem ein Ein sch alt sign al für das zugehörige UND-Glied 38 über eine Leitung 40. Eine Speicherzelle wird durch die beiden Decodierer 10 und 12 angesteuert, und der Zustand dieser Speicherzelle wird an einen Ausgangsanschluss 42 durch das angewählte der UND-Glieder 38 übertragen, die alle mit einem Leseverstärker 44 verbunden sind.
Wie später im Zusammenhang mit Figur 9 genauer beschrieben wird, kann jede der Regenerierschaltungen 30 bei einer Leseoperation auch als umschaltbare Konstantstromquelle arbeiten, um so den Stromverlust auf der gewählten Lese- und Datenleitung 28 so klein wiernöglich zu halten. Bei einer monolithischen Verkörperung der Schaltung werden die gemeinsamen Lese- und Datenleitungen 28 durch eindiffundierte
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Leitungen gebildet. Infolgedessen sind sie mit Streukapazität behaftet. Grössere Spannung saus schlage V auf den gemeinsamen Lese- und Datenleitungen 28 würden deshalb üblicherweise zu einem unnötigen Strom-
verlust V C über die Streukapazität führen. Zur Lösung dieses Problems wird ein unabhängiger Treiber innerhalb der Regenerierschaltung 30 durch die angesteuerte Zelle so festgehalten, dass die Ueberspannungen V begrenzt werden.
In Figur 1 sind verschiedene Ele'mente und Verbindungen der Klarheit halber mit demselben Bezugszeichen bezeichnet, wenn sie in gleicher Weise funktionieren und so ist nichtjedes der vielen Elemente mit einer anderen Ziffer beschriftet. Im Zusammenhang mit den Figuren 2 und Ea wird eine einzelne Speicherzelle beschrieben, die in die Anordnung der Figur 1 unverändert eingebaut werden kann. Weiterhin werden andere Ausführungsbei6piele von Speicherzellen beschrieben, von denen einige eine zusätzliche Steuerleitung erfordern. Ihre Verwirklichung in der in Figur 1 gezeigten Speichermatrix stellt jedoch für einen Fachmann nur eine einfache Modifikation des monolithischen Aufbaus dar.
• ■
Die Ladespeicherzelle gemäss Figur Z enthält ein erstes Eingangs-Halbleiterbauelement, bestehend aus einem PNP-Transistor 50. Der Emitter des PNP-Transi stors 50 ist über die Leitung 52 mit der in Zeilenrichtung
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verlaufenden Schreibleitung 24 für die Ansteuerung verbunden. Die Zelle enthält weiter ein zweites Halbleiterbauelement, bestehend aus . einem NPN-Transistor 54. Der Emitteranschluss dieses Transistors 54 ist über die Leitung 56 mit der in Zeilenrichtung verlaufenden Abfrageleitung 26 verbunden. Der Kollektoranschluss des ersten
• _ ■
Transistors 50 ist.über die Leitung 58 an die Basis des zweiten Transistors 54 angeschlossen und schliesslich ist die Basis des Transistors 50 und der Kollektor des Transistors 54 über die Leitung 60 mit der in Spaltenrichtung verlaufenden gemeinsamen Lese- und Datenleitung 28 verbunden. . .
In diesem Ausführungsbeispiel wird die Information in der ZeIIe1 .
in der parasitären Kapazität 62 gespeichert. Um diese" Kapazität von einem konventionellen echten Bauelement zu unterscheiden, ist sie hier
in gestrichelten Linien dargestellt. Wie nachfolgend im Zusammenhang mit Fig. 8 beschrieben wird, stellt die parasitäre Kapazität 62 eine modifizierte parasitäre Easis-Kollektor-Kapazität dar. *
Es wurde festgestellt, dass für den optimalen Betrieb der Speicherzelle der Leckstrom der Schaltung unter 20 Nanoampere bei Betriebs- ; temperatur gehalten werden sollte. Die Stromverstärkung β des PNP-Transistors SQ ist auaeerdom grosser als 0,01 atf wählen1,
die Stromverstärkung des NPN-Transistors 54 zu wählen ist mit:
!' 50 > β > 10.
In· Figur 2a ist dargestellt, wie das Schreiben einer binären Null erfolgt durch Erregung der Schreibleitung 24 und der gemeinsamen Lese- und Datenleitung 28, an welche die Leitung 60 angeschlossen ist. Die Spannung auf der Leitung 24 wird auf etwa +3, 0 Volt angehoben, während gleichzeitig die Leitung .28 auf etwa +3,0 Volt gehalten wird. Die Basis-Emitter*Sperrschicht des PNP-Transistors 50 wird rückwärts vorgespannt und deshalb bleibt der Transistor lichtleitend. . Daher wird auch keine Ladung in der parasitären Kapazität 62 gespeichert und diese Bedingung stellt das Schreiben einer binären Null dar.
Um eine binäre Eins zu schreiben, wird1 die Spannung auf der Leitung 24 auf etwa +3,0 Volt angehoben, während gleichzeitig die Spannung, auf der Leitung 28 von rund +3, 0 Volt auf +2, 3 Volt gesenkt wird. Infolgedessen wird der PNP-Transistor 50 leitend und die Kapazität 62 auf einen positiven Pegel von etwa +2, 8 Volt aufgeladen, hauptsächlich aufgrund des Stromflusses Kollektor-Emitter durch den PNP-Transistor 50. Dementsprechend ist jetzt eine binäre Eins in der Zelle gespeichert.. Während dqe Schreibens der Eins liegt der Emitter des
NPN-Transistors 54 bei ungefähr +3,0 Volt und seine Basis bei ungefähr +2, 8 Volt. Somit ist die Basis-Emitter-Sperrschicht des NPN-Transistors 54 rückwärts vorgespannt und der Transistor ist nichtleitend. In ähnlicher Weise wird beim Schreiben einer binären Null die Basis-Emitter-Sperrschicht des Transistors 54 rückwärts vorgespannt, so dass dieser dann auch nichtleitend ist und der Transistor 50 ebenfalls nicht. Auf diese Weise besteht ™
zwischen den Leitungen 24 und 26 keine Gleichstromverbindung und daher arbeitet die Speicherzelle.bezüglich der Ansteuerung nur mit Impulsen, sozusagen im Wecheelstrombetrieb. Das Fehlen einer Gleichstromverbindung setzt die Stromverluste auf ein Minimum herab und ermöglicht deshalb die Verkörperung der Speicherzelle
I ■
in monolithischer Form in wesentlich grösserer Packungsdichte.
Um Information aus der Zelle zu lesen, wird die Spannung auf der ™
Abfrageleitung 26 von etwa +3,0 Volt auf 0,0 Volt gesenkt. Wenn in der parasitären Kapazität 62 eine binäre Eine gespeichert ist, wird die Basis des Transistors 54 relativ zu ihrem Emitter positiv vorgespannt und der Transistor 54 dadurch leitend. Die in der Kapazität 62 gespeicherte Ladung wird über die Basis-Emitter-Sperrschicht des Transistors 54 entladen und somit die Zelle mit Zerstörung der Information ausgelesen. Dieser Strom wird durch den
■,
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Transistor 54 verstärkt, um vorübergehend eine Aus gangs spannung von etwa +2, 3 Volt auf der gemeinsamen Lese- und Datenleitung 28 zu erzeugen, welches Signal eine binäre Eins darstellt. Wenn andererseits auf der parasitären Kapazität 62 eine binäre Null gespeichert ist, bleibt der Transistor 54 nichtleitend und somit bleibt eine Spannung von ungefähr +3, 0 Volt über den Kollektor des Transistors 54 und die Verbindung 60 an die gemeinsame Lese- und Datenleitung 28 angelegt. Das ist schematisch durch die gestrichelte Linie dargestellt, die bei ungefähr +3,0 Volt auf der Leitung 28 unter dem Zeitabschnitt ABFRAGEN dargestellt ist. In diesem speziellen Ausführungsbeispiel wird also eine binäre Eins durch eine Ausgangs spannung von ungefähr +2,3 Volt und eine binäi-e Null
durch eine Spannung von ungefähr +3,0 Volt auf der Leseleitung 28 dargestellt. Das nicht-zerstörungsfreie Auslesen wird durch die Spannungskurve für die Kapazität 62 illustriert, worin die Spannung am Knotenpunkt oder der Leitung 58 exponentiell wieder von dem. erreichten Wert von etwa +2,8 Volt auf +0, 7 Volt abfällt, sobald nach dem Schreiben einer binären Eins eine Eins ausgelesen wird.
Daraus iöt zu ersehen, dass der Transistor 50 als UND-Glied für ■ . die gleichzeitig auftretenden Signale auf den Leitungen 24 und 28
§ wirkt. Das Signal auf der Leitung 24 dient ausscrdcm als Ladcsignal -
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für die parasitäre Kapazität 62. In ähnlicher Weise dient, allgemein \ ·.
Viii ä
gesprochen, der Transistor 54 als UND-Glied, d.h. er spricht auf das Steuersignal·auf der Leitung 26 und die Ladung an dem Knotenpunkt oder auf der Leitung 58 an. Ausserdem trägt der Transistor ..54 zur Verstärkung insofern bei, als die in der parasitären Kapazität 62 gespeicherte Ladung über seine Basis-Emitter-Diode entladen ' Λ
wird und durch seine Stromverstärkung verstärkt wird zu einem für den Leseverstärker lesbaren Ausgangs signal auf der gemeinsamen Lese- und Datenleitung 28. ' ,
Figur 3 stellt eine ähnliche Speicherzelle aus zwei Halbleiter-Bauelementen dar, die einen Eingangs-NPN-Transistor 70 enthält,, »der mit einem Ausgangs-NPN-Transistor 72 verbunden ist. Das Ausführungsbeispiel der Figur 3 erfordert einen zusätzlichen Steuer anschluss für l| den Eingangstransistor im Gegensatz zu der in Figur 2 gezeigten.Zelle, die eine gemeinsame Lese- und Datenleitung benutzt. Bei dieser Version ist die Basis des Transistors 70 mit einer Schreibleitung über einen kleinen Vorspannwiderstand 71 verbunden und der Kollektor des Transistors 70 ist mit einer Datenleitung verbunden. Der Emitter des Transistors
70 ist an die Basis des Ausgangstransistora 72 am Knoten·!·
, punkt 74 angeschlossen. Eine parasitäre Kapazität 76 besteht zwischen dem Knotenpunkt 74 und einem festen Potential und wird zum Speichern
■ 209826/0892;: /' : ^ ^- Λ
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digitaler Information benutzt. Wie im vorhergehenden Ausführungsbeispiel der Figur 2 ist der Ausgangstransistor 72 mit Emitter und Kollektor an getrennte Abfrage- und Leseleitungen angeschlossen.
• Diese Zellenkonfiguration unterscheidet sich von der in Figur 2 gezeigten dadurch, dass ihr Betrieb auf einer Art umgekehrter Transistorarbeitsweise beruht. Das heisst, beim Schreiben einer binären Null muss die parasitäre Kapazität 76 entladen werden, wenn vorher
darin eine Eins gespeichert war. Für dieses nicht-zerstörungsfreie Auslesen arbeitet die Basis-Kollektor-Sperrschicht des Transistors 70 als Basis-Emitter-Sperrschicht, um so die parasitäre Kapazität
. 76 schnell zu entladen. . ; r; . -'.-.'"-'-. ' · · -· ·
Beim Schreiben einer binären Null wird das Potential auf der Schreibleitung zuerst auf ungefähr +3, 0 Volt von 0,0 Volt angehoben und dadurch die Schreibleitung auf +0, 7 Volt gebracht. Ausserdem wird das Spannungssignal auf der Datenleitung so angelegt, dass das an die Schreibleitung angelegte Signal Überlappt wird. Auf diese Weise wird · die vorher in der parasitären Kapazität 76 gespeicherte binäre Eins, eine Spannung von +2, 3 Volt für die angegebenen Signalpegel, auf ungefähr 0,2 Volt durch die "umgekehrte" Arbeitsweise des Transistors entladen. Entsprechend wird diese Speicherzcllenversion aus NPN-NPN
V ■■;- ·...-■■:■; .209628/0892 .
Transistoren arbeitsfähig gemacht, indem man dafür einen Transistor 70 mit inverser Stromverstärkung β und die Betriebsspannungen so wählt, dass sichergestellt ist, dass die Basis-Kollektor-Diode beim Schreiben einer binären Null in Durchlassrichtung ^vorgespannt wird. . ·
Diese Zelle arbeitet ähnlich wie die im Zusammenhang mit Figur 2 beschriebene. Beim Schreiben einer binären Eins leitet der Transistor 70, so dass die parasitäre Kapazität 76 geladen wird. Auch bleibt der Transistor 72 beim Schreiben einer Eins nichtleitend, so dass jede Gleichstromverbindung zwischen Datenleitung und Abfrageleitung ausgeschlossen wird. In gleicher Weise wird die Le se operation durch Anlegen eines Signales an die Abfrageleitung gesteuert, die mit dem Emitter des Transistors 72 verbunden ist und so ein Ausgangs- λ
signal auf der Leseleitung erzeugt, die an den Kollektor an Schluss angeschlossen ist. Eine binäre Eins wird dargestellt durch eine Spannung von ungefähr +2, 3 Volt und eine binäre Null durch eine Ausgangs spannung auf der Leseleitung von ungefähr +3,0 Volt. '·
Die spezifische monolithische Verkörperung der in Figur 3 gezeigten Speicherzelle wird nicht beschrieben. Sie lässt eich jedoch durch bekannte Verfahren, ähnlich wie im Zusammenhang mit Figur 2 be schrie-
• 209826/0892 . .
ben, verwirklichen. Da die parasitäre Kapazität 76 an anderer Stelle liegt-als bei der in Figur 2 gezeigten Speicherzelle, ist ihre monolithische Ausführung etwas abweichend. Es ist eine separate Diffusion oder eine Siliziumdioxydschicht zu verwenden, um dem ..Knotenpunkt 74 eine zusätzliche Kapazität zu geben und so sicher-
zustellen, dass der Wert der parasitären Kapazität 76 zum Speichern der Information ausreicht.
In Figur 4 ist ein anderes Beispiel der Speicherzelle aus zwei NPN-Transietoren gezeigt. Die Speicherzelle enthält einen Eingangstransistor 8Q, an dessen Basis eine Schreibleitung und an dessen Emitter eine Datenleitung angeschlossen ist. Um die richtige Umschaltung des Eingangstransistors 80 sicherzustellen, kann in der Schreibleitung an seine Basis ein kleiner Widerstand 82 angeschlossen werden. Ein NPN-Ausgangstransistor 8.4 übernimmt wie bei den vorherigen Beispielen die Ansteuerung für das Auslesen und die Verstärkung des Lesesignals. Die Basis des Transistors 84 ist am Knotenpunkt 86 an den Kollektor des Transistors 80 angeschlossen. Der Kollektor des Traneistors 84 ist an eine Leseleitung und sein Emitter an eine Abfrage leitung angeschlossen. Zwischen dem Knotenpunkt 86 und einem festen Potential liegt eine parasitäre Kapazität 87, die durch die parasitäre Kollektor-Substratkapazität des Transistors 80 bei seiner Ausführung
. . 209826/0892
in monolithischer Form nach üblichen Herstellungsverfahren gebildet- ' wird. Der Wert der Kapazität 87 ist im allgemeinen gross genüg, . damit dieser als Speicherelement arbeiten kann. Bei Bedarf kann jedoch der Wert der Kapazität 87 zwischen dem Knotenpunkt 86 und .Masse angehoben werden, indem man den Kollektorbereich vergrössert oder durch besondere monolithische Prozesse oder Diffusions- " μ
schritte. .. ■
Im Betrieb unterscheidet sich dieses aus NPN-Transistoren bestehende Beispiel von dem in Figur 3 gezeigten dadurch, dass die Kapazität 87 durch die Übliche Arbeitsweise von Transistoren entladen werden kann. Der Zugriff zur Speicherzelle erfolgt ähnlich wie anhand der Figur 3a beschrieben. Beim Schreiben einer binären Null wird der Eingangstransistor 80 leitend gemacht, indem man Schreib- und Daten- ä
Signale anlegt und somit die Kapazität 87 auf einen Pegel etwas über Erdpotential oder ungefähr +0,2 Volt in.eirter bestimmten monolithischen Aueführung auflädt. Der Transistor 84 bleibt während dieses Schreibens einer binären Null nichtleitend. Beim Schreiben einer binären Eins wird die Baeis-Emitter-Sperrachicht des Transistors 80 in Sperrichtung vorgespannt, da das Signal auf der Datenleitung jetzt relativ zürn Bait«·« potential abgesenkt ist. Die parasitäre Kapazität 87 wird daher auf einen Wert von etwa +2, 3 Volt durch die am Knotenpunkt 86 erzeugte Spannung aufladen. % .% ^ % $ f Q ■ ;■■_._. -..,·.,_. ^ ; y. -.-.,^
Das Lesen einer binären Eins oder Null aus der in Figur 4 gezeigten Zelle erfolgt insofern ähnlich wie der obenbeschriebene Vorgang, als der Transistor 84 beim Lesen einer binären Eins leitend gemacht wird, so dass eine Spannung von etwa +2,3 Volt auf der Leseleitung erzeugt "-·. wird. Die Leitung bleibt auf etwa +3,0 Volt beim Lesen einer binären Null, weil dann der Transistor 84 nicht leitet.
Ein anderes Beispiel einer Speicherzelle aus zwei NPN-Transistoren ist in Fig. 5 dargestellt. Diese Speicherzelle enthält einen NPN-Eingangstransistor 90 mit einer an die Basis angeschlossenen Schreibleitung und einer an den Kollektor angeschlossenen Datenleitung. Der Emitter des Transistors.90 ist mit der Basis des NPN-Ausgangstransistprs 92 verbunden. Eine Leseleitung ist an den Kollektor angeschlossen und eine Abfrageleitung an den Emitter. In diesem Fall ist die parasitäre Kapazität 94 monolithisch vorhanden zwischen Basis- und Kollektoranschluss des Transistors 92. .-..-"-.
Die in Figur 5 gezeigte Zelle arbeitet genauso wie die anhand der Figur 3 und 3a beschriebene. Bei diesem Ausführungsbeispiel ist jedoch ,:·■; die parasitäre Kapazität 94 »wischen Basis- und Kollektoranschluss des Transistors 92 vorhanden und ihr monolithisches Gegenstück findet sich somit in der parasitären Kapazität 62 zwischen Basis- und Kollektoran-
Schluss des in Figur-2 gezeigten Transistors 54. Der Wert kann ähnlich eingestellt werden, wie es für das iri Figur 2 gezeigte monolithische Ausführungsbeispiel der Speicherzelle beschrieben wurde.
Ein anderes Beispiel der Speicherzelle aus zwei NPN-Transistoren ist in Figur 6 dargestellt und bildet praktisch das Gegenstück zu der
in Figur 5 gezeigten und in diesem Zusammenhang beschriebenen Zelle. Die Arbeitsweise der Speicherzelle ist im wesentlichen derjenigen der in Figur 3 gezeigten Zelle gleich und im einzelnen im Spannungsdiagramm der Figur 3a dargestellt. Der Unterschied dieser Version besteht nur darin, dass hier die Datenleitung und die Leseleitung zu einer gemeinsamen Leitung 100 kombiniert sind. Bei der monolithischen Form wird dadurch eine grössere Packungsdichte ermöglicht» .da für die entsprechenden Kollektoren -der Eingangs- und Ausgangstransistoren keine separat eindiffundierten Leitungen mehr erforderlich sind. Andererseits wird eine gewisse Anpassungsfähigkeit insofern geopfert, als der Bereich der Spannungspegel, die an die Kollektoranschlüsse 102 und 104 angelegt werden, gegenseitig kompatibel gewählt werden muss. Dieses Beispiel aus zwei NPN-Transistoren ist insofern, wichtig, als es höchste Packungsdichte gestattet, ohne die Ausführung von im Leitfähigkeitstyp komplementären Transistoren in monolithischer Form zu erfordern.
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Figur 7 zeigt ein weiteres Ausführungsbeispiel der aus zwei Halbleiter-Bauelementen bestehenden Speicherzelle, in welchem der Eingangstransist'or durch eine Diode 110 ersetzt wird. Das Ausgangs-Bauelement besteht aus einem NPN-Transistor 112. Eine Schreib-..leitung ist an die Anode der Diode 110 angeschlossen und die Kathode der Diode 110 ist mit der Basis des Transistors 112 verbunden. Dir Wert wird in ähnlicher Weise eingestellt wie oben beschrieben wurde. Eine Abfrageleitung ist mit dem Emitter des Transistors 112 verbunden und eine Lese- und Datenleitung ist an den Kollektor angeschlossen. -
Figur 7a zeigt, dass die Arbeitsweise der Speicherzelle ähnlich ist, wie sie oben beschrieben wurde, jedoch sind die Werte der Spannungen auf der Lese- und Dätenleitung, der Abfrageleitung und an der parasitären Kapazität 114 dadurch etwas abweichend, weil hier der Eingangstransistor durch eine Diode ersetzt wurde.
In allen Spannungsdiagrammen der Figuren 2a, 3a und 7a sind die Signalpegel zum Schreiben einer binären Null und einer Eins separat in den beiden ersten Spalten dargestellt. Bei der Darstellung des Lesevorganges durch Abfragen einer Eins zeigen die Spannungsbilder in der zweiten und dritten Spalte das sequentielle Schreiben und Lesen einer
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binären Eins und die zugehörigen Lade- und Entladevorgänge der Kapazität als zu diesem Vorgang gehörige Spannungspegel an dem
Knoten, wo die parasitäre Kapazität zugänglich ist. Der Spannungs- j
pegel auf dor Leseleitung für eine binäre Null ist durch eine ge- " |
! strichelte Linie dargestellt. Die Spännungskurven am Knoten der '■
parasitären Kapazität sind jedoch nur für das Lesen einer binären ■ L
Eins gezeigt.
Die Figuren 8, 8a und 8b zeigen.ein monolithisches Ausführungsbeispiel der in Figur 2 dargestellten Speicherzelle. Das elektrische Schema der Speicherzelle ist nochmals in Figur 8b gezeigt, und zum besseren Verständnis sind jetzt die Einzelteile wie in Figur 8 und 8a bezeichnet. . '■' .
Diese PNP-NPN-Version einer Speicherzelle ist auf einem P-leitenden Substrat 120 ausgebildet. Mit konventionellen monolithischen Fabrikationsverfahren wird ein N+-leitender Subkollektor 122 im Substrat 120 gebildet. Als nächstes wird auf dem P-leitenden Substrat 120 eine N-leitende epitaxiale Schicht 124 aufgewachsen und im folgenden Diffusionsschritt zwei P-I--Bereiche 125 ausgebildet, um die Speicherzelle elektrisch zu isolieren. In der dann folgenden P-Diffusion werden unter Verwendung einer geeigneten Maske die P-Bereiche 126 und 128 und schliesslich in
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einer N+-Diffusion die Bereiche 130 und 132 gleichzeitig ausgebildet.
Der laterale PNP-Eingangstransistor 144 wird gebildet durch den P-Emitterbereich 126, einen Teil des N-Bereiches 124 als Basis, die Kollektor-Basis-Sperrschicht 148 und den P-Bereich 128 aisKollektor. Der vertikale NPN-Aus^angstransistor 150 setzt sich zusammen aus dem N+-Subkollektorbereich 122, einem Teil des N-Bereiches 124 als Kollektor, einem F-Basisbereich 128 und-dem N+-Emitterbereich 130.
Durch Anordnung separater Metallisierungen als Streifenleitungen über den Zellen werden dann eine Schreibleitung 160 und eine Abfrageleitung 170 gebildet. Diese Streifenleitungen werden in üblicher Weise hergestellt durch Ausbildung einer Siliziumdioxydschicht 171 über der Oberfläche des Bauteiles 172 und anschliessende Bildung von Kontaktöffnungen für die verschiedenen Anschlüsse der Transistoren 144 und 150. Eine Kontaktöffnung 176 wird zum Emitter 126 des PNP-Transistors 144 und eine Kontaktöffnung 178 durch das Oxyd zum Emitter 130 des NPN-Transistors 150 geführt. Danach werden die Leitungszüge 160 und 170 als Metallisierung, z.B. aus Aluminium, niedergeschlagen.
Vor der Bildung der metallischen Streifenleitungen 160 und 170 wird mittels einer N+~Diffusion.·die eindiffundierte Streifenleitung 132 her-
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gestellt, die mehreren Zwecken dient. Zuerst bildet sie mit ihrem äussersten linken Teil eine Verbindung zum Kollektor des Transistors 150 mit niedriger elektrischer Impedanz und berührt den N-Kollektorbereich in dem mit 190 bezeichneten Bereich. Der rechte Teil der eindiffundierten Streifenleitung 132 liefert ausserdem einen Anschluss mit niedriger elektrischer Impedanz für die Basis des Transistors 144, da ein Teil des P-Bereiches 128 auch als diese Basis dient. ■
Die schematisch in Figur 8b mit· 196 bezeichnete parasitäre Kapazität wird normalerweise durch den monolithischen Kondensator dargestellt, der durch den Uebergang zwischen dem P-Bereich 128 und dem epilaxialen N-Bereich 124 gebildet wird. Die schaltungsmässige Darstellung erfolgt symbolisch durch den Kondensator 198 in Figur 8a. Ausserdem ist zu sehen, dass der eindiffundierte N+-Bereich 132 insofern noch eine weitere Funktion übernimmt, als er an dem durch den eindiffundierten N+-Bereich 132 und dem.P-Bereich 128 gebildeten N+-P-Uebergang einen weiteren monolithischen Kondensator schafft, der schematisch durch die Kapazität 200 dargestellt ist. Das monolithische Aequivalent der parasitären Kapazität 196 wird also tatsächlich gebildet durch die parasitären Kapazitäten 198 und 200. Bei dieser monolithischen Version einer aus PNP- und NPN-Halbleiterbauelementen zusammengesetzten Zelle erzielt man also ein sehr erwünschtes Ergebnis. Die monolithische
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Organisation liefert eine Zelle, die durch die Lage des eindiffundierten N+-Streifenloiters 132 mit niedrigem spezifischen Widerstand und den dartiberlicgenden parallelen metallischen Streifenleitern 160 und 170 nur eine Metallisierungsebene erfordert. Dieses Ergebnis lässt sich erreichen, ohne dass dafür Packungsdichte geopfert werden muss und ausserdem liefert der eindiffundierte Streifenleiter 132 eine weitere parasitäre Kapazität zur zusätzlichen Speicherung digitaler Information.
Figur 9 zeigt Einzelheiten der für den Zugriff zu der in Figur 2 gezeigten Zelle verwendeten Re generier schaltung 30 in der in Figur 1 gezeigten Speichermatrix. Eine solche Regenerierschaltung 30 empfängt Eingangs Signale auf den Leitungen 32 und 34 vom Y-Decodierer 12. Die Regenerierschaltung 30 erzeugt ein Signal auf einer Ausgangsleitung von entweder +2, 3 Volt oder +3 Volt in Abhängigkeit von den auf den Leitungen 32 und 34 empfangenen Eingangs Signalen. Zwei Transistoren 151 und 152 sind in einer emittergekoppelten Differentialschaltung ·
zwischen die Spannnungsqüellen von +3,0 Volt und 0,0 Volt gelegt. Ein Bezugstransistor 154 ist an den Transistor 152 einerseits und an die Ausgangsleitung 36 andererseits angeschlossen. Die Basis des Transistors 154 wird auf einem Bezugspotential von etwa +2, 5 Volt gehalten. Die Ausgangsleitung 36 ist an eine Begrenzerschaltung angeschlossen, die
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aus einer Diode 156 und einem Widerstand 158 mit einem Wert von ungefähr 4,7 Kilo-Ohm in Serie gebildet ist.
Die Regenerier schaltung steuert sowohl Lese- und Schreiboperationen . als regeneriert auch die Information in einer Speicheraelle nach dem
destruktiven. Auslesen. Die Leitung 32 empfängt einen zwischen 0,0 . μ
Volt und 3,8 Volt schwankenden Steuerimpuls. Die Leitung 34 empfängt einen Steuerimpuls zwischen +3,0 und +1,5 Volt.
Beim destruktiven Auslesen einer binären Null und dem Wiedereinschreiben wird die Spannung auf der Leitung 32 auf ungefähr +3,8 Volt angehoben. Somit fliesst Strom durch den leitenden Transistor 1 51 und der Transistor 152 ist nichtleitend. Wenn der Transistor 152 nicht leitet, leitet auch der Transistor 154 nicht, da seine Emitter spannung ä
relativ zum Basis-Bezugspotential hoch liegt. Bei dieser Operation führt die Leitung 36 ungefähr +3,0 Volt und somit die Ausgangsleitung 36 ebenfalls. Wie aus Figur 2 zu ersehen ist, wird damit die Bedingung ■ erfüllt, dass beim Schreiben einer binären Null die gemeinsame Lese- und Datenleitung 28 auf ungefähr +3,0 Volt gehalten wird. .
In ähnlicher Weise wird das -Potential auf der Leitung 32 beim Schreiben
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oder Wiedereinschreiben einer binären Eins unter 3,8 Volt und das auf der Leitung 34 auf etwa 1,5 Volt oder weniger gesenkt. Die Transistoren 151 und 152 werden dadurch nichtleitend, so dasd der Transistor 154 leitet. Jetzt flies st jedoch auch Strom über einen Lastwider- :-stand 159, der an den Kollektor des Transistors 154 dadurch angeschaltet ist, dass die Leitung 34 auf einem niedrigeren Potential steht. Der Spannungsabfall über dem Widerstand 159 schaltet den Transistor 154 in den leitenden Zustand, so dass dieser einen Ausgangsimpuls
von ungefähr +2, 3 Volt auf der Ausgangsleitung 36 erzeugt. Der Transistor 154 wirkt als Begrenzerschaltung und stellt dadurch sicher, dass die Spannung auf der Ausgabeleitung 36 nicht wesentlich unter +2,3,VoIt abfällt. Somit erfüllt die Regenerierschaltung 30 die Spannungsbedingung, dass die gemeinsame Lese- und Datenleitung 28 beim Schreiben einer binären Eins auf ungefähr +2,3 Volt steht, wie es oben im Zusammenhang mit Figur 2a beschrieben wurde. Dementsprechend dient die Regenerierschaltung in Verbindung mit dem X-Decodierer und dem Y-Decodierer 12 sowohl zur Regenerierung von Information in eine Speicherzelle nach dem nicht-zerstörungsfreien Lesen als auch bei der Ansteuerung zu Beginn des Schreibzyklus. Die Regenerierschaltung kann weiterhin beim Schreiben einer binären Null auch so gesteuert werden, dass sie sich selbst zurückstellt, d.h. dass sie die
Lese- und Datenleitung nach einer Leseoperation auf +3,0 Volt setzt. Die Regenerier schaltung 30 wird zur Ansteuerung von Speicherzellen natürlich in Verbindung mit entsprechenden Steuersignalen vom X-Decodierer 10 auf den Leitungen 24 und 26 betrieben.
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Claims (1)

  1. PATENTANSPRÜCHE
    Γΐ J Monolithischer Speicher mit bipolaren Transistoren, insbesondere mit Speicherzellen aus zwei bipolaren Transistoren, dadurch gekennzeichnet, daß ein erstes Halbleiterbauelement mit mindestens einem PN-Übergang an eine Schreibansteuerleitung angeschlossen ist, und daß ein zweites Halbleiterbauelement als NPN-Transistor ausgeführt ist und als Ausgangstransistor dient, an dessen Emitter eine Ansteuerleitung für die Abfrage angeschlossen ist und dessen Kollektor mit der Leseleitung verbunden ist.
    2c. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die zwei Halbleiterbauelemente über die Schreibansteuerleitung (24) und die Ansteuerleitung (26) am Emitter des Ausgangstransistors (54) mit Impulsen gespeist werden.
    3. Speicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß das erste Halbleiterbauelement ein PNP-Translstor (50) ist, an dessen Emitter die Schreibleitung (24) angeschlossen ist, dessen Kollektor mit der Basis des NPN-Ausgangstransistors (54) verbunden ist, und an dessen Basis sowohl der Kollektor des NPN-Ausgangstransistors (54) als auch die gemeinsame Lese- und Datenleitung (28) angeschlossen sind.
    4. Speicher nach den Ansprüchen 1 bis 3, dadurch gekenn-
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    zeichnet, daß das erste Halbleiterbauelement ein NPN-Transistor 1st, an dessen Basis die Schreibleitung angeschlossen ist.
    5. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die Datenleitung an den Kollektor des NPN-Eingangstransistors (70, 90, 102) angeschlossen ist, dessen Emitter mit der Basis des NPN-Ausgangstransistors verbunden ist.
    6. Speicher nach den Ansprüchen 4 und.5, dadurch gekennzeichnet, daß die Datenleitung an den Emitter des NPN-Eingangstransistors (80) angeschlossen ist, dessen Kollektor mit der Basis des NPN-Ausgangstransistors verbunden ist.
    7. Speicher nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß das erste Halbleiterbauelement eine Diode (110)
    ist, an deren Anode die Schreibleitung angeschlossen ist " und deren Kathode mit der Basis des NPN-Ausgangstransistors verbunden ist.
    8. Speicher nach den Ansprüchen 1 bis 7, dadurch gekennzeichnet, daß die zur Ladungsspeicherung ausgenutzte parasitäre Kapazität zwischen Basis und Kollektor des NPN-Ausgangstransistors liegt.
    9. Speicher nach den Ansprüchen 1 bis 8, dadurch gekennzeichnet, daß die zur Ladungsspeicherung ausgenutzte parasitäre
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    Kapazität zwischen dem Emitter des Eingangstransistors
    und einem Bezugspotential, insbesondere Masse, liegt.
    10. Speicher nach den Ansprüchen 1 bis 9, dadurch gekennzeichnet, daß die zur Ladungsspeicherung ausgenutzte parasitäre Kapazität zwischen dem Kollektor des Eingangstransistors
    und einem Bezugspotential, insbesondere Masse, liegt.
    11. Speicher nach den Ansprüchen 1 bis 10, dadurch gekennzeichnet, daß die Leseleitung durch eine eindiffundierte Streifenleitung (132) gebildet ist.
    12. Speicher nach den Ansprüchen 1 bis 11, dadurch gekennzeichnet, daß die Datenleitung mit der Leseleitung zu einer
    gemeinsamen Ansteuerleitung kombiniert sind.
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    Leerseife
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