JPS61274512A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS61274512A JPS61274512A JP60117618A JP11761885A JPS61274512A JP S61274512 A JPS61274512 A JP S61274512A JP 60117618 A JP60117618 A JP 60117618A JP 11761885 A JP11761885 A JP 11761885A JP S61274512 A JPS61274512 A JP S61274512A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、０Ｍ０３回路等における出力バッファ回路に
関するものである。
関するものである。
（従来の技術）
従来、このような分野の技術としては、特開昭５８−１
９３８２７号公報に記載されるものがあった。以下、そ
の構成を図を用いて説明する。
９３８２７号公報に記載されるものがあった。以下、そ
の構成を図を用いて説明する。
第２図は、従来の出力バッファ回路の一構成例を示す回
路図である。
路図である。
この出力バッファ回路は、入力信号ＶＩが与えられる入
力端子１、出力信号ｖＯが取出される出力端子２、正の
電源電圧ＶＤＤが印加される電源端子３、及び負の電源
電圧ｖＳＳが印加される電源端子４を有している。電源
端子３，４間には、ＮＰＮ型トランジスタ５とＮ型ＭＯ
Ｓ トランジスタロが直列に接続され、両トランジスタ
５，６間に出力端子２が接続されている。トランジスタ
５のゲートは、 ０８０８回路で構成されるインバータ
７を介して入力端子ｌに接続され、さらにＭＯＳ トラ
ンジスタロのゲートは直接入力端子ｌに接続されている
。
力端子１、出力信号ｖＯが取出される出力端子２、正の
電源電圧ＶＤＤが印加される電源端子３、及び負の電源
電圧ｖＳＳが印加される電源端子４を有している。電源
端子３，４間には、ＮＰＮ型トランジスタ５とＮ型ＭＯ
Ｓ トランジスタロが直列に接続され、両トランジスタ
５，６間に出力端子２が接続されている。トランジスタ
５のゲートは、 ０８０８回路で構成されるインバータ
７を介して入力端子ｌに接続され、さらにＭＯＳ トラ
ンジスタロのゲートは直接入力端子ｌに接続されている
。
なお、第２図において、出力端子２に容量負荷を接続し
たとき、トランジスタ５のコレクタ・エミッタ間を通し
て出力端子２側へ供給される電流をＩＩ、出力端子２側
からＭＯＳ トランジスタロのドレイン・ソース間を通
して電源端子４側へ放電される電流を■２とする。
たとき、トランジスタ５のコレクタ・エミッタ間を通し
て出力端子２側へ供給される電流をＩＩ、出力端子２側
からＭＯＳ トランジスタロのドレイン・ソース間を通
して電源端子４側へ放電される電流を■２とする。
第３図（１）、（２）は第２図の動作説明図で、同図（
１）は入力信号ＶＩの波形を、同図（２）は出力信号ｖ
Ｏの波形をそれぞれ示している。
１）は入力信号ＶＩの波形を、同図（２）は出力信号ｖ
Ｏの波形をそれぞれ示している。
入力信号Ｖｌとして、負電源電圧ｖＳＳレベルから正電
源電圧ＶＤＤレベルへと変化する実線の入力信号ＶＩＩ
が、入力信号端子１に与えられる場合、入力信号ＶＩＩ
のｖＳＳレベルでトランジスタ５がオン、及びＭＯＳト
ランジスタ６がオフ、入力信号ＶＩＩのＶＤＤレベルで
トランジスタ５がオン、及びＭＯＳ トランジスタロが
オン状態となる。そのため、出力信号ｖＯは、実線の出
力信号ＶＯＩ波形で示されるように、（ＶＤＤ−Ｖｃｅ
）レベルからＶＳＳレベルへと変化する曲線となる。こ
こで、Ｖｃｅはトランジスタ５のコレクタ・エミッタ間
電圧である。
源電圧ＶＤＤレベルへと変化する実線の入力信号ＶＩＩ
が、入力信号端子１に与えられる場合、入力信号ＶＩＩ
のｖＳＳレベルでトランジスタ５がオン、及びＭＯＳト
ランジスタ６がオフ、入力信号ＶＩＩのＶＤＤレベルで
トランジスタ５がオン、及びＭＯＳ トランジスタロが
オン状態となる。そのため、出力信号ｖＯは、実線の出
力信号ＶＯＩ波形で示されるように、（ＶＤＤ−Ｖｃｅ
）レベルからＶＳＳレベルへと変化する曲線となる。こ
こで、Ｖｃｅはトランジスタ５のコレクタ・エミッタ間
電圧である。
また、人力信号ＶＩとして、正電源電源ＶＤＤレベルか
ら負電源電圧ｖＳＳレベルへと変化する破線の入力信号
ＶＴ２が、入力端子１に与えられる場合、出力信号ｖＯ
は破線の出力信号ＶＤ２波形で示されるように、 ＶＳ
Ｓレベルから（ＶＤＤ−ＶＳＳ）レベルへと変化する曲
線となる。
ら負電源電圧ｖＳＳレベルへと変化する破線の入力信号
ＶＴ２が、入力端子１に与えられる場合、出力信号ｖＯ
は破線の出力信号ＶＤ２波形で示されるように、 ＶＳ
Ｓレベルから（ＶＤＤ−ＶＳＳ）レベルへと変化する曲
線となる。
この種の回路では、負荷容量への充電のために、相互コ
ンダクタンスが大きく、大電流を高速に流し込めるバイ
ポーラトランジスタ５を使用し、一方、負荷容量からの
放電のために、相互コンダクタンスが小さく、電流通過
速度は遅いが消費電力の小さなＭＯＳ トランジスタロ
を使用しているので、ドライブ能力が高いという利点が
ある。
ンダクタンスが大きく、大電流を高速に流し込めるバイ
ポーラトランジスタ５を使用し、一方、負荷容量からの
放電のために、相互コンダクタンスが小さく、電流通過
速度は遅いが消費電力の小さなＭＯＳ トランジスタロ
を使用しているので、ドライブ能力が高いという利点が
ある。
（発明が解決しようとする問題点）
しかしながら、上記構成の回路では、一方の出力信号Ｖ
ＯＩは電源電圧ＶＳＳレベルまで達するが、他方の出力
信号ＶＯ２はトランジスタ５の特性により、負荷容量の
リークが完全に零でない限り、コレクタ・エミッタ間電
圧Ｖｃｅが発生して（ＶＩＩＤ−Ｖｃｅ）レベルまでし
か達しない。そのため、出力端子２に次段の０Ｍ０３回
路を接続した場合、次段入力端子への中間電位印加の影
響による電源電流（１００）の増加や、ラッチアップの
発生等といった次段ＣＭＯＳ回路への悪影響が生じるば
かりか、一般的なＣＭＯＳ出力の形体となっていないと
いう問題点があった６ 本発明は前記従来技術が持っていた問題点として、負荷
容量のリークによる出力信号ＶＯ２のレベル（＝ＶＤＤ
−Ｖｃｅ） （７）不安定性と、次段ＣＭＯＳ回路等へ
の悪影響が生じる点について解決した出力バッファ回路
を提供するものである。
ＯＩは電源電圧ＶＳＳレベルまで達するが、他方の出力
信号ＶＯ２はトランジスタ５の特性により、負荷容量の
リークが完全に零でない限り、コレクタ・エミッタ間電
圧Ｖｃｅが発生して（ＶＩＩＤ−Ｖｃｅ）レベルまでし
か達しない。そのため、出力端子２に次段の０Ｍ０３回
路を接続した場合、次段入力端子への中間電位印加の影
響による電源電流（１００）の増加や、ラッチアップの
発生等といった次段ＣＭＯＳ回路への悪影響が生じるば
かりか、一般的なＣＭＯＳ出力の形体となっていないと
いう問題点があった６ 本発明は前記従来技術が持っていた問題点として、負荷
容量のリークによる出力信号ＶＯ２のレベル（＝ＶＤＤ
−Ｖｃｅ） （７）不安定性と、次段ＣＭＯＳ回路等へ
の悪影響が生じる点について解決した出力バッファ回路
を提供するものである。
（問題を解決するための手段）
本発明は、前記問題点を解決するために、電源に直列接
続された第１と第２のトランジスタを有し、そのトラン
ジスタの少なくとも一方がバイポーラトランジスタで構
成され、かつ入力信号およびその反転信号に基づき前記
第１と第２のトランジスタの一方がオン、他方がオフ動
作して該第１と第２のトランジスタの接続点から出力信
号が取出される出力バッファ回路において、前記バイポ
ーラトランジスタと並列にＭＯＳ トランジスタを接続
し、しかもこのＭＯＳ トランジスタを前記入力信号に
基づき前記バイポーラトランジスタのオン、オフ動作と
同期してオン、オフ動作させるようにしたものである。
続された第１と第２のトランジスタを有し、そのトラン
ジスタの少なくとも一方がバイポーラトランジスタで構
成され、かつ入力信号およびその反転信号に基づき前記
第１と第２のトランジスタの一方がオン、他方がオフ動
作して該第１と第２のトランジスタの接続点から出力信
号が取出される出力バッファ回路において、前記バイポ
ーラトランジスタと並列にＭＯＳ トランジスタを接続
し、しかもこのＭＯＳ トランジスタを前記入力信号に
基づき前記バイポーラトランジスタのオン、オフ動作と
同期してオン、オフ動作させるようにしたものである。
（作 用）
本発明によれば、以上のように出力バッファ回路を構成
したので、 ＭＯＳ トランジスタはバイポーラトラン
ジスタのオン、オフ動作と同期してオン、オフ動作する
並列接続のスイッチのように働き、これによってバイポ
ーラトランジスタに生じるコレクタ会エミッタ間電圧の
影響を除去し得るのである。したがって、前記問題点を
除去できるのである。
したので、 ＭＯＳ トランジスタはバイポーラトラン
ジスタのオン、オフ動作と同期してオン、オフ動作する
並列接続のスイッチのように働き、これによってバイポ
ーラトランジスタに生じるコレクタ会エミッタ間電圧の
影響を除去し得るのである。したがって、前記問題点を
除去できるのである。
（実施例）
第１図は本発明の第１の実施例を示す出力バッファ回路
の回路図である。
の回路図である。
出力バッファ回路は、入力信号ＶＩが与えられる入力端
子１１．出力信号ｖＯを出力する出力端子１２、正の電
源電源ＶＤＤが印加される電源端子１３、及び負の電源
電圧ＶＳＳが印加される電源端子１４を具えている。電
源端子１３にはＮＰＮ型トランジスタ１５のコレクタ側
が接続され、このトランジスタ１５のエミッタ側に、出
力端子１２とＮ型ＭＯＳ ｈランジメタ１６のドレイン
側とがそれぞれ接続されている。
子１１．出力信号ｖＯを出力する出力端子１２、正の電
源電源ＶＤＤが印加される電源端子１３、及び負の電源
電圧ＶＳＳが印加される電源端子１４を具えている。電
源端子１３にはＮＰＮ型トランジスタ１５のコレクタ側
が接続され、このトランジスタ１５のエミッタ側に、出
力端子１２とＮ型ＭＯＳ ｈランジメタ１６のドレイン
側とがそれぞれ接続されている。
ＭＯＳ トランジスタ１６のソース側は電源端子１４に
接続されている。
接続されている。
入力端子１１は、 ＭＯＳ トランジスタ１Ｂのゲート
へ接続されと共に、ＣＭＯＳ回路で構成されるインバー
タＩ７を介してトランジスタ１５のゲートへ接続されて
いる。
へ接続されと共に、ＣＭＯＳ回路で構成されるインバー
タＩ７を介してトランジスタ１５のゲートへ接続されて
いる。
また、入力端子１１はＰ型ＭＯＳ）ランジメタ１８ノゲ
ートへ接続され、このＭＯＳトランジスタエ８のソース
側はトランジスタ１５のコレクタ側へ、そのドレイン側
はトランジスタ１５のエミッタ側へそれぞれ接続されて
いる。このＭＯＳ トランジスタ１８をトランジスタ１
５に並列接続したことが、本実施例の特徴である。
ートへ接続され、このＭＯＳトランジスタエ８のソース
側はトランジスタ１５のコレクタ側へ、そのドレイン側
はトランジスタ１５のエミッタ側へそれぞれ接続されて
いる。このＭＯＳ トランジスタ１８をトランジスタ１
５に並列接続したことが、本実施例の特徴である。
なお、第１図において、出力端子１２に容量負荷を接続
した場合、トランジスタ１５を通して出力端子１２側へ
流れる充電電流を１１−１、 ＭＯＳ トランジスタ１
８を通して出力端子１２側へ流れる充Ｔｒ！、電流を■
ト２．さらに、 ＭＯＳトランジスタ１６を通して出力
端子１２から電源端子１４側へ流れる放電電流を■２と
する。
した場合、トランジスタ１５を通して出力端子１２側へ
流れる充電電流を１１−１、 ＭＯＳ トランジスタ１
８を通して出力端子１２側へ流れる充Ｔｒ！、電流を■
ト２．さらに、 ＭＯＳトランジスタ１６を通して出力
端子１２から電源端子１４側へ流れる放電電流を■２と
する。
第４図（１）、（２）は第１図の動作説明図で、同図（
１）は入力信号ＶＩの波形を、同図（２）は出力信号ｖ
Ｏの波形をそれぞれ示している。なお、第４図において
、実線のＶＩＩは入力信号ｖＩが電源電圧ｖＳＳレベル
から電源電圧ＶＤＤレベルへ変化する信号波形、破線の
ＶＩ２は入力信号ｖ■が電源電圧ＶＤＤレベルから電源
電圧ｖＳＳレベルへ変化する信号波形、実線のＶＯＩ−
１は入力信号Ｖｌｌに対する出力信号波形、破線のＶＯ
２−１は入力信号ＶＩ２に対する出力信号波形、および
Ｖｃｅはトランジスタ１５のコレクタ・エミッタ間電圧
である。
１）は入力信号ＶＩの波形を、同図（２）は出力信号ｖ
Ｏの波形をそれぞれ示している。なお、第４図において
、実線のＶＩＩは入力信号ｖＩが電源電圧ｖＳＳレベル
から電源電圧ＶＤＤレベルへ変化する信号波形、破線の
ＶＩ２は入力信号ｖ■が電源電圧ＶＤＤレベルから電源
電圧ｖＳＳレベルへ変化する信号波形、実線のＶＯＩ−
１は入力信号Ｖｌｌに対する出力信号波形、破線のＶＯ
２−１は入力信号ＶＩ２に対する出力信号波形、および
Ｖｃｅはトランジスタ１５のコレクタ・エミッタ間電圧
である。
まず、入力信号ＶＩＩが入力端子１１に与えられる場合
について説明する。入力信号ＶＩＩが電源電圧ｖＳＳレ
ベルのときは、インバータ１７の出力が電源電圧ＶＤＤ
レベルとなってトランジスタ１５がオンすると共に、
ＭＯＳトランジスタ１８がオンし、さらにＭＯＳ ト
ランジスタ１６がオフする。すると、トランジスタ１５
に電流１１−１が、 ＭＯＳ トランジスタ１８に電流
１ｔ−２がそれぞれ流れ、電流（１１−１＋ ｌｌ−２
＞が出力端子１２から負荷容量へ供給される。この際、
ＭＯＳ トランジスタ１８に流れる電流■１−２によ
り、出力電圧ＶＯＩ−１が電源電圧ＶＤＤレベルとなる
。
について説明する。入力信号ＶＩＩが電源電圧ｖＳＳレ
ベルのときは、インバータ１７の出力が電源電圧ＶＤＤ
レベルとなってトランジスタ１５がオンすると共に、
ＭＯＳトランジスタ１８がオンし、さらにＭＯＳ ト
ランジスタ１６がオフする。すると、トランジスタ１５
に電流１１−１が、 ＭＯＳ トランジスタ１８に電流
１ｔ−２がそれぞれ流れ、電流（１１−１＋ ｌｌ−２
＞が出力端子１２から負荷容量へ供給される。この際、
ＭＯＳ トランジスタ１８に流れる電流■１−２によ
り、出力電圧ＶＯＩ−１が電源電圧ＶＤＤレベルとなる
。
その後、入力信号ＶＩＩが立上って電源電圧ＶＤＤレベ
ルとなると、トランジスタ１５とＭＯＳ トランジスタ
１８がオフ、 ＭＯＳ トランジスタ１６がオンとなっ
て、出力信号ＶＯＩ−１が電源電圧ＶＳＳレベルへ引下
げられる。そのため、負荷容量の蓄積電荷により、電流
Ｉ２が出力端子１２及びＭＯＳ トランジスタ１６を通
って電源端子１４側へ流れる。
ルとなると、トランジスタ１５とＭＯＳ トランジスタ
１８がオフ、 ＭＯＳ トランジスタ１６がオンとなっ
て、出力信号ＶＯＩ−１が電源電圧ＶＳＳレベルへ引下
げられる。そのため、負荷容量の蓄積電荷により、電流
Ｉ２が出力端子１２及びＭＯＳ トランジスタ１６を通
って電源端子１４側へ流れる。
次に入力信号ＶＩ２が入力端子１１に与えられる場合に
ついて説明する。入力信号ＶＩ２が電源電圧ＶＤＤレベ
ルのときは、トランジスタ１５とＭＯＳ トランジスタ
１８がオフ、 ＭＯＳ トランジスタ１６がオンのため
、出力信号ＶＯ２−１が電源電圧ＶＳＳレベルとなる。
ついて説明する。入力信号ＶＩ２が電源電圧ＶＤＤレベ
ルのときは、トランジスタ１５とＭＯＳ トランジスタ
１８がオフ、 ＭＯＳ トランジスタ１６がオンのため
、出力信号ＶＯ２−１が電源電圧ＶＳＳレベルとなる。
次いで、入力信号ＶＩ２が電源電圧ｖＳＳレベルに立下
ると、前記トランジスタ１５．１８．１８のオン。
ると、前記トランジスタ１５．１８．１８のオン。
オフ状態が逆になり、出力信号ＶＯ２−１が電源電圧Ｖ
ＤＤレベルへ引上げられる。
ＤＤレベルへ引上げられる。
而して本実施例では、ＭＯＳトランジスタ１８を設けた
ので、トランジスタ１５のオン状態時における出力信号
ｖＯを従来の（ＶＤＤ−Ｖｃｅ）レベルよりも高いＶＤ
［］レベルへ引上げることができ、次段の回路へ悪影響
を及ぼすことなく、ＣＭＯＳ出力レベルとして使用でき
る。さらに、 ＮＯＳトランジスタＩ８は単に出力信号
ｖＯレベルを引上げるためのものであるから、大電流用
のものを用いる必要がなく、従って出力バッファ回路を
集積化した場合にチップ面積を増大しなくともよい。ま
た、トランジスタ１５を具えているため、出力信号ＶＯ
２−１が高速に引上げられると共に、負荷への大電流供
給が可能となる。
ので、トランジスタ１５のオン状態時における出力信号
ｖＯを従来の（ＶＤＤ−Ｖｃｅ）レベルよりも高いＶＤ
［］レベルへ引上げることができ、次段の回路へ悪影響
を及ぼすことなく、ＣＭＯＳ出力レベルとして使用でき
る。さらに、 ＮＯＳトランジスタＩ８は単に出力信号
ｖＯレベルを引上げるためのものであるから、大電流用
のものを用いる必要がなく、従って出力バッファ回路を
集積化した場合にチップ面積を増大しなくともよい。ま
た、トランジスタ１５を具えているため、出力信号ＶＯ
２−１が高速に引上げられると共に、負荷への大電流供
給が可能となる。
第５図は本発明の第２の実施例を示す出力バッファ回路
の回路図である。なお、第１図中の要素と同一の要素に
は同一の符号が付されている。
の回路図である。なお、第１図中の要素と同一の要素に
は同一の符号が付されている。
この回路が第１図のものと異なる点は、Ｎ型ＭＯＳトラ
ンジスタ１６と並列にＰＮＰ型トランジスタ１９を接続
したことである。すなわち、 ＰＮＰ型トランジスタ１
８は、そのエミッタ側がＭＱＳ トランジスタのドレイ
ン側に、そのコレクタ側がＭＯＳ トランジスタ１Ｂの
ソース側に、そのゲート側がインバータ１７の出力側に
それぞれ接続されている。
ンジスタ１６と並列にＰＮＰ型トランジスタ１９を接続
したことである。すなわち、 ＰＮＰ型トランジスタ１
８は、そのエミッタ側がＭＱＳ トランジスタのドレイ
ン側に、そのコレクタ側がＭＯＳ トランジスタ１Ｂの
ソース側に、そのゲート側がインバータ１７の出力側に
それぞれ接続されている。
この回路では、入力信号ＶＩに基づき、ＭＯＳ トラン
ジスタ１６のオン、オフ動作と同期してトランジスタ１
９がオン、オフ動作を行なう。そのため、第４図（２）
の出力信号ＶＯＩ−１波形において、その引下げレベル
は、Ｎ型ＭＯＳ トランジスタ１６がない場合、トラン
ジスタ１８のエミッタ・コレクタ間電圧Ｖｅｃだけ浮く
状態になるが、Ｎ型ＭＯＳ トランジスタ１６が設けら
れているので、それがオン状態になることにより、電源
電圧ＶＳＳレベルまで引下げられる。特に、この回路の
利点は、トランジスタ１９を具えているため、出力信号
ＶＯＩ−１が高速に引下げられると共に、容量負荷から
の放電電流の吸収を大きくできる点である。その他は、
上記第１の実施例と同様の利点を有する。
ジスタ１６のオン、オフ動作と同期してトランジスタ１
９がオン、オフ動作を行なう。そのため、第４図（２）
の出力信号ＶＯＩ−１波形において、その引下げレベル
は、Ｎ型ＭＯＳ トランジスタ１６がない場合、トラン
ジスタ１８のエミッタ・コレクタ間電圧Ｖｅｃだけ浮く
状態になるが、Ｎ型ＭＯＳ トランジスタ１６が設けら
れているので、それがオン状態になることにより、電源
電圧ＶＳＳレベルまで引下げられる。特に、この回路の
利点は、トランジスタ１９を具えているため、出力信号
ＶＯＩ−１が高速に引下げられると共に、容量負荷から
の放電電流の吸収を大きくできる点である。その他は、
上記第１の実施例と同様の利点を有する。
（発明の効果）
以上詳細に説明したように、本発明によれば。
バイポーラトランジスタと並列に、それと同期してオン
、オフ動作を行なうＭＯＳ トランジスタを接続したの
で、オン時におけるバイポーラトランジスタのエミッタ
・コレクタ間電圧による出力電圧のレベル低下を抑制し
て一般的なＣＭＯ９出力波形を得ることができることと
、次段回路への悪影響の除去という効果が期待できる。
、オフ動作を行なうＭＯＳ トランジスタを接続したの
で、オン時におけるバイポーラトランジスタのエミッタ
・コレクタ間電圧による出力電圧のレベル低下を抑制し
て一般的なＣＭＯ９出力波形を得ることができることと
、次段回路への悪影響の除去という効果が期待できる。
第１図は本発明の第１の実施例を示す出力バッファ回路
の回路図、第２図は従来の出力バッファ回路の回路図、
第３図（１）、（２）は第２図の入出力信号波形図、第
４図（１）、（２）は第１図の入出力信号波形図、第５
図は本発明の第２の実施例を示す出力バッファ回路の回
路図である。 １５・・・・・・ＮＰＮ型トランジスタ、１Ｂ・・・・
・・Ｎ型ＭＯＳトランジスタ、１７・・・・・・インバ
ータ、１８・・・・・・Ｐ型ＭＯＳ トランジスタ、１
９・・・・・・ＰＮＰ型トランジスタ、ＶＤＤ・・・・
・・電源電圧、ＶＩ・・・・・・入力信号、ｖＯ・・・
・・・出力信号、ｖＳＳ・・・・・・電源電圧。 出願人代理人 柿 本 恭 成本発明の出カ
バ・ソファ回路 第１図 従来の出力バッフアロ路 第２図 第２図の入出力信号波形図 ％１図の入出力信号波形図 第４図 本発明の他の出カバ□ｖＥｙ口路 嶌５図
の回路図、第２図は従来の出力バッファ回路の回路図、
第３図（１）、（２）は第２図の入出力信号波形図、第
４図（１）、（２）は第１図の入出力信号波形図、第５
図は本発明の第２の実施例を示す出力バッファ回路の回
路図である。 １５・・・・・・ＮＰＮ型トランジスタ、１Ｂ・・・・
・・Ｎ型ＭＯＳトランジスタ、１７・・・・・・インバ
ータ、１８・・・・・・Ｐ型ＭＯＳ トランジスタ、１
９・・・・・・ＰＮＰ型トランジスタ、ＶＤＤ・・・・
・・電源電圧、ＶＩ・・・・・・入力信号、ｖＯ・・・
・・・出力信号、ｖＳＳ・・・・・・電源電圧。 出願人代理人 柿 本 恭 成本発明の出カ
バ・ソファ回路 第１図 従来の出力バッフアロ路 第２図 第２図の入出力信号波形図 ％１図の入出力信号波形図 第４図 本発明の他の出カバ□ｖＥｙ口路 嶌５図
Claims (1)
- 【特許請求の範囲】 電源に直列接続された第１と第２のトランジスタを有し
、そのトランジスタの少なくとも一方がバイポーラトラ
ンジスタで構成され、かつ入力信号およびその反転信号
に基づき前記第１と第２のトランジスタの一方がオン動
作、他方がオフ動作して該第１と第２のトランジスタの
接続点から出力信号が取り出される出力バッファ回路に
おいて、 前記バイポーラトランジスタと並列にＭＯＳトランジス
タを接続し、このＭＯＳトランジスタを前記入力信号に
基づき前記バイポーラトランジスタのオン、オフ動作と
同期してオン、オフ動作させることを特徴とする出力バ
ッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117618A JPS61274512A (ja) | 1985-05-30 | 1985-05-30 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117618A JPS61274512A (ja) | 1985-05-30 | 1985-05-30 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61274512A true JPS61274512A (ja) | 1986-12-04 |
Family
ID=14716211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60117618A Pending JPS61274512A (ja) | 1985-05-30 | 1985-05-30 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274512A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174425A (ja) * | 1986-12-29 | 1988-07-18 | インテグレイティッド デバイス テクノロジー，インコーポレーテッド | 出力バッファ |
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-
1985
- 1985-05-30 JP JP60117618A patent/JPS61274512A/ja active Pending
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