JPS593791A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPS593791A JPS593791A JP57113109A JP11310982A JPS593791A JP S593791 A JPS593791 A JP S593791A JP 57113109 A JP57113109 A JP 57113109A JP 11310982 A JP11310982 A JP 11310982A JP S593791 A JPS593791 A JP S593791A
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- JP
- Japan
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- transistor
- collector
- emitter
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- word
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はバイポーラのランダムアクセスメモリ（ＲＡＭ
）にかかり、特にワード線の負荷と電圧降下を軽減する
ワードドライブトランジスタを含む半導体記憶回路に関
する。
）にかかり、特にワード線の負荷と電圧降下を軽減する
ワードドライブトランジスタを含む半導体記憶回路に関
する。
（２）技術の背景
最近の半導体技術の発展に伴い半導体記憶回路の高速化
も重要視されてきた。半導体記憶回路のうちグイナミソ
クＭＯ３或いはスタティックＭＯ３によるＲＡＭはます
ます大規模集積化される傾向にある。一方パ゛イボーラ
ＲＡＭはＭＯ３ＲＡＭよりも集積化しずらいが、その高
速性に特徴があり大型計算機の中央演算装置のワーキン
グレジスタ等のバッファメモリに応用されるので、ます
ますその高速性が重要視されている。
も重要視されてきた。半導体記憶回路のうちグイナミソ
クＭＯ３或いはスタティックＭＯ３によるＲＡＭはます
ます大規模集積化される傾向にある。一方パ゛イボーラ
ＲＡＭはＭＯ３ＲＡＭよりも集積化しずらいが、その高
速性に特徴があり大型計算機の中央演算装置のワーキン
グレジスタ等のバッファメモリに応用されるので、ます
ますその高速性が重要視されている。
（３）従来技術と問題点
上記バイポーラＲＡＭの一般的なセル構造は、第１図に
示す如きものである。すなわち、アドレスデコーダ（図
示せず）の出力にベース端子が接続され、エミッタ端子
がワード線Ｗ＋に接続されているエミッタフォロワー型
のワードドライブトランジスタ１と、前記ワード線Ｗ＋
にＳＢＤ （ショットキーバリアダイオード）２と負荷
抵抗ｒを介してコレクタ端子に接続さているマルチェミ
’７り型トランジスタＴＩ、Ｔ２が、図に示すように一
方のトランジスタのベースが他方のトランジスタのコレ
クタに接続され、トランジスタＴＩの上側エミッタ端子
がビットラインＢに接続されトランジスタＴ２の上側エ
ミッタ端子がピントラインＢに接続され、それぞれのト
ランジスタＴ ＋ 。
示す如きものである。すなわち、アドレスデコーダ（図
示せず）の出力にベース端子が接続され、エミッタ端子
がワード線Ｗ＋に接続されているエミッタフォロワー型
のワードドライブトランジスタ１と、前記ワード線Ｗ＋
にＳＢＤ （ショットキーバリアダイオード）２と負荷
抵抗ｒを介してコレクタ端子に接続さているマルチェミ
’７り型トランジスタＴＩ、Ｔ２が、図に示すように一
方のトランジスタのベースが他方のトランジスタのコレ
クタに接続され、トランジスタＴＩの上側エミッタ端子
がビットラインＢに接続されトランジスタＴ２の上側エ
ミッタ端子がピントラインＢに接続され、それぞれのト
ランジスタＴ ＋ 。
Ｔ２の下側エミッタ端子は共通的にワード線Ｗ−に接続
された構造になっている。
された構造になっている。
このような従来のバイポーラＲＡＭ構造において、アド
レスデコーダによってワードドライブトランジスタ１の
ベース端子がハイレベルに活性化されるとワード線Ｗ＋
が前記ベース端子よりもベースエミッタ間順方向電圧降
下（０，８Ｖ）だけ下がった電圧に活性化され、このＲ
ＡＭは読出し或いは書込みの動作を開始することになる
。このとき、ワードドライブトランジスタのコレクタか
らワード線Ｗ＋を通してそのワード線Ｗ＋に接続された
セルに電流が流れることになる。この場合、すべての電
流は前記ワードドライブトランジスタのみで供給するの
で非常にワードドライブトランジスタ負荷が大きくなり
、過渡応答が遅く従ってコレクタの読み書き動作が遅く
なるという欠点をもっていた。また、前記ワード線の電
圧降下も大きくなり、そのワード線に接続されたセル内
の電圧配分がその分だけ不均一になるという欠点をもっ
ていた。
レスデコーダによってワードドライブトランジスタ１の
ベース端子がハイレベルに活性化されるとワード線Ｗ＋
が前記ベース端子よりもベースエミッタ間順方向電圧降
下（０，８Ｖ）だけ下がった電圧に活性化され、このＲ
ＡＭは読出し或いは書込みの動作を開始することになる
。このとき、ワードドライブトランジスタのコレクタか
らワード線Ｗ＋を通してそのワード線Ｗ＋に接続された
セルに電流が流れることになる。この場合、すべての電
流は前記ワードドライブトランジスタのみで供給するの
で非常にワードドライブトランジスタ負荷が大きくなり
、過渡応答が遅く従ってコレクタの読み書き動作が遅く
なるという欠点をもっていた。また、前記ワード線の電
圧降下も大きくなり、そのワード線に接続されたセル内
の電圧配分がその分だけ不均一になるという欠点をもっ
ていた。
（４）発明の目的
本発明は前記従来の欠点に鑑みて、ＲＡＭを構成するマ
ルチエミッタトランジスタのコレクタ端子とグランド間
に新しい逆動作ＮＰＮ トランジスタを付加することに
よってバイポーラＲＡＭの読み書き動作において流れる
電流を前記トランジスタを介して流すことによって、ワ
ードドライブトランジスタの負荷を軽減し、さらに、ワ
ード線の電圧降下を抑えて高速動作できると共にノイズ
等の影響を低減でき、信頼性のあるバイポーラ半導体記
憶回路を提供するものである。
ルチエミッタトランジスタのコレクタ端子とグランド間
に新しい逆動作ＮＰＮ トランジスタを付加することに
よってバイポーラＲＡＭの読み書き動作において流れる
電流を前記トランジスタを介して流すことによって、ワ
ードドライブトランジスタの負荷を軽減し、さらに、ワ
ード線の電圧降下を抑えて高速動作できると共にノイズ
等の影響を低減でき、信頼性のあるバイポーラ半導体記
憶回路を提供するものである。
（５）発明の構成
本発明の特徴とするところは、ワード線に負荷を介して
コレクタ端子がそれぞれ接続され、一方のトランジスタ
のベースが他方のトランジスタのコレクタに接続され、
それぞれ一つのエミッタが一対ノヒツト線に接続されて
なる一対のマルチエミッタトランジスタと、それぞれコ
レクタが電源に接続され、ベースが前記ワード線に接続
され、エミッタが前記一対のマルチエミッタトランジス
タの各コレクタに接続される一対のＰＮＰ トランジス
タとを有するメモリセルを具備してなることを特徴とす
る半導体記憶回路にある。
コレクタ端子がそれぞれ接続され、一方のトランジスタ
のベースが他方のトランジスタのコレクタに接続され、
それぞれ一つのエミッタが一対ノヒツト線に接続されて
なる一対のマルチエミッタトランジスタと、それぞれコ
レクタが電源に接続され、ベースが前記ワード線に接続
され、エミッタが前記一対のマルチエミッタトランジス
タの各コレクタに接続される一対のＰＮＰ トランジス
タとを有するメモリセルを具備してなることを特徴とす
る半導体記憶回路にある。
（６）発明の実施例
以下に、本発明の一実施例を図面を参照して説明する。
第２図において、アドレスデコーダ（図示せず）の出力
にベース端子が接続され、エミッタ端子がワード線Ｗ＋
に接続されているエミッタフォロワー型のワードドライ
ブトランジスタ１と、負荷抵抗ｒを介してコレクタ端子
に接続さているマルチエミッタ型トランジスタＴ１．Ｔ
２が、図に示すように一方のトランジスタのベースが他
方のトランジスタのコレクタに接続され、トランジスタ
Ｔ１の上側エミッタ端子がビットラインＢに接続されト
ランジスタＴ２の上側エミッタ端子がビットラインＢに
接続され、それぞれのトランジスタＴＩ、Ｔ２の下側エ
ミッタ端子は共通的にワード線Ｗ−に接続された構造に
なっている。
にベース端子が接続され、エミッタ端子がワード線Ｗ＋
に接続されているエミッタフォロワー型のワードドライ
ブトランジスタ１と、負荷抵抗ｒを介してコレクタ端子
に接続さているマルチエミッタ型トランジスタＴ１．Ｔ
２が、図に示すように一方のトランジスタのベースが他
方のトランジスタのコレクタに接続され、トランジスタ
Ｔ１の上側エミッタ端子がビットラインＢに接続されト
ランジスタＴ２の上側エミッタ端子がビットラインＢに
接続され、それぞれのトランジスタＴＩ、Ｔ２の下側エ
ミッタ端子は共通的にワード線Ｗ−に接続された構造に
なっている。
以上の接続状態に加えて、本発明のＲＡＭの特徴は、そ
れぞれのベース端子が前記ワード線Ｗ＋に接続されそれ
ぞれのコレクタ端子は共通的にグランド端子に接続され
ているトランジスタＴ ３ 。
れぞれのベース端子が前記ワード線Ｗ＋に接続されそれ
ぞれのコレクタ端子は共通的にグランド端子に接続され
ているトランジスタＴ ３ 。
Ｔ４を含むことを特徴とし、前記トランジスタＴ３のエ
ミッタ端子がトランジスタＴ１のコレクタ端子に、そし
て、前記トランジスタＴａのエミッタ端子がトランジス
タＴ２のコレクタ端子に同−Ｎ層として接続されるよう
にトランジスタＴ ３ 。
ミッタ端子がトランジスタＴ１のコレクタ端子に、そし
て、前記トランジスタＴａのエミッタ端子がトランジス
タＴ２のコレクタ端子に同−Ｎ層として接続されるよう
にトランジスタＴ ３ 。
Ｔ４を逆動作ＮＰＮ トランジスタに構成する。
このような逆動作のＮＰＮ ）ランジスタＴ ３ 。
Ｔ４を設けることによって読み書き動作時にセルに流れ
込む電流をワードドライブトランジスタのコレクタのみ
からの電流だけでなくこの逆動作ＮＰＮ ）ランジスタ
のコレクタからも電流を流すようにして、結果としてワ
ードドライブトランジスタ１に流れる電流を小としてそ
の負荷を軽減する。
込む電流をワードドライブトランジスタのコレクタのみ
からの電流だけでなくこの逆動作ＮＰＮ ）ランジスタ
のコレクタからも電流を流すようにして、結果としてワ
ードドライブトランジスタ１に流れる電流を小としてそ
の負荷を軽減する。
第２図のバイポーラＲＡＭセルにおいて、保持状態にお
いてはワード線Ｗ＋は低レベルにあるので、マルチエミ
ッタトランジスタＴＩ、Ｔ２のベース端子はアドレスデ
コーダセンスアンプＳＡ内にあるレファレンストランジ
スタのベース端子電圧よりも低いので、マルチトランジ
スタＴ ＋ 。
いてはワード線Ｗ＋は低レベルにあるので、マルチエミ
ッタトランジスタＴＩ、Ｔ２のベース端子はアドレスデ
コーダセンスアンプＳＡ内にあるレファレンストランジ
スタのベース端子電圧よりも低いので、マルチトランジ
スタＴ ＋ 。
Ｔ２の上側エミッタ端子には電流が流れず、すなわち、
遮断状態にある。いま仮に、トランジスタＴ１がオン状
態でＴ２がオフ状態であるとき、保持電流は主にトラン
ジスタＴ３のコレクタからエミッタを介してトランジス
タＴ＋のコレクタ及び下側エミッタ端子を介してワード
線Ｗ−に流れる。
遮断状態にある。いま仮に、トランジスタＴ１がオン状
態でＴ２がオフ状態であるとき、保持電流は主にトラン
ジスタＴ３のコレクタからエミッタを介してトランジス
タＴ＋のコレクタ及び下側エミッタ端子を介してワード
線Ｗ−に流れる。
このとき、０点の電圧はワード線Ｗ＋の電圧よりもベー
ス、エミソク間順方向電圧降下（０，８Ｖ）だけ低いの
でトランジスタＴ２をオフ状態にし、従ってトランジス
タＴＩのベース端子はワード線Ｗ＋の電流に保ちオン状
態を維持する。このような双安定化する。
ス、エミソク間順方向電圧降下（０，８Ｖ）だけ低いの
でトランジスタＴ２をオフ状態にし、従ってトランジス
タＴＩのベース端子はワード線Ｗ＋の電流に保ちオン状
態を維持する。このような双安定化する。
一方、読出し時においては、アドレスデコーダＡＤによ
ってワード線Ｗ＋がハイレベルに持ち上げられるので相
対的にその持ち上げられた電圧の分だけマルチトランジ
スタのベース端子は持ち上げられる。このとき、アドレ
スデコーダセンスアンプ内にあるレファレンストランジ
スタのスレッショルドは高レベルにあるトランジスタＴ
１のベース電圧と低レベルあるトランジスタＴ２のベー
ス端子電圧の中間に接続されているのでトランジスタＴ
１の上側エミッタ端子がオン状態、トランジスタＴ２の
上側エミ、り端子がオフ状態となり読出し電流がビット
線Ｂに流れることによってセルの内容をアドレスデコー
ダセンスアンプＳＡに伝送することができる。すなわち
、トランジスタＴ１のベースが高レベルになるとアドレ
スデコーダセンスアンプＳＡ内のエミッタが前記トラン
ジスタＴ１の上側エミッタ端子と共通になっているトラ
ンジスタ（図示せず）はカットオフされそのコレクタか
ら高レベル、すなわちトランジスタＴ１のベース電圧の
高レベル（セルの内容）が読出される。このとき、ビッ
ト線Ｂに流れる読出し電流は本発明のトランジスタＴ３
のコレクターエミッタ間を介して主として供給されるこ
ととなる。
ってワード線Ｗ＋がハイレベルに持ち上げられるので相
対的にその持ち上げられた電圧の分だけマルチトランジ
スタのベース端子は持ち上げられる。このとき、アドレ
スデコーダセンスアンプ内にあるレファレンストランジ
スタのスレッショルドは高レベルにあるトランジスタＴ
１のベース電圧と低レベルあるトランジスタＴ２のベー
ス端子電圧の中間に接続されているのでトランジスタＴ
１の上側エミッタ端子がオン状態、トランジスタＴ２の
上側エミ、り端子がオフ状態となり読出し電流がビット
線Ｂに流れることによってセルの内容をアドレスデコー
ダセンスアンプＳＡに伝送することができる。すなわち
、トランジスタＴ１のベースが高レベルになるとアドレ
スデコーダセンスアンプＳＡ内のエミッタが前記トラン
ジスタＴ１の上側エミッタ端子と共通になっているトラ
ンジスタ（図示せず）はカットオフされそのコレクタか
ら高レベル、すなわちトランジスタＴ１のベース電圧の
高レベル（セルの内容）が読出される。このとき、ビッ
ト線Ｂに流れる読出し電流は本発明のトランジスタＴ３
のコレクターエミッタ間を介して主として供給されるこ
ととなる。
また、書込み動作においては、読出し動作と同様にアド
レスデコーダＡＤによってワード線Ｗ＋が高レベルに持
ち上げられ、同様にトランジスタＴＩ、Ｔ２のベース端
子もその分だけ持ち上げられるが、書込み動作において
は、アドレスデコーダセンスアンプＳＡ内にあるレファ
レンストランジスタの各ベース端子電圧が各読出しモー
ドとは異なるように設定されている。いま、書込みデー
タはアドレスデコーダセンスアンプの方から供給される
がその書込みデータがセル内容（トランジスタＴ２のコ
レクタの高レベル）と一致する場合には、読出しモード
とほとんど変らずセル内容も変化しない。ところが、書
込みデータがセル内容、すなわちトランジスタＴ２のコ
レクタの高レベルとは異なる低レベルを供給したとき、
レファレンストランジスタのスレッショルドを参照電圧
を適切に設定することによって、オフであったトランジ
スタＴ２を強制的にオン状態にさせて瞬間的に書込み電
流をトランジスタＴ２の上側エミッタ端子を介して流す
ことによってトランジスタＴ １゜Ｔ２の前記オン、オ
フの状態を逆転させてオフ。
レスデコーダＡＤによってワード線Ｗ＋が高レベルに持
ち上げられ、同様にトランジスタＴＩ、Ｔ２のベース端
子もその分だけ持ち上げられるが、書込み動作において
は、アドレスデコーダセンスアンプＳＡ内にあるレファ
レンストランジスタの各ベース端子電圧が各読出しモー
ドとは異なるように設定されている。いま、書込みデー
タはアドレスデコーダセンスアンプの方から供給される
がその書込みデータがセル内容（トランジスタＴ２のコ
レクタの高レベル）と一致する場合には、読出しモード
とほとんど変らずセル内容も変化しない。ところが、書
込みデータがセル内容、すなわちトランジスタＴ２のコ
レクタの高レベルとは異なる低レベルを供給したとき、
レファレンストランジスタのスレッショルドを参照電圧
を適切に設定することによって、オフであったトランジ
スタＴ２を強制的にオン状態にさせて瞬間的に書込み電
流をトランジスタＴ２の上側エミッタ端子を介して流す
ことによってトランジスタＴ １゜Ｔ２の前記オン、オ
フの状態を逆転させてオフ。
オンにする。このときにビット綿Ｂに流す書込み電流は
やはりトランジスタＴ６のコレクタからエミッタを介し
て流されることになる。
やはりトランジスタＴ６のコレクタからエミッタを介し
て流されることになる。
以上説明したように、セルの保持状態及び読み書き状態
におけるセルへ流れ込む電流はトランジスタＴ３．Ｔ４
を介して流されるので、結果としてワードドライブトラ
ンジスタ１のコレクターエミッタ間に流れる電流が小さ
くなりそのトランジスタの負荷が軽減されると同時にワ
ード線Ｗ１に流れる電流も少なくワード線の電圧降下を
小さくすることができる。従って、ワード線の応答を速
（することができノイズ等による影響も少なくでき、信
頼性の高いＲＡＭを構成することができる。
におけるセルへ流れ込む電流はトランジスタＴ３．Ｔ４
を介して流されるので、結果としてワードドライブトラ
ンジスタ１のコレクターエミッタ間に流れる電流が小さ
くなりそのトランジスタの負荷が軽減されると同時にワ
ード線Ｗ１に流れる電流も少なくワード線の電圧降下を
小さくすることができる。従って、ワード線の応答を速
（することができノイズ等による影響も少なくでき、信
頼性の高いＲＡＭを構成することができる。
次に、第３図（ａｌ、 （ｂｌには本発明の第２図に示
した回路を半導体基板上に構成する場合の平面パターン
を示し、それぞれ第２図において左側部分と右側部分に
対応する。第３図の上側が本発明の逆動作ＮＰＮ トラ
ンジスタＴ３の近傍で下側がマルチエミッタトランジス
タＴＩの部分に対応し、第２図に示す端子ａ −ｆは第
３図のパターン図のａ〜ｆにそれぞれ対応する。すなわ
ち、ｅとｆはマルチエミッタトランジスタＴ＋のマルチ
ェミックであり、ｄは同じ（ベースコンタクトである。
した回路を半導体基板上に構成する場合の平面パターン
を示し、それぞれ第２図において左側部分と右側部分に
対応する。第３図の上側が本発明の逆動作ＮＰＮ トラ
ンジスタＴ３の近傍で下側がマルチエミッタトランジス
タＴＩの部分に対応し、第２図に示す端子ａ −ｆは第
３図のパターン図のａ〜ｆにそれぞれ対応する。すなわ
ち、ｅとｆはマルチエミッタトランジスタＴ＋のマルチ
ェミックであり、ｄは同じ（ベースコンタクトである。
Ｃは下層部のコレクタ層に接続されたコレクタコンタク
トである。前記下層部のコレクタ層は、逆動作トランジ
スタＴ３のエミッタも兼ねている。従って逆動作トラン
ジスタＴ３のコレクタは半導体基板の上層部にあり、ｂ
はそのコレクタコンタクトである。コレクタコンタクト
ｂと下層部のエミッタとの間にベース層ａ′が形成され
ａはベースコンタクトである。
トである。前記下層部のコレクタ層は、逆動作トランジ
スタＴ３のエミッタも兼ねている。従って逆動作トラン
ジスタＴ３のコレクタは半導体基板の上層部にあり、ｂ
はそのコレクタコンタクトである。コレクタコンタクト
ｂと下層部のエミッタとの間にベース層ａ′が形成され
ａはベースコンタクトである。
フリップフロップ形メモリセルの負荷として逆動作のＮ
ＰＮ トランジスタを使用し、そのコレクタを接地（Ｍ
ｏｓｔ Ｐｏ５ｉｔｉｖｅ ）に接続することによって
、ワードドライブトランジスタの負荷を軽減しワード線
の応答を速くする。
ＰＮ トランジスタを使用し、そのコレクタを接地（Ｍ
ｏｓｔ Ｐｏ５ｉｔｉｖｅ ）に接続することによって
、ワードドライブトランジスタの負荷を軽減しワード線
の応答を速くする。
また、ワード線を流れる電流を少なくできるので、ワー
ド線の電位ドロップを小さくすることによってノイズ等
の影響を減少でき均一な特性を得る。
ド線の電位ドロップを小さくすることによってノイズ等
の影響を減少でき均一な特性を得る。
第１図は従来の半導体記憶回路の回路図、第２図は本発
明にかかる半導体記憶回路の一実施例の回路図、第３図
（ａｌ 、 （ｂｌは第２図に示した回路の半導体装置
におけるパターン図である。 Ｔ１．Ｔ２．Ｔ３．Ｔａ・・・トランジスタ、ｒ・・・
抵抗、 ＡＤ・・・アドレスデーク、ＳＡ・・・アドレ
スデコーダ・センスアンプ。 第２図 第１図 Ｂ Ｂ
明にかかる半導体記憶回路の一実施例の回路図、第３図
（ａｌ 、 （ｂｌは第２図に示した回路の半導体装置
におけるパターン図である。 Ｔ１．Ｔ２．Ｔ３．Ｔａ・・・トランジスタ、ｒ・・・
抵抗、 ＡＤ・・・アドレスデーク、ＳＡ・・・アドレ
スデコーダ・センスアンプ。 第２図 第１図 Ｂ Ｂ
Claims (2)
- （１）ワード線に負荷を介してコレクタ端子がそれぞれ
接続され、一方のトランジスタのベースが他方のトラン
ジスタのコレクタに接続され、それぞれ一つのエミッタ
が一対のビット線に接続されてなる一対のマルチエミッ
タトランジスタと、それぞれコレクタが電源に接続され
、ベースが前記ワード線に接続され、エミッタが前記一
対のマルチエミッタトランジスタの各コレクタに接続さ
れる一対のＰＮＰ ｌ−ランジスタとを有するメモリセ
ルを具備してなることを特徴とする半導体記憶回路。 - （２）前記一対のＰＮＰ トランジスタは前記マルチエ
ミッタトランジスタのコレクタ層をエミツタ層とする逆
動作トランジスタであることを特徴とする特許請求の範
囲第１項記載の半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113109A JPS593791A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113109A JPS593791A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593791A true JPS593791A (ja) | 1984-01-10 |
Family
ID=14603724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113109A Pending JPS593791A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0737391A (ja) * | 1993-07-21 | 1995-02-07 | Nec Corp | 半導体メモリ装置 |
-
1982
- 1982-06-30 JP JP57113109A patent/JPS593791A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0737391A (ja) * | 1993-07-21 | 1995-02-07 | Nec Corp | 半導体メモリ装置 |
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