JPH043036B2 - - Google Patents
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- JPH043036B2 JPH043036B2 JP57059763A JP5976382A JPH043036B2 JP H043036 B2 JPH043036 B2 JP H043036B2 JP 57059763 A JP57059763 A JP 57059763A JP 5976382 A JP5976382 A JP 5976382A JP H043036 B2 JPH043036 B2 JP H043036B2
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- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000003068 static effect Effects 0.000 claims description 11
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000014759 maintenance of location Effects 0.000 description 9
- 238000001514 detection method Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/005—Circuit means for protection against loss of information of semiconductor storage devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体記憶装置に関し、特にα線や電
源ノイズによつて記憶データが破壊される危険性
を少なくしたスタテイツク型半導体記憶装置に関
する。
源ノイズによつて記憶データが破壊される危険性
を少なくしたスタテイツク型半導体記憶装置に関
する。
(2) 発明の背景
半導体記憶装置は、実装時にパツケージ等から
放射されるα線によつて記憶データが破壊される
ことがあるという事実が知られている。また、電
源ノイズによつても記憶データが破壊されること
があつた。従つて、α線や電源ノイズに対する対
策が要望されている。
放射されるα線によつて記憶データが破壊される
ことがあるという事実が知られている。また、電
源ノイズによつても記憶データが破壊されること
があつた。従つて、α線や電源ノイズに対する対
策が要望されている。
(3) 従来技術と問題点
一般にスタテイツク型半導体記憶装置は、複数
のメモリセルからなるメモリ・セル・アレイと、
このメモリ・セル・アレイの周辺回路と保持電流
供給回路とを備え、各メモリセルに保持電流を常
時流すことにより記憶データを保持している。ス
タテイツク型メモリセルはフリツプ・フロツプを
構成するトランジスタを備えており、このメモ
リ・セルのデータ保持能力は1/2CVで表わされ
る。ここでＣはメモリセルの電荷蓄積量であり、
Ｖは上記トランジスタがバイポーラトランジスタ
の場合はそのベース間電圧、MOSトランジスタ
の場合はそのゲート間電圧である。従つてメモ
リ・セルのデータ保持能力を高めてα線や電源ノ
イズに強い半導体記憶装置を得るためには、Ｃま
たはＶを大にすればよい。しかしながら、すべて
のメモリセルのＣおよびＶを大にするとスイツチ
ング速度が遅くなり、書込みや読出しの速度に悪
影響を与えるのが好ましくない。そこで、非選択
状態のメモリICについてのみＣまたはＶを大き
くすることが考えられる。
のメモリセルからなるメモリ・セル・アレイと、
このメモリ・セル・アレイの周辺回路と保持電流
供給回路とを備え、各メモリセルに保持電流を常
時流すことにより記憶データを保持している。ス
タテイツク型メモリセルはフリツプ・フロツプを
構成するトランジスタを備えており、このメモ
リ・セルのデータ保持能力は1/2CVで表わされ
る。ここでＣはメモリセルの電荷蓄積量であり、
Ｖは上記トランジスタがバイポーラトランジスタ
の場合はそのベース間電圧、MOSトランジスタ
の場合はそのゲート間電圧である。従つてメモ
リ・セルのデータ保持能力を高めてα線や電源ノ
イズに強い半導体記憶装置を得るためには、Ｃま
たはＶを大にすればよい。しかしながら、すべて
のメモリセルのＣおよびＶを大にするとスイツチ
ング速度が遅くなり、書込みや読出しの速度に悪
影響を与えるのが好ましくない。そこで、非選択
状態のメモリICについてのみＣまたはＶを大き
くすることが考えられる。
従来は、非選択状態のメモリICおよび選択状
態のメモリICに共に同一の保持電流を供給して
いた。このため、非選択状態のメモリセルも選択
状態のメモリセルも同一のＣおよびＶであつた。
態のメモリICに共に同一の保持電流を供給して
いた。このため、非選択状態のメモリセルも選択
状態のメモリセルも同一のＣおよびＶであつた。
(4) 発明の目的
本発明の目的は、非選択状態のメモリICのメ
モリセルに流す保持電流を選択状態のメモリIC
のメモリセルに流す保持電流より大にするという
構想に基づき、非選択メモリIC内の各メモリセ
ルにおけるＣまたはＶを選択メモリIC内の各メ
モリセルのそれより大とし、それによりα線や電
源ノイズによつて記憶データが破壊される危険性
の少ないスタテイツク型半導体記憶装置を提供す
ることにある。
モリセルに流す保持電流を選択状態のメモリIC
のメモリセルに流す保持電流より大にするという
構想に基づき、非選択メモリIC内の各メモリセ
ルにおけるＣまたはＶを選択メモリIC内の各メ
モリセルのそれより大とし、それによりα線や電
源ノイズによつて記憶データが破壊される危険性
の少ないスタテイツク型半導体記憶装置を提供す
ることにある。
(5) 発明の構成
上記目的を達成するための本発明の要旨は、チ
ツプセレクト信号により選択および非選択状態が
規定される複数のメモリICチツプを具備するス
タテイツク型半導体記憶装置であつて、前記各メ
モリICチツプは、負荷回路を介してコレクタが
ワード線に接続されベースとコレクタが交差接続
されてなる１対のトランジスタを有するメモリセ
ルを複数具備するメモリセルアレイと、該メモリ
セルアレイの１対のトランジスタの共通接続され
たエミツタに接続され保持電流を供給する電流制
御回路と、該メモリセルアレイの周辺回路とを備
え、前記電流制御回路は、非選択状態のメモリ
ICチツプにおける保持電流を選択状態のメモリ
ICチツプにおけるものよりも増加すると共に、
該非選択状態のメモリICチツプの周辺回路へ供
給する電流を保持電流の増加に対応して前記選択
状態のメモリICチツプにおけるものよりも減少
させるようにしたことを特徴とするスタテイツク
型半導体記憶装置にある。
ツプセレクト信号により選択および非選択状態が
規定される複数のメモリICチツプを具備するス
タテイツク型半導体記憶装置であつて、前記各メ
モリICチツプは、負荷回路を介してコレクタが
ワード線に接続されベースとコレクタが交差接続
されてなる１対のトランジスタを有するメモリセ
ルを複数具備するメモリセルアレイと、該メモリ
セルアレイの１対のトランジスタの共通接続され
たエミツタに接続され保持電流を供給する電流制
御回路と、該メモリセルアレイの周辺回路とを備
え、前記電流制御回路は、非選択状態のメモリ
ICチツプにおける保持電流を選択状態のメモリ
ICチツプにおけるものよりも増加すると共に、
該非選択状態のメモリICチツプの周辺回路へ供
給する電流を保持電流の増加に対応して前記選択
状態のメモリICチツプにおけるものよりも減少
させるようにしたことを特徴とするスタテイツク
型半導体記憶装置にある。
(6) 発明の実施例
以下本発明の実施例を図面によつて説明する。
第１図は本発明の一実施例を示す概略ブロツク
図である。図中MIC11〜MICnoはメモリICチツ
プ、PH11〜PHnoは周辺回路、HC11〜HCnoは保
持電流制御回路、CS11〜CSnoはチツプセレクト
端子、CS1〜CSnはチツプセレクト信号である。
図である。図中MIC11〜MICnoはメモリICチツ
プ、PH11〜PHnoは周辺回路、HC11〜HCnoは保
持電流制御回路、CS11〜CSnoはチツプセレクト
端子、CS1〜CSnはチツプセレクト信号である。
本発明にかかるスタテイツク型半導体記憶装置
はメモリICチツプMIC内にメモリセルアレイ
MCAに供給する保持電流及び周辺回路PHに供
給する電流を制御する保持電流制御回路HCを有
している。かかる保持電流制御回路HCは、メモ
リチツプMICの選択状態、例えばチツプセレク
ト端子CSに入力される信号がローレベルの時は、
従来どおりの電流比率でメモリセルMCAへの保
持電流及び周辺回路PHへの電流を供給し、メモ
リチツプMICの非選択時には保持電流を増加さ
せ、周辺回路PHへの電流を減少させることによ
つてトータルパワーは一定あるいは少なくして非
選択時のメモリセルの安定化を図つている。
はメモリICチツプMIC内にメモリセルアレイ
MCAに供給する保持電流及び周辺回路PHに供
給する電流を制御する保持電流制御回路HCを有
している。かかる保持電流制御回路HCは、メモ
リチツプMICの選択状態、例えばチツプセレク
ト端子CSに入力される信号がローレベルの時は、
従来どおりの電流比率でメモリセルMCAへの保
持電流及び周辺回路PHへの電流を供給し、メモ
リチツプMICの非選択時には保持電流を増加さ
せ、周辺回路PHへの電流を減少させることによ
つてトータルパワーは一定あるいは少なくして非
選択時のメモリセルの安定化を図つている。
本発明にかかるスタテイツク型半導体記憶装置
は複数のメモリICチツプMICを第１図の如くマ
トリクス状に配列して使用する場合に特に有効で
ある。
は複数のメモリICチツプMICを第１図の如くマ
トリクス状に配列して使用する場合に特に有効で
ある。
例えばチツプ選択信号CS1がローレベルＬにな
つて第１列のメモリICチツプMIC11，…，MIC1o
が選択状態になると、第１列のメモリセルアレイ
MCA11，…，MCA1oおよび周辺回路に流れる電
流は従来通りであるが、非選択状態の第２列以降
のメモリセルアレイMCA21，…，MCA2o，…，
MCAnoに流れる保持電流は選択状態における保
持電流より大きくなり、かつ第２列以降の周辺回
路PH21，…，PH2o，…，PHnoを流れる電流は
選択状態の周辺回路を流れる電流より小となる。
非選択状態のモメリICチツプに対しては書込み
または読出し動作が行われることはないので、非
選択状態のメモリICチツプに供給する保持電流
を大きくしても動作速度が遅くなることはなく、
また非選択状態の周辺回路も動作を行わないの
で、電流を小さくしてもよい。
つて第１列のメモリICチツプMIC11，…，MIC1o
が選択状態になると、第１列のメモリセルアレイ
MCA11，…，MCA1oおよび周辺回路に流れる電
流は従来通りであるが、非選択状態の第２列以降
のメモリセルアレイMCA21，…，MCA2o，…，
MCAnoに流れる保持電流は選択状態における保
持電流より大きくなり、かつ第２列以降の周辺回
路PH21，…，PH2o，…，PHnoを流れる電流は
選択状態の周辺回路を流れる電流より小となる。
非選択状態のモメリICチツプに対しては書込み
または読出し動作が行われることはないので、非
選択状態のメモリICチツプに供給する保持電流
を大きくしても動作速度が遅くなることはなく、
また非選択状態の周辺回路も動作を行わないの
で、電流を小さくしてもよい。
第２図は第１図のブロツク図におけるメモリチ
ツプMIC11内のメモリ・セル・アレイMCA11の
要部とその周辺回路PH11の一部および保持電流
制御回路HC11を示す回路図である。第２図にお
いて、メモリ・セル・アレイMCA11および周辺
回路PH11は周知の構成である。簡単に説明する
と、メモリ・セル・アレイMCA11において、
MC11，…，MC1o、…はバイポーラ・メモリ・セ
ル、周辺回路PH11は保持電流供給用トランジス
タT2、ビツト線レベル検出用トランジスタT3お
よびT4、ビツト線BL，に電流を供給するた
めのトランジスタT5およびT6及び周知のセンス
増幅器等から構成され、ビツト線BL，の検出
レベルを増幅して出力端子D0に読出しデータを
得る。尚、第２図においてはその他の周辺回路は
省略されている。周辺回路PH11内のトランジス
タT7からT12はセンス増幅器の電流源用トランジ
スタである。
ツプMIC11内のメモリ・セル・アレイMCA11の
要部とその周辺回路PH11の一部および保持電流
制御回路HC11を示す回路図である。第２図にお
いて、メモリ・セル・アレイMCA11および周辺
回路PH11は周知の構成である。簡単に説明する
と、メモリ・セル・アレイMCA11において、
MC11，…，MC1o、…はバイポーラ・メモリ・セ
ル、周辺回路PH11は保持電流供給用トランジス
タT2、ビツト線レベル検出用トランジスタT3お
よびT4、ビツト線BL，に電流を供給するた
めのトランジスタT5およびT6及び周知のセンス
増幅器等から構成され、ビツト線BL，の検出
レベルを増幅して出力端子D0に読出しデータを
得る。尚、第２図においてはその他の周辺回路は
省略されている。周辺回路PH11内のトランジス
タT7からT12はセンス増幅器の電流源用トランジ
スタである。
本発明により設けられた保持電流制御回路HC1
は、一対のNPNトランジスタQ1，Q2を備えてお
り、Q1のベースには基準電圧Ref、Q2のベースに
はチツプ選択信号CS1が印加されるようになつて
いる。Q1，Q2のエミツタは電流源I0に共通接続
されている。Q1，Q2のコレクタはそれぞれ抵抗
R1，R2を介して抵抗R3の一端に接続されており、
R3の他端は電源Vccに接続されている。Q1，Q2の
コレクタはまた、NPNトランジスタQ3，Q4のベ
ースにそれぞれ接続されている。Q3，Q4のコレ
クタは電源Vccに接続されており、エミツタはそ
れぞれ抵抗R4，R5を介してNPNトランジスタ
Q5，Q6のコレクタに接続されている。Q5，Q6の
エミツタは接地電源VEEに接続されており、ベー
スはそれぞれダイオードD1，D2によつてクラン
プされている。ダイオードD1，D2のアノードは
それぞれ抵抗R6，R7を介してダイオードD3，D4
のカソードに接続されている。ダイオードD3，
D4のアノードは電源Vccに接続されている。トラ
ンジスタQ5，Q6のコレクタはまた、トランジス
タQ7，Q8のベースにそれぞれ接続されている。
Q7，Q8のコレクタは、電源Vccに、エミツタはそ
れぞれ抵抗R8，R9を介して接地電源VEEに接続さ
れている。トランジスタQ7のエミツタはメモ
リ・セル・アレイMCA11内の保持電流供給用ト
ランジスタT2のベースに接続されており、トラ
ンジスタQ8のエミツタはトランジスタT7〜T12や
ビツト線用電流源トランジスタT5，T6などの周
辺回路に接続される。
は、一対のNPNトランジスタQ1，Q2を備えてお
り、Q1のベースには基準電圧Ref、Q2のベースに
はチツプ選択信号CS1が印加されるようになつて
いる。Q1，Q2のエミツタは電流源I0に共通接続
されている。Q1，Q2のコレクタはそれぞれ抵抗
R1，R2を介して抵抗R3の一端に接続されており、
R3の他端は電源Vccに接続されている。Q1，Q2の
コレクタはまた、NPNトランジスタQ3，Q4のベ
ースにそれぞれ接続されている。Q3，Q4のコレ
クタは電源Vccに接続されており、エミツタはそ
れぞれ抵抗R4，R5を介してNPNトランジスタ
Q5，Q6のコレクタに接続されている。Q5，Q6の
エミツタは接地電源VEEに接続されており、ベー
スはそれぞれダイオードD1，D2によつてクラン
プされている。ダイオードD1，D2のアノードは
それぞれ抵抗R6，R7を介してダイオードD3，D4
のカソードに接続されている。ダイオードD3，
D4のアノードは電源Vccに接続されている。トラ
ンジスタQ5，Q6のコレクタはまた、トランジス
タQ7，Q8のベースにそれぞれ接続されている。
Q7，Q8のコレクタは、電源Vccに、エミツタはそ
れぞれ抵抗R8，R9を介して接地電源VEEに接続さ
れている。トランジスタQ7のエミツタはメモ
リ・セル・アレイMCA11内の保持電流供給用ト
ランジスタT2のベースに接続されており、トラ
ンジスタQ8のエミツタはトランジスタT7〜T12や
ビツト線用電流源トランジスタT5，T6などの周
辺回路に接続される。
次に第２図の回路の動作を説明する。
通常は、チツプ選択信号CS1の電圧が基準電圧
Refより高いＨレベルのときは、第１図に示した
第１列のメモリICチツプMIC11，…，MIC1oは非
選択状態となる。CS1がＨレベルのとき、Q1がオ
フ、Q2がオンとなり、従つて、Q3のベースレベ
ルはＨレベル、Q4のベースレベルはＬレベルと
なる。それによりQ5のコレクタレベル（Q7のベ
ースレベル）はＨレベル、Q6のコレクタレベル
（Q8のベースレベル）はＬレベルとなる。こうし
て、Q7のエミツタの電位はＨレベル、Q8のエ
ミツタの電位はＬレベルとなる。従つてメモ
リ・セル・アレイMCA11内の保持電流供給用ト
ランジスタT2のベースにはＨレベルの電圧が印
加され、大保持電流IHが流れる。一方、周辺回路
PH11の電流源用トランジスタT7からT12のベー
スやビツト線電流源用トランジスタT5，T6、…
のベースにはＬレベルの電圧が印加されるので、
周辺回路PH11を流れる電流は少なくなる。保持
電流の増大による消費電力の増加は周辺回路を流
れる電流の減少による消費電力の減少によつて相
殺されるか又は、減少されるように保持電流及び
周辺回路への電流を設定すればメモリICチツプ
MIC11全体としては消費電力は一定あるいは少な
くてよい。
Refより高いＨレベルのときは、第１図に示した
第１列のメモリICチツプMIC11，…，MIC1oは非
選択状態となる。CS1がＨレベルのとき、Q1がオ
フ、Q2がオンとなり、従つて、Q3のベースレベ
ルはＨレベル、Q4のベースレベルはＬレベルと
なる。それによりQ5のコレクタレベル（Q7のベ
ースレベル）はＨレベル、Q6のコレクタレベル
（Q8のベースレベル）はＬレベルとなる。こうし
て、Q7のエミツタの電位はＨレベル、Q8のエ
ミツタの電位はＬレベルとなる。従つてメモ
リ・セル・アレイMCA11内の保持電流供給用ト
ランジスタT2のベースにはＨレベルの電圧が印
加され、大保持電流IHが流れる。一方、周辺回路
PH11の電流源用トランジスタT7からT12のベー
スやビツト線電流源用トランジスタT5，T6、…
のベースにはＬレベルの電圧が印加されるので、
周辺回路PH11を流れる電流は少なくなる。保持
電流の増大による消費電力の増加は周辺回路を流
れる電流の減少による消費電力の減少によつて相
殺されるか又は、減少されるように保持電流及び
周辺回路への電流を設定すればメモリICチツプ
MIC11全体としては消費電力は一定あるいは少な
くてよい。
チツプ選択信号CS1の電圧が基準電圧Refより
低い場合は上記と逆の動作をすることは明らかで
ある。
低い場合は上記と逆の動作をすることは明らかで
ある。
保持電流IHが増大したことによりメモリ・セル
のデータ保持能力が増大することを第３図によつ
て説明する。第３図はバイポーラメモリセル一例
の等価回路図である。第３図において、メモリセ
ルMCは周知の如く、一対のマルチエミツタ
NPNトランジスタQa，Qbと、QaおよびQbのコ
レクタとワード線W+の間にそれぞれ配列接続さ
れた負荷抵抗Raとクランプ用ダイオードDaおよ
び負荷抵抗Rbとクランプ用ダイオードDbを備え
ており、Qa，Qbの検出用エミツタはそれぞれビ
ツト線BL，に接続されており、保持用エミツ
タは負側ワード線W-に接続されている。抵抗Ra
またはRbの両端の電圧がダイオードDaまたはDb
によるクランプ電圧より小である限り、電流は
RaまたはRbを流れる。今、トランジスタQaがオ
ン、トランジスタQbがオフであると、Raにほぼ
保持電流IHに等しい電流が流れ、Rbには殆んど
電流が流れない。従つて、トランジスタQaのベ
ース電位はW+の電位VWにほぼ等しくトランジス
タQbのベース電位はVW−IH・Ｒである。（ただし
Ｒは抵抗Raの抵抗。）従つて、トランジスタQa
とQbのベース電位の差ＶはVW−（VW−IH・Ｒ）＝
IH・Ｒとなり、保持電流IHが大である程ベース電
位の差Ｖが大きくなる。前述の如くデータ保持能
力は1/2CVで表わされるので、保持電流IHを増す
ことにより非選択メモリICチツプ内のメモリセ
ルのデータ保持能力は高くなる。
のデータ保持能力が増大することを第３図によつ
て説明する。第３図はバイポーラメモリセル一例
の等価回路図である。第３図において、メモリセ
ルMCは周知の如く、一対のマルチエミツタ
NPNトランジスタQa，Qbと、QaおよびQbのコ
レクタとワード線W+の間にそれぞれ配列接続さ
れた負荷抵抗Raとクランプ用ダイオードDaおよ
び負荷抵抗Rbとクランプ用ダイオードDbを備え
ており、Qa，Qbの検出用エミツタはそれぞれビ
ツト線BL，に接続されており、保持用エミツ
タは負側ワード線W-に接続されている。抵抗Ra
またはRbの両端の電圧がダイオードDaまたはDb
によるクランプ電圧より小である限り、電流は
RaまたはRbを流れる。今、トランジスタQaがオ
ン、トランジスタQbがオフであると、Raにほぼ
保持電流IHに等しい電流が流れ、Rbには殆んど
電流が流れない。従つて、トランジスタQaのベ
ース電位はW+の電位VWにほぼ等しくトランジス
タQbのベース電位はVW−IH・Ｒである。（ただし
Ｒは抵抗Raの抵抗。）従つて、トランジスタQa
とQbのベース電位の差ＶはVW−（VW−IH・Ｒ）＝
IH・Ｒとなり、保持電流IHが大である程ベース電
位の差Ｖが大きくなる。前述の如くデータ保持能
力は1/2CVで表わされるので、保持電流IHを増す
ことにより非選択メモリICチツプ内のメモリセ
ルのデータ保持能力は高くなる。
なお、メモリセルの負荷抵抗に替えて、PNP
トランジスタのエミツタ・ベース間のダイオード
を負荷とするPNPN形メモリセルも知られてい
るが、このPNPN形メモリセルにおいては、保
持電流を増大させても負荷の両端に生じる電圧降
下は増大せず、従つてフリツプフロツプを構成す
るトランジスタのベース電位差は増大しないが、
この場合は負荷PNPトランジスタの順方向バイ
アス電流が増大することにより空乏層が狭くな
り、それにより容量Ｃが増大するので、データ保
持能力1/2CVはやはり増大する。
トランジスタのエミツタ・ベース間のダイオード
を負荷とするPNPN形メモリセルも知られてい
るが、このPNPN形メモリセルにおいては、保
持電流を増大させても負荷の両端に生じる電圧降
下は増大せず、従つてフリツプフロツプを構成す
るトランジスタのベース電位差は増大しないが、
この場合は負荷PNPトランジスタの順方向バイ
アス電流が増大することにより空乏層が狭くな
り、それにより容量Ｃが増大するので、データ保
持能力1/2CVはやはり増大する。
以上の説明においては、バイポーラトランジス
タをメモリセルに用いた例について説明したが、
本発明はMOSトランジスタを用いたスタテイツ
ク型半導体記憶装置にも適用可能であることは当
業者に明らかである。また上記の説明ではメモリ
ICの非選択時に保持電流を増加する様にしたが、
メモリIC内のメモリセルアレイをいくつかのブ
ロツクにわけて、非選択のブロツクのメモリセル
の保持電流を増加し、そのブロツクの周辺回路へ
の供給電流を減少する様にしても良い。
タをメモリセルに用いた例について説明したが、
本発明はMOSトランジスタを用いたスタテイツ
ク型半導体記憶装置にも適用可能であることは当
業者に明らかである。また上記の説明ではメモリ
ICの非選択時に保持電流を増加する様にしたが、
メモリIC内のメモリセルアレイをいくつかのブ
ロツクにわけて、非選択のブロツクのメモリセル
の保持電流を増加し、そのブロツクの周辺回路へ
の供給電流を減少する様にしても良い。
(7) 発明の効果
以上説明したように、本発明によれば、非選択
状態のメモリICチツプに流す保持電流を選択状
態におけるそれより大としたことにより、通常は
大多数を占める非選択メモリICチツプ内のメモ
リセルのデータ保持能力を高めることが出来、従
つてα線や電源ノイズ変動によりメモリセル内の
記憶データが破壊される危険性は少なくなる。
状態のメモリICチツプに流す保持電流を選択状
態におけるそれより大としたことにより、通常は
大多数を占める非選択メモリICチツプ内のメモ
リセルのデータ保持能力を高めることが出来、従
つてα線や電源ノイズ変動によりメモリセル内の
記憶データが破壊される危険性は少なくなる。
第１図は本発明による半導体記憶装置の一実施
例を示す概略ブロツク図、第２図は第１図のブロ
ツク図におけるメモリICチツプの１つに含まれ
るメモリ・セル・アレイとその周辺回路および保
持電流制御回路を示す回路図、第３図はバイポー
ラメモリセルの一例を示す等価回路図である。 MIC11〜MICno……メモリICチツプ、MCA11
〜MCAno……メモリ・セル・アレイ、PH11〜
PHno……周辺回路、HC11〜HCno……保持電流
制御回路、CS1〜CSn……チツプセレクト信号、
CS11〜CSno……チツプセレクト端子。
例を示す概略ブロツク図、第２図は第１図のブロ
ツク図におけるメモリICチツプの１つに含まれ
るメモリ・セル・アレイとその周辺回路および保
持電流制御回路を示す回路図、第３図はバイポー
ラメモリセルの一例を示す等価回路図である。 MIC11〜MICno……メモリICチツプ、MCA11
〜MCAno……メモリ・セル・アレイ、PH11〜
PHno……周辺回路、HC11〜HCno……保持電流
制御回路、CS1〜CSn……チツプセレクト信号、
CS11〜CSno……チツプセレクト端子。
Claims (1)
- 【特許請求の範囲】 １ チツプセレクト信号により選択および非選択
状態が規定される複数のメモリICチツプを具備
するスタテイツク型半導体記憶装置であつて、 前記各メモリICチツプは、負荷回路を介して
コレクタがワード線に接続されベースとコレクタ
が交差接続されてなる１対のトランジスタを有す
るメモリセルを複数具備するメモリセルアレイ
と、該メモリセルアレイの１対のトランジスタの
共通接続されたエミツタに接続され保持電流を供
給する電流制御回路と、該メモリセルアレイの周
辺回路とを備え、 前記電流制御回路は、非選択状態のメモリIC
チツプにおける保持電流を選択状態のメモリIC
チツプにおけるものよりも増加すると共に、該非
選択状態のメモリICチツプの周辺回路へ供給す
る電流を保持電流の増加に対応して前記選択状態
のメモリICチツプにおけるものよりも減少させ
るようにしたことを特徴とするスタテイツク型半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059763A JPS58177591A (ja) | 1982-04-12 | 1982-04-12 | スタテイツク型半導体記憶装置 |
| US06/482,301 US4604729A (en) | 1982-04-12 | 1983-04-05 | Static-type semiconductor memory device |
| DE8383302037T DE3378937D1 (en) | 1982-04-12 | 1983-04-12 | Static-type semiconductor memory device |
| EP83302037A EP0091815B1 (en) | 1982-04-12 | 1983-04-12 | Static-type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059763A JPS58177591A (ja) | 1982-04-12 | 1982-04-12 | スタテイツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58177591A JPS58177591A (ja) | 1983-10-18 |
| JPH043036B2 true JPH043036B2 (ja) | 1992-01-21 |
Family
ID=13122630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059763A Granted JPS58177591A (ja) | 1982-04-12 | 1982-04-12 | スタテイツク型半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4604729A (ja) |
| EP (1) | EP0091815B1 (ja) |
| JP (1) | JPS58177591A (ja) |
| DE (1) | DE3378937D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167895A (ja) * | 1983-03-14 | 1984-09-21 | Nec Corp | 半導体メモリ回路 |
| US4796227A (en) * | 1987-03-17 | 1989-01-03 | Schlumberger Systems And Services, Inc. | Computer memory system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5712481A (en) * | 1980-06-26 | 1982-01-22 | Mitsubishi Electric Corp | Semiconductor memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4198698A (en) * | 1978-12-06 | 1980-04-15 | Fairchild Camera And Instrument Corporation | Chip select power-down control circuitry |
| JPS5831673B2 (ja) * | 1979-08-22 | 1983-07-07 | 富士通株式会社 | 半導体記憶装置 |
| JPS5847793B2 (ja) * | 1979-11-12 | 1983-10-25 | 富士通株式会社 | 半導体記憶装置 |
-
1982
- 1982-04-12 JP JP57059763A patent/JPS58177591A/ja active Granted
-
1983
- 1983-04-05 US US06/482,301 patent/US4604729A/en not_active Expired - Fee Related
- 1983-04-12 DE DE8383302037T patent/DE3378937D1/de not_active Expired
- 1983-04-12 EP EP83302037A patent/EP0091815B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5712481A (en) * | 1980-06-26 | 1982-01-22 | Mitsubishi Electric Corp | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3378937D1 (en) | 1989-02-16 |
| EP0091815A2 (en) | 1983-10-19 |
| EP0091815B1 (en) | 1989-01-11 |
| EP0091815A3 (en) | 1986-02-05 |
| JPS58177591A (ja) | 1983-10-18 |
| US4604729A (en) | 1986-08-05 |
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