KR101196052B1 - 메모리 디바이스, 메모리 디바이스 구조물, 구조물, 메모리 디바이스 형성법, 전류 전도 장치 및 메모리 셀 프로그램 방법 - Google Patents

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Abstract

일부 실시예는 메모리 디바이스를 포함하며, 상기 메모리 디바이스는 워드라인과, 비트라인과, 셋 이상의 서로 다른 저항 상태 중 하나로 선택적으로 설정 가능한 메모리 요소와, 상기 워드라인과 비트라인 양단에 인가되는 전압에 반응하여 워드라인에서 메모리 요소를 통과해 비트라인으로 전류가 흐르게 하도록, 그리고 전압이 증가되거나 감소될 때 전류를 감소시키도록 설정되는 다이오드를 포함한다. 일부 실시예는 메모리 디바이스를 포함하며, 상기 메모리 디바이스는 워드라인과, 비트라인과, 둘 이상의 서로 다른 저항 상태 중 하나로 선택적으로 설정 가능한 메모리 요소와, 제 1 전압에 반응하여 비트라인에서 워드라인으로 제 1 전류가 흐르지 못하게 하도록 설정된 제 1 다이오드와, 제 2 전압에 반응하여, 워드라인에서 비트라인으로 제 2 전류가 흐르게 하도록 설정된 제 2 다이오드를 포함한다.

Description

메모리 디바이스, 메모리 디바이스 구조물, 구조물, 메모리 디바이스 형성법, 전류 전도 장치 및 메모리 셀 프로그램 방법{MEMORY DEVICES, MEMORY DEVICE CONSTRUCTIONS, CONSTRUCTIONS, MEMORY DEVICE FORMING METHODS, CURRENT CONDUCTING DEVICES, AND MEMORY CELL PROGRAMMING METHODS}
메모리 장치, 메모리 장치 구성, 구성, 메모리 장치 형성 방법, 전류 전도 장치 및 메모리 셀 프로그래밍 방법.
집적 회로 제조에 있어서 계속되는 목표는, 집적 회로 디바이스에 의해 소비되는 반도체 부지(semiconductor real estate)의 크기를 감소시키고, 그로 인해 집적도를 높이는 것이다.
메모리는 메모리 디바이스들로 구성된 큰 어레이를 이용할 수 있다. 따라서 개별 메모리 디바이스의 크기의 감소가 비트 밀도(bit density)의 높은 증가로 변환될 수 있다. 일반적인 메모리 디바이스로 동적 랜덤 액세스 메모리(DRAM) 디바이스, 정적 랜덤 액세스 메모리(SRAM) 디바이스 및 비휘발성 디바이스(이른바 플래시 디바이스)가 있다. 비휘발성 디바이스가 NAND 또는 NOR 메모리 어레이 아키텍처에 속할 수 있다.
메모리 디바이스의 크기는 메모리 디바이스의 제조 중 사용되는 가장 작은 특징부 크기로 표현될 수 있다. 특히, 가장 작은 특징부 크기가 "F"로 지정되면, 메모리 디바이스 크기는 F2의 단위로 표현될 수 있다. 종래의 DRAM 메모리는 6F2 이상의 크기를 포함하고, SRAM은 훨씬 더 많은 반도체 부지를 필요로 할 수 있다.
반도체 부지를 거의 소비하지 않는 메모리 타입을 크로스-포인트 메모리(cross-point memory)라고 한다. 크로스-포인트 메모리에서, 메모리 셀은 워드라인과 비트라인이 겹치는 부분에 위치한다. 특히, 워드라인과 비트라인 사이에, 전류에 노출되면 안정적이고 검출가능한 변화를 겪는 물질이 제공된다. 예를 들어, 상기 물질은 페로브스카이트(perovskite) 물질, 칼코게나이드 물질, 이온 수송성 물질, 저항 변화성 물질(resistive switching material), 고분자 물질 및/또는 상 변화성 물질(phase switching material)일 수 있다. 메모리 셀이 비트라인과 워드라인의 겹치는 부분의 영역으로 한정될 수 있기 때문에, 이론적으로 상기 메모리 셀은 4F2 이하의 크기로 형성될 수 있다.
크로스-포인트 메모리의 근접 패킹에서 발생하는 문제로는, 하나의 메모리 셀로의(또는 메모리 셀로부터의) 데이터 전송이 이웃하는 메모리 셀에 영향을 미칠 때, 교란 메커니즘(disturbance mechanism)(즉, 이른바 혼선(cross-talk))이 있을 수 있다.
고집적 회로를 형성하기 위한 개선된 방법을 개발하고, 개선된 고집적 회로 구성을 개발하는 것이 요구된다.
도 1은 하나의 실시예에 따르는 구조물의 일부분의 단면도이다.
도 2는 하나의 실시예에 따르는 구조물의 일부분의 단면도이다.
도 3은 하나의 실시예에 따르는 다이오드의 3가지 서로 다른 바이어스 상태를 도시한 3개의 띠간격 다이어그램을 도시한다.
도 4는 하나의 실시예에 따르는 구조물의 일부분의 단면도이며, 또한, 상기 단면도의 구성요소들 중 일부의 개략적 회로도를 도시한다.
도 5는 하나의 실시예에 따르는 메모리 요소의 어레이의 개략적 회로도이다.
도 6은 하나의 실시예에 따르는 전압 확률 분포 함수를 도시한 차트이다.
도 7A는 하나의 실시예에 따르는 전압-전류 관계를 도시한 차트이다.
도 7B는 하나의 실시예에 따르는 전류 확률 분포 함수를 도시한 차트이다.
도 7C는 하나의 실시예에 따르는 전류 확률 분포 함수를 도시한 차트이다.
도 8A는 하나의 실시예에 따르는 전압-전류 관계를 도시한 차트이다.
도 8B는 하나의 실시예에 따르는 전류 확률 분포 함수를 도시한 차트이다.
도 8C는 하나의 실시예에 따르는 전류 확률 분포 함수를 도시한 차트이다.
도 9는 하나의 실시예에 따르는 전압-전류 관계를 도시한 차트이다.
도 10은 하나의 실시예에 따르는 구조물의 일부분의 단면도이며, 또한 상기 단면도의 구성요소들 중 일부의 개략적 회로도를 도시한다.
도 11은 하나의 실시예에 따르는 메모리 요소의 어레이의 개략적 회로도이다.
도 12는 하나의 실시예에 따르는 구조물의 일부분의 단면도이며, 또한 상기 단면도의 구성요소들 중 일부의 개략적 회로도도 도시한다.
도 13은 하나의 실시예에 따르는 구조물의 일부분의 단면도이며, 또한 상기 단면도의 구성요소들 중 일부의 개략적 회로도를 도시한다.
도 14는 하나의 실시예에 따르는 구조물의 일부분의 단면도이며, 또한 상기 단면도의 구성요소들 중 일부의 개략적 회로도도 도시한다.
일부 실시예에서, 다이오드를 포함하기 위해 크로스-포인트 메모리 셀이 형성된다. 상기 다이오드는, 인접하는 디바이스들 간의 혼선을 완화(가능하면 방지)하면서 메모리 셀의 일부분으로, 또는 상기 일부분으로부터 전류가 흐르도록 구성될 수 있다. 상기 다이오드는 적층된 유전체 박막을 포함할 수 있으며, 이때, 상기 유전체 막은 띠(band)-구조를 엔지니어링하여, 특정 메모리 셀에 대한 맞춤 다이오드 속성이 얻어질 수 있다.
다이오드용으로, 종래의 실리콘 기반 n-p 접합 다이오드를 이용하는 것보다는, 적층된 유전체 물질(dielectric material)을 이용하는 것이 바람직할 수 있다. 종래의 실리콘 기반 접합 다이오드는, 띠간격(bandgap), SRH(Shockley-Read-Hall) 생성 및 재결합률, 활성 도핑 농도, 주입 속도, 반송자 수명(carrier lifetime) 및 파괴강도(breakdown strength)(또는 그 밖의 다른 하이필드 속성(가령, 이온화율 등))에 비례하여 제한될 수 있다.
크로스-포인트 메모리 셀은 수직 스택으로 배열될 수 있다. 메모리 셀의 적층화가 개별 메모리 셀들로 인해 소비되는 부지(real estate)를 감소시킬 수 있다. 예를 들어, 2개의 4F2 메모리 셀이, 하나의 메모리 셀 바로 위에 다른 하나의 메모리 셀이 놓이는 방식으로 적층되는 경우, 각각의 메모리 셀들이 소비하는 반도체 부지의 크기는 실질적으로 절반으로 감소되어, 개별 메모리 셀들은 본질적으로 반도체 부지의 2F2만 소비한다. 실질적 부지 소비 감소는 수직으로 적층되는 메모리 셀의 개수에 비례하여 증가한다. 따라서 메모리 셀 어레이의 일부, 또는 전체 메모리 셀을 수직으로 적층함으로써, 집적도의 상당한 진전이 이뤄질 수 있다.
적층된 메모리 셀이 비휘발성 메모리로서 이용되고, 단일계층 셀(SLC: single level cell), 또는 다계층 셀(MLC: multilevel cell)에 해당할 수 있다. 이러한 비휘발성 메모리는 NAND 메모리 어레이에 포함될 수 있다. 다중 적층된 다계층 셀(MS-MLC: multi-stacked multilevel cell)이 형성되는 실시예에서, 상기 메모리는 특히 저비용, 고성능 및 고밀도 특성을 갖는 것으로 증명될 수 있다. 적층된 셀들이, 다계층 인터커넥트(multi-level interconnect)를 통해, 라우팅될 수 있다.
일부 실시예에서, 저온 증착 프로세스를 이용하고, 있다하더라도 매우 적은 고온 도펀트 활성화 단계를 이용하여, 실리콘 기판 위에서 메모리 셀이 제조된다. 고온 프로세싱을 피함으로써, 집적 회로 디바이스의 열로 인한 손상을 경감시킬 수 있다. 또한 크로스-포인트 메모리 셀에서 메모리 요소로 사용되기에 유망한 물질 중 다수(가령, Ge2Se2Te5, 그 밖의 다른 칼코게나이드, 다양한 금속 옥사이드 등)가 고온에서 안정적이지 않다.
예시적 실시예가 도 1-14를 참조하여 기재된다.
도 1과 관련하여, 다이오드 구조물의 일부분(2)이 도시된다. 상기 일부분은 베이스(base, 12)와, 상기 베이스(12) 위에 위치하는 다이오드(26)를 포함한다.
베이스(12)는 반도체 물질을 포함하며, 일부 실시예에서는, 베이스(12)는 단결정질 실리콘을 포함하거나, 실질적으로 단결정질 실리콘으로 이루어지거나, 단결정질 실리콘으로 이루어질 수 있다. 상기 베이스를 반도체 기판이라고 일컬을 수 있다. 용어 “반도성 기판(semiconductive substrate)”, “반도체 구조물(semiconductor construction)” 및 “반도체 기판(semiconductor substrate)”는 임의의 반도성 물질(예를 들어, (홀로 존재하거나, 그 밖의 다른 물질을 포함하여 존재하는) 반도성 웨이퍼와 같은 벌크 반도성 물질과, (홀로 존재하거나, 그 밖의 다른 물질을 포함하여 존재하는) 반도성 물질 층)을 포함하는 구조물을 의미한다. 용어 “기판”은 임의의 지지 구조물을 일컬으며, 예를 들어, 앞서 언급된 반도성 기판이 있다.
베이스(12)가 균질한 것으로 보이지만, 일부 실시예에서 복수의 층을 포함할 수 있다. 예를 들어, 베이스(12)는 집적 회로 제조와 연계되는 하나 이상의 층을 포함하는 반도체 기판에 대응할 수 있다. 이러한 실시예에서, 이러한 층은 금속 인터커넥트 층, 장벽 층, 확산 층, 절연체 층 등 중 하나 이상에 해당할 수 있다. 일부 실시예에서, 베이스의 최상부 영역은 전기적으로 절연성인 물질을 포함하여, 다이오드(26)의 전도성 층이 이러한 절연성 물질에 대고 직접 위치할 수 있도록 할 수 있다. 일부 실시예에서, 베이스(12)는 SOI(semiconductor-on-insulator) 구조물을 포함할 수 있다.
다이오드(26)는 전도성 물질(22 및 32)과 절연성 물질(34)을 포함한다. 일부 실시예에서, 전도성 물질(22 및 32)은 전도성 다이오드 물질(또는 다른 말로 하자면, 다이오드 전극)이라고 일컬어질 수 있다. 전도성 물질(22 및 32)은 임의의 적합한 조성물, 또는 조성물의 조합을 포함할 수 있다. 예를 들어, 상기 전도성 물질(22 및 32)은 다양한 금속(가령, 탄탈럼, 백금, 텅스텐, 알루미늄, 구리, 금, 니켈, 티타늄, 몰리브데넘 등), 금속-함유 조성물(가령, 금속 니트라이드, 금속 실리사이드(가령, 텅스텐 실리사이드 또는 탄탈럼 실리사이드 등)) 및 전도성 도핑된 반도체 물질(가령, 전도성 도핑된 실리콘)을 포함하거나, 실질적으로 이러한 물질로 이루어지거나, 이러한 물질로 이루어질 수 있다. 일부 실시예에서, 전도성 물질(22 및 32)은 각각, 약 2나노미터 내지 약 20나노미터의 두께를 가질 수 있다.
일부 실시예에서, 물질(22)은 알루미늄, 텅스텐, 몰리브데넘, 백금, 니켈, 탄탈럼, 구리, 티타늄, 텅스텐 실리사이드 및 탄탈럼 실리사이드 중 하나를 포함하고, 물질(32)은 알루미늄, 텅스텐, 몰리브데넘, 백금, 니켈, 탄탈럼, 구리, 티타늄, 텅스텐 실리사이드 및 탄탈럼 실리사이드 중 물질(22)과 다른 하나를 포함할 수 있다.
절연성 물질(34)을 다이오드 절연성 물질이라고 일컬을 수 있으며, 상기 절연성 물질(34)은 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있다. 도 1에서 도시된 바와 같이, 절연성 물질(34)은 물질(22)과 물질(34) 모두와 물리적으로 직접 접촉할 수 있다.
일부 실시예에서, 절연성 물질(34)은 전기 절연성 층의 스택을 포함하며, 이때, 개별 층은 다이오드의 특정 적용예에 맞춰진 띠간격 및/또는 띠-정렬 속성을 갖는다. 상기 층은 약 0.7나노미터 내지 약 5나노미터의 개별 두께를 가질 수 있으며, 알루미늄 니트라이드, 알루미늄 옥사이드, 하프늄 옥사이드, 마그네슘 옥사이드, 니오븀 옥사이드, 실리콘 니트라이드, 실리콘 옥사이드, 탄탈럼 옥사이드, 티타늄 옥사이드, 이트륨 옥사이드 및 지르코늄 옥사이드 중에서 선택된 하나 이상의 조성물을 포함하거나, 실질적으로 상기 조성물로 이루어지거나, 상기 조성물로 이루어질 수 있다. 상기 옥사이드와 니트라이드는 특정 화학양론의 관점이 아닌, 주성분의 관점에서 언급된다. 따라서 실리콘의 옥사이드를 실리콘 옥사이드라고 지칭하며, 이러한 실리콘 옥사이드는 화학양론적으로 실리콘 다이옥사이드까지 망라하는 것이다.
층들은, k=1 내지 k-40의 범위 내에서 개별 유전 상수를 가질 수 있다. 일부 경우, 유전 상수는 40보다 클 수 있다. 층들은 서로 다른 유전 상수를 가질 수 있다.
다이오드(26)는, 물질(32)과 물질(22) 양단에 제 1 전압이 인가될 때(이때, 물질(32)의 전위가 물질(22)의 전위보다 더 높음), 물질(32)에서 물질(22)로 전류가 흐르도록 구성될 수 있다. 또한 다이오드(26)는, 제 2 전압이 물질(32)과 물질(22) 양단에 인가될 때(이때 물질(22)의 전위가 물질(32)의 전위보다 높음), 전류가 물질(22)에서 물질(34)로 흐르는 것을 막도록 구성될 수 있다. 따라서 제 2 전압은 제 1 전압의 극성과 반대인 극성을 가질 수 있다. 일부 실시예에서, 상기 제 1 전압은 약 0.5볼트 내지 1.5볼트이고, 제 2 전압은 약 0볼트 내지 15볼트일 수 있다. 따라서 다이오드(26)는, 인가되는 바이어스 전압에 따라, 전류를 흐르게 할 수 있는 선택적 전도 장치라는 특징을 가질 수 있다.
일부 실시예에서, 제 1 전압은 제 2 전압과 동일한 크기를 가질 수 있다. 따라서 다이오드(26)가 일정 전압으로 순방향 바이어스될 때, 물질(32)에서 물질(22)로 전류가 흐르지만, 상기 일정 전압으로 역방향 바이어스될 때는, 물질(22)에서 물질(32)로의 전류 흐름이 막아지도록 할 수 있다.
다이오드(26)에서 희망하는 속성을 엔지니어링하도록, 물질(34)의 터널링 속성 및/또는 전도성 물질(22 및 32)의 반송자 주입 속성이 맞춤 구성될 수 있다. 예를 들어, 앞서 언급된 제 1 전압이 물질(32)과 물질(22) 양단에 인가될 때, 다이오드(26)는 전자가 물질(22)에서부터 물질(34)을 통과하여 물질(32)까지 터널링하도록 하지만, 앞서 언급된 제 2 전압이 물질(32)과 물질(22) 양단에 인가될 때는 물질(32)에서 물질(22)로의 전자 터널링을 막도록, 상기 물질(22, 32 및 34)이 엔지니어링될 수 있다.
도 2에, 다이오드 구조물의 일부분(4)이 도시되어 있다. 앞서 도 1을 도시할 때 사용된 것과 유사한 번호가 적정하게 도 2에서 사용된다. 상기 일부분(4)은 다이오드(26)의 또 다른 실시예를 나타낸다. 상기 일부분(4)은 베이스(12)와 상기 베이스(12) 위에 놓이는 다이오드(26)를 포함한다.
도시된 실시예에서, 다이오드 유전체 물질(34)은 3개의 서로 다른 유전체 물질(54, 56 및 58)을 포함한다. 물질들 간 띠간격 및/또는 전도띠 단(conduction band edge) 및/또는 원자가띠 단(valence band edge)이 반송자가 한 방향으로 물질들을 터널링하는 것은 가능하게 하지만, 그 반대 방향으로의 터널링은 안되게 하도록, 이러한 물질들이 서로에 대해 맞춤 구성될 수 있다.
유전체 물질(54, 56 및 58)은 임의의 적합한 물질을 포함할 수 있으며, 예를 들어, 알루미늄 니트라이드, 알루미늄 옥사이드, 실리콘 옥사이드, 탄탈럼 옥사이드, 티타늄 옥사이드, 이트륨 옥사이드 및 지르코늄 옥사이드 중에서 선택된 하나 이상의 조성물을 포함할 수 있다.
유전체 물질(54, 56 및 58)은 k=1 내지 k=40의 개별 유전 상수를 가질 수 있다. 일부 경우, 상기 유전 상수는 40보다 클 수 있다. 일부 실시예에서, 유전체 물질(54, 56 및 58)은 서로 다른 유전 상수를 가질 수 있다.
도 2의 예시적 다이오드(26)가 3개의 서로 다른 유전체 물질(54, 56 및 58)을 가질지라도, 또 다른 실시예에서, 다이오드(26)는 상기 3개가 아닌 서로 다른 유전체 물질을 포함할 수 있다. 특히, 일부 실시예에서, 다이오드(26)는 4개 이상의 서로 다른 유전체 물질을 포함할 수 있으며, 또 다른 실시예에서, 다이오드(26)는 2개 이하의 유전체 물질을 포함할 수 있다. 다이오드(26)에서 사용되는 서로 다른 유전체 물질의 개수는 다이오드가 전압에 반응하는 속도에 영향을 미칠 수 있다. 예를 들어, 서로 다른 유전체 물질의 개수가 증가함에 따라, 다이오드(26)에 특정 전압으로 순방향 바이어스되는 시점과 상기 특정 전압에 반응하여 전류가 다이오드(26)를 흐르기 시작하는 시점 간의 차이가 감소할 수 있다. 그러나 서로 다른 유전체 물질의 개수가 증가함에 따라, 다이오드(26)에 인가되기 위한 순방향 바이어스의 전압의 크기도 또한 증가될 수 있다.
일부 실시예에서, 다이오드(26)는 복수의 유전체 물질 층을 포함할 수 있고, 또한 공극(void)도 포함할 수 있다. 예를 들어, 다이오드(26)는 물질(22), 물질(54), 물질(58) 및 물질(32)을 포함할 수 있으며, 물질(54)이 물질(22)과 접촉상태로 그 위에 놓이고, 공극이 물질(54) 위에 놓이며, 물질(58)은 상기 공극 위에 놓이고, 물질(32)은 물질(58)과의 간접 접촉부 위에 놓이도록 배열된다. 이러한 배열에서, 공극은 물질(54)과 물질(58)을 분리할 수 있다. 상기 공극은 실질적으로 1인 유전 상수를 가질 수 있다. 상기 공극은 진공일 수 있다(즉, 상기 공극은 비어 있을 수 있다). 또는, 상기 공극이 공기로 채워져 있을 수 있다. 상기 공극은 다양한 기법을 이용하여 형성될 수 있다. 예를 들어, 하나의 실시예에서, 실질적으로, 물질(54, 56, 58 및 32)은 도 2에서 도시된 대로 형성될 수 있다. 그 후, 물질(56)은, 물질(54)과 물질(58) 사이에 공극을 남기면서 선택적으로 에칭될 수 있다.
도 2의 실시예는 다음과 같이 제조될 수 있다. 먼저, 물질(22)은 베이스(12) 위에 형성될 수 있다. 포토리소그래피 공정과 1회 이상의 식각을 이용하여 물질(22)이 패턴처리될 수 있다. 그 후, 물질(54)이 물질(22) 위에서 형성될 수 있다. 일부 실시예에서, 물질(54)은 물질(22) 상에 증착될 수 있으며, 포토리소그래피 공정과 1회 이상의 식각을 이용하여 패턴처리될 수 있다. 물질(54)은 임의의 적합한 방법을 이용하여 증착될 수 있는데, 이러한 임의의 적합한 방법의 예로는, 원자 층 증착(ALD: atomic layer deposition)이 있다. 그 후, 앞서 물질(54)과 관련하여 설명된 기법들 중 한 가지 이상을 이용하여, 물질(56 및 58)이 물질(54) 위에 증착될 수 있다.
일부 실시예에서, 물질(54, 56 및 58)을 형성할 때 사용되는 방법은, 상기 방법에 의해 물질(22)의 크기가 실질적으로 변경되지 않도록, 또는 물질(22)이 다이오드(26)의 전극으로서 기능하지 못하게 되지 않도록 선택될 수 있다. 예를 들어, 물질(54, 56 및 58)의 형성의 결과로서, 물질(22)의 크기나 형태가 변형되지 않도록, 물질(54, 56 및 58)을 형성할 때 사용되는 최대 온도는 물질(22)의 용융점 이하일 수 있다. 또 다른 예를 들자면, 물질(54, 56 및 58)은 도핑되지 않을 수 있다. 따라서 물질(54, 56 및 58)을 형성할 때 어닐링이 사용되지 않을 수 있다. 어닐링은 어닐링 동안 사용되는 고온의 결과로 물질(22)의 크기가 원치 않게 변하는 것을 수반할 수 있기 때문에, 어닐링을 이용하지 않고 이들 물질을 형성하는 것은 바람직할 수 있다.
그 후, 상기 물질(58) 위에 물질(32)이 형성될 수 있다. 포토리소그래피 공정과 1회 이상의 식각을 이용하여 물질(32)이 패턴처리될 수 있다. 물질(32)은 도핑되지 않고, 물질(32)의 형성은 물질(22)의 용융점보다 높은 온도를 사용할 수 있다.
도 3은 바이어스되지 않은 상태에서의 다이오드(26)의 띠간격 다이어그램(60)과, 순방향 바이어스된 상태에서의 다이오드(26)의 띠간격 다이어그램(62)과, 역방향 바이어스된 상태에서의 다이오드(26)의 띠간격 다이어그램(64)을 도시한다. 다이어그램(60 및 64)은 바이어스되지 않은 상태와 역방향 바이어스된 상태에서의 유전체 물질(58, 56 및 54)에서의 띠(band)가 전도성 물질들(22와 32) 간의 반송자의 이동을 방해한다. 이와 달리, 다이어그램(62)은 순방향 바이어스된 상태에서는 터널링이 발생하여, 반송자가 전도성 물질(22)에서부터 양자 우물(66)을 통과하여 전도성 물질(32)로 터널링할 수 있음을 보여준다. 도 3에서 점선 화살표(63)로 반송자의 흐름이 도시되어 있다. 도 1 및 2에 도시된 다이오드들은 전도성 물질(32)에서 전도성 물질(22)로의 전류 흐름에 대해 배향되어 있다. 이는, 전도성 물질(22)에서 전도성 물질(32)로의 전자 흐름(즉, 전류의 흐름과는 반대)이 도시되어 있는 도 3의 도면과 일치하는 것이다. 또 다른 실시예에서, 순방향 바이어스된 상태에서 전자가 전도성 물질(32)에서 전도성 물질(22)로 흐르도록, 물질(54, 56 및 58)의 배열이 반전될 수 있다.
도 3의 띠 구조는 엔지니어링된 띠 구조라고 여겨질 수 있다. Ⅲ/Ⅴ 물질의 분자빔 에피택시(MBE: Molecular Beam Epitaxy) 성장에 의해 헤테로구조(heterostructure)가 형성될 수 있다. 유전체 물질에서, 열처리(가령, 알루미늄 옥사이드의 열처리)를 통해, 비휘발성 메모리 셀(가령, “크레스티드 장벽(crested barrier)” 셀 및 VARIOT 플래시 셀)에 대해 알려져 있는 바와 같이, 띠간격이 엔지니어링될 수 있다. 띠간격이 엔지니어링된 구조는, 반도체에서의 반송파 이동의 띠 단 불연속성의 특성 및/또는 유전체의 전하 저장의 띠 단 불연속성의 특성을 이용할 수 있다. 이로 인해서, 비휘발성 메모리 셀에서, 보존(retention)의 최적화 및 내구 특성이 가능해질 수 있다.
유전체 물질의 박층의 증착에 의해, 본원에서 기재되는 다이오드 구조물에서 이용될 수 있는 국지적인 양자 우물(66)이 생성될 수 있다. 물질 선택 및/또는 열처리에 의해, 유전체의 전도띠 및 원자가띠 단이 엔지니어링될 수 있다. 다이오드의 상부와 하부의 전도성 물질의 조성을 맞춤 구성함으로써, 금속 영역에서의 페르미 준위 피닝(fermi level pinning)이 엔지니어링될 수 있다. 유전체 두께에 따른 장벽 높이가 구조물의 터널링 특성을 결정할 수 있다.
도 1 및 2에 도시된 다이오드는 띠간격-엔지니어링된 것이며, 여기서, 다이어그램(62)의 순방향 바이어스된 터널링이 발생하도록 물질(22, 32, 54, 56 및 58)의 조성이 선택된다. 물질(22 및 32)을 선택할 때, 일함수가 고려될 수 있다. 일함수는 금속에서 전자를 제거하기 위해 사용되는 에너지양에 관련될 수 있다. 도 3에서, 물질(22 및 32)에 대응하는 막대의 높이가 물질(22 및 32)의 일함수를 나타낼 수 있다. 도 3에서 도시된 바와 같이, 물질(32)보다 물질(22)이 (더 높은 막대로 표현되는) 더 높은 일함수를 가질 수 있다. 따라서 물질(22)에서 전자를 제거하기 위해 사용되는 에너지양이, 물질(32)에서 전자를 제거하기 위해 사용되는 에너지양보다 클 수 있다. 물질(32)보다 물질(22)이 더 높은 일함수를 갖도록 설계함으로써, 전자가 물질(22)에서부터 물질(54, 56 및 58)을 통과해, 물질(32)로 터널링하는 것이 보조될 수 있다.
물질(54, 56 및 58)을 선택할 때, 장벽 높이가 고려될 수 있다. 장벽 높이는 물질의 전도띠와 원자가띠 간의 에너지 차이와 관련될 수 있다. 도 3에서, 물질(54, 56 및 58)에 대응하는 막대의 높이가 물질(54, 56 및 58)의 장벽 높이를 나타낼 수 있다. 일부 실시예에서, 도 3의 다이어그램(60)에 의해 도시되는 바와 같이, 물질(54, 56 및 58)의 장벽 높이는 물질(22 및 32)의 일함수보다 클 수 있다.
다이오드(26)를 띠간격 엔지니어링하는 과정은, 물질(54, 56 및 58)의 장벽 높이들이 특정 관계를 갖도록 상기 물질(54, 56 및 58)을 선택하는 과정을 포함할 수 있다. 예를 들어, 각각의 물질(54, 56 및 58)은 서로 다른 장벽 높이를 가질 수 있다. 덧붙이자면, 다이어그램(60)에서 도시된 바와 같이, 물질(54, 56 및 58)은 물질(22)과 물질(32) 사이에, 장벽 높이가 오름차순으로 배열될 수 있다. 따라서 (물질(22)에 가장 가까이 위치하는) 물질(54)이 물질(54, 56 및 58) 중에서 가장 낮은 장벽 높이를 갖고, 물질(56)은 물질(54)보다 높은 장벽 높이를 가지며, 물질(58)은 물질(56)보다 높은 장벽 높이를 가질 수 있다.
서로에 대해 정렬되는 원자가띠 에너지 준위를 갖도록 물질(54, 56 및 58)이 선택될 수 있다. 예를 들어, 물질(54, 56 및 58)의 원자가띠 에너지 준위들이 실질적으로 서로 동일한 경우, 물질(54, 56 및 58)의 원자가띠 에너지 준위가 정렬될 수 있다. 또는, 서로에 대해 정렬된 전도띠 에너지 준위를 갖도록 물질(54, 56 및 58)이 선택될 수 있다. 예를 들어, 물질(54, 56 및 58)의 전도띠 에너지 준위가 실질적으로 서로 동일한 경우, 물질(54, 56 및 58)의 전도띠 에너지 준위가 정렬될 수 있다.
다이오드(26)가 순방향 바이어스될 때, 물질(54)과 물질(56)의 접합부 및 물질(56)과 물질(58)의 접합부에 양자 우물(66)이 생성되도록, 물질(54, 56 및 58)이 선택될 수 있다. 앞서 기재된 바와 같이, 물질(32)의 전위가 물질(22)보다 더 높도록 물질(32 및 22) 양단에 인가되는 전압에 의해, 다이오드(26)가 순방향 바이어스될 수 있다. 덧붙이자면, 순방향 바이어스된 상태에서, 양자 우물은 다이오드 상부의 전도성 물질과 하부의 전도성 물질 사이에 형성될 수 있다(이들 전도성 물질이 다이오드의 전극이다).
일부 실시예에서, 다이오드(26)의 형성 동안, 다이오드(26)를 형성하기 위해 수행되는 처리 단계 때문에, 물질들(54, 56 및 58) 사이의 경계부에서 물질(54, 56 및 58)의 속성이 약간 변경될 수 있다. 예를 들어, 처리 동안, 심지어 550℃ 이하의 비교적 낮은 처리 온도에서도, 물질(54)과 물질(56) 사이의 경계부에서 물질(54 및 56)의 작은 부분들이 서로 혼합될 수 있다. 물질(54)과 물질(56)의 일부분들이 혼합됨으로써, 도 3에서 도시되어 있는 물질(54)과 물질(56) 간 장벽 높이의 급격한 변화가 저하되는데, 이는 물질(54)과 물질(56) 사이에 양자 우물이 형성되는 것에 영향을 미칠 수 있다.
물질(54)과 물질(56)의 일부분들이 혼합되는 것과, 물질(56)과 물질(58)의 일부분들이 혼합되는 것을 막기 위해, 제 1 절연 물질 초박층이 물질(54)과 물질(56) 사이에 형성될 수 있다. 상기 제 1 절연성 초박층은 단분자층(monolayer)일 수 있으며, 물질(54)과 물질(56)의 혼합을 방지할 수 있어서, 물질(54)과 물질(56) 간의 급격한 장벽 높이 변화가 유지될 수 있다. 다이오드(26)가 순방향 바이어스될 때, 본원에서 기재된 반송자 터널링 효과 때문에, 반송자가 제 1 절연성 초박층을 자유롭게 통과할 수 있다. 이와 유사한 제 2 절연성 초박층이 물질(56)과 물질(58) 상이에 형성되어, 물질(56)의 일부분과 물질(58)의 일부분의 혼합이 방지될 수 있다. 예를 들어, ALD를 이용한 증착에 의해, 제 1 절연성 초박층 및/또는 제 2 절연성 초박층이 형성될 수 있다. 또는, 예를 들어, 질소 분위기에서의 유전체의 패시베이션(passivation) 및/또는 어닐링에 의해, 제 1 절연성 초박층 및/또는 제 2 절연성 초박층이 형성될 수 있다.
양자 우물은 이산 에너지 준위를 가질 것이다. 하나의 전극과 이와 이웃하는 유전체 간의 접촉부가 제 1 페르미 준위를 가질 것이다. 에너지가 제공될 때, 상태가 제 1 허용 양자 에너지 준위까지 상승될 수 있으며, 이는 반송자 터널링의 확률을 상당하게 증가시킬 수 있다. 이로 인해, 유전체에서 전위 장벽이 효과적으로 낮아질 수 있다.
역방향 바이어스 상태(예컨대, 다이어그램(64)으로 도시된 상태)에서, 전위 장벽이 높으며, 어떠한 양자 우물의 형성도 억제된다. 따라서 감소된 터널링 때문에, 하나의 금속에서 또 다른 금속으로 전도 전류가 흐를 낮은 확률이 존재하는데, 유전체 두께가 적정하게 맞춤 구성된 경우, 상기 확률은 거의 0에 가깝다.
구조물(가령, 다이오드(26))을 횡단하는 터널링 특성이, 페르미 준위가 최저 허용된 양자 에너지 준위에 해당할 때 명확한 턴-온 특성일 수 있다. 보다 고온에서, 포논(phonon)의 존재 하에서, 결과가 수정될 수 있지만, 이러한 구조로부터 비선형 특성이 도출될 수 있다.
터널링은 매우 고속의 프로세스일 수 있고, 펨토초(femto second) 단위로 발생할 수 있다. 또한 터널링은 비교적 온도에 독립적일 수 있다. 따라서 본원에서 기재된 타입의 박막 다이오드는 매우 고속으로 스위칭될 수 있고, 고온 신뢰성 기준을 만족시킬 수 있다. 예를 들어, 다이오드(26)가 순방향 바이어스되어, 전류가 다이오드(26)를 흐를 수 있다. 그 후, 다이오드(26)는 역방향 바이어스되어, 전류가 다이오드(26)를 통과해 흐르지 못하게 된다. 이런 방식으로, 다이오드(26)는 순방향 바이어스된 후 역방향 바이어스되는 것을 빠른 속도(rate)로 반복할 수 있다. 일부 실시예에서, 이러한 속도는 10㎓를 초과할 수 있다.
띠간격 엔지니어링된 다이오드에 적합한 임의의 예시적 조성으로는, 물질(22)은 알루미늄, 물질(58)은 알루미늄 옥사이드, 물질(56)은 실리콘 다이옥사이드, 물질(54)은 실리콘 니트라이드, 그리고 물질(32)은 텅스텐인 것이 있다. 물질(22)은 몰리브데넘, 물질(58)은 실리콘 다이옥사이드, 물질(56)은 실리콘 니트라이드, 물질(54)은 하프늄 옥사이드, 물질(32)은 백금인 또 다른 예시적 조성의 세트가 있다. 물질(22)이 백금, 물질(58)이 실리콘 다이옥사이드, 물질(56)이 하프늄 옥사이드, 물질(54)이 지르코늄 옥사이드, 물질(32)이 니켈인 또 다른 예시적 조성의 세트가 있다.
도 4에 구조물의 일부분(6)이 도시되어 있다. 도 4와 관련하여, 도 1-3을 설명할 때 앞서 사용된 것과 유사한 도면부호가 적정하게 사용된다. 상기 일부분은 베이스(12)와 상기 베이스 위에 위치하는 메모리 셀(10)을 포함한다.
개략적인 회로도(8)가 상기 일부분(6) 옆에 도시되어, 상기 일부분의 전기적 구성요소 중 일부를 도시한다. 회로도는 메모리 셀(10)이 비트라인(22), 워드라인(24), 다이오드(26) 및 메모리 요소(28)를 포함함을 나타낸다.
전기 전도성 물질을 포함하도록 워드라인(24)과 비트라인(22)이 구조물(6)에서 나타난다. 이러한 전기 전도성 물질은, 다양한 금속(가령, 탄탈럼, 백금, 텅스텐, 알루미늄, 구리, 금 등), 금속-함유 조성물(가령, 금속 니트라이드, 금속 실리사이드 등) 및 전도성 도핑된 반도체 물질(가령, 전도성 도핑된 실리콘) 중 하나 이상을 포함하는 임의의 적합한 조성물, 또는 조성물들의 조합을 포함할 수 있다. 개별 워드라인과 비트라인은 약 2나노미터 내지 약 20나노미터의 두께를 가질 수 있다.
메모리 요소(28), 전도성 물질(32) 및 워드라인(24)은 다 함께 메모리 컴포넌트(35)를 형성할 수 있다. 메모리 요소(28)는 임의의 적합한 조성물, 또는 조성물들의 조합을 포함할 수 있으며, 예를 들어, 페로브스카이트 물질, 칼코게나이드 물질, 이온 수송성 물질, 저항 변화성 물질, 고분자 물질 및 상 변화 물질 중 하나 이상을 포함하거나, 실질적으로 상기 물질로 이루어지거나, 상기 물질로 이루어질 수 있다.
메모리 컴포넌트(35)의 전도성 물질(32 및 24) 중 하나 또는 둘 모두가 사용되어, 프로그램 동작(programming operation)에서 메모리 요소(28)의 상태를 변경시키거나, 판독 동작(reading operation)에서 메모리 요소(28)의 상태를 확인할 수 있다. 일부 실시예에서, 프로그램 동작에서 전류가 사용되어 메모리 요소(28)의 상태가 변경되고 상기 전류가 중단된 후, 메모리 요소(28)는 전류나 전압이 없이도 새로운 상태로 유지될 수 있다.
도 1-3과 관련하여 앞서 상세히 설명된 바와 같이, 전도성 물질(32), 절연성 물질(34) 및 비트라인(22)이 다 함께 다이오드(26)를 형성한다. 전도성 물질(32)은 메모리 구성요소(35) 및 다이오드(26)와 겹친다. 일부 실시예에서, 전도성 물질(32)이 메모리 컴포넌트(35)의 일부분일지라도, 상기 전도성 물질(32)은 전도성 다이오드 물질(또는 다이오드 전극)이라고 지칭될 수 있다.
개략적 회로도(8)에서, 다이오드(26)는 비트라인(22)과 메모리 구성요소(35) 사이에서 나타난다. 또 다른 실시예에서, 이에 추가로, 또는 이를 대신하여, 다이오드(26)가 워드라인(24)과 메모리 요소(28) 사이에 제공될 수 있다.
도시된 실시예에서, 다이오드(26)는 전류가 메모리 컴포넌트(35)에서 비트라인(22)으로 흐르게 하지만, 이 반대방향으로의 전류의 흐름은 제한한다. 이로써, 인접한 메모리 요소들 간의 혼선이 제한되면서, 개별 메모리 요소의 기입 및 판독이 가능해진다.
전류가 메모리 컴포넌트(35)에서 비트라인(22)으로 흐르도록 다이오드(26)가 배향되어 있지만, 또 다른 실시예에서, 다이오드(26)의 배향은 반대일 수 있다. 따라서 다이오드(26)는, 전류가 비트라인(22)에서 메모리 구성요소(35)로 흐르게 하면서, 그 반대방향으로의 전류 흐름은 제한하도록 배향될 수 있다.
일부 실시예에서, 메모리 셀(10)은 하나의 어레이에 포함될 수 있으며, 상기 어레이는 메모리 셀의 수직 스택과 메모리 셀의 수평 배열을 모두 포함한다. 일부 실시예에서, 워드라인(24)은 메모리 셀(10)에 추가되는 복수의 메모리 셀의 일부(가령, 하나의 컬럼(column)의 메모리 셀들)일 수 있으며, 실질적으로 비트라인(22)과 직교하여 놓일 수 있다. 비트라인(22)은, 메모리 셀(10)에 추가되는 복수의 메모리 셀의 일부(가령, 하나의 로우(row)의 메모리 셀들)일 수 있으며, “실질적으로 직교”라는 기재는 비트라인과 워드라인이 그렇지 않은 것보다는 많이 직교하는 것을 의미하며, 워드라인과 비트라인이 서로 완전하게 정확히 직교하는 실시예를 포함할 수 있다(그러나 이에 국한되지는 않는다).
도 5는 메모리 셀의 어레이에 대한 하나의 실시예를 도시하는 개략적 회로도이다. 도 5에서, 메모리 요소(28)와 다이오드(26)는 워드라인(24)과 비트라인(22) 사이에 위치하며, 다이오드(26)는 메모리 요소(28)와 비트라인(22) 사이에 연결되어 있다.
도 5의 실시예는 다음과 같이 제조될 수 있다. 먼저, 반도체 베이스(또는 기판)(12) 위에 비트라인(22)이 형성될 수 있다. 포토리소그래피 공정 및 1회 이상의 식각을 이용하여 비트라인 물질을 복수의 라인으로 패턴처리함으로써, 비트라인(22)이 패턴처리될 수 있다.
그 후, (가령, 도 1-3과 관련하여 앞서 설명된 바와 같이 복수의 유전체 층의 스택일 수 있는) 제 1 레벨의 다이오드 유전체 물질(34)이 비트라인 위에 형성된다. 포토리소그래피 공정 및 1회 이상의 식각을 이용하여 다이오드 유전체 물질(34)이 비트라인과 상기 비트라인들 간 공간에 걸쳐 증착되어, 도 4에서 도시된 구성을 생성할 수 있다. 일부 실시예에서, 다이오드 유전체 물질(34)은 워드라인과 비트라인의 교차점에만 존재한다. 일부 실시예에서, 다이오드 유전체 물질이 워드라인과 비트라인의 교차점에만 존재하도록 패턴처리되기 보다는, 비트라인들 사이에 남겨질 수 있다. 임의의 적합한 방법(가령, ALD)을 이용해 다이오드 유전체 물질(34)이 증착될 수 있다.
그 후, 제 1 레벨의 전기 전도성 다이오드 물질(즉, 다이오드 전극)(32)이 다이오드 유전체 물질(34) 위에 형성된다. 전기 전도성 물질을 증착하고, 그 후, 포토리소그래피 패턴처리된 마스크 및 1회 이상의 식각을 이용하여 상기 물질을 패턴처리함으로써, 도 4에서 도시된 구성에 전기 전도성 물질(32)이 형성될 수 있다.
그 후, 전기 전도성 물질(32) 위에 메모리 요소(28)가 형성된다. 비트라인과 상기 비트라인들 사이 공간에 걸쳐 메모리 요소 물질을 증착하고, 그 후, 포토리소그래피 공정 및 1회 이상의 식각을 이용하여 상기 메모리 요소를 패턴처리함으로써, 상기 메모리 요소가 형성되어, 메모리 요소 물질이 워드라인과 비트라인의 교차점에만 존재하는 도시된 구성이 생성될 수 있다. 일부 실시예에서, 메모리 요소 물질이 워드라인과 비트라인의 교차점에만 존재하도록 패턴처리되는 것이 아니라, 비트라인들 사이에 남겨질 수 있다.
제 1 레벨의 워드라인 물질이 메모리 요소 위에 형성된다. 상기 워드라인 물질이 비트라인 및 상기 비트라인들 사이의 공간에 걸쳐 증착되고, 그 후, 포토리소그래피 공정과 1회 이상의 식각을 이용하여 패턴처리되어, 비트라인이 워드라인과 실질적으로 직교하는 도시된 구성이 생성될 수 있다.
다음 번 레벨의 비트라인, 다이오드 유전체, 전도성 다이오드 물질, 메모리 요소 및 워드라인이, 패시베이션 층에 의해 구분되는 앞서 설명된 공정의 반복에 의해, 형성되어, 수직 적층된 메모리 어레이를 원하는 높이까지 형성할 수 있다. 일부 실시예에서, 수직 스택은 3개 이상의 메모리 셀, 또는 10개 이상의 메모리 셀, 또는 15개 이상의 메모리 셀을 포함할 수 있다.
수직으로 적층되는 메모리 셀들은 서로 동일하거나, 서로 상이할 수 있다. 예를 들어, 수직 스택의 제 1 레벨에서 메모리 셀을 위해 사용되는 다이오드 물질은, 수직 스택의 또 다른 레벨에서 메모리 셀을 위해 사용되는 다이오드 물질과 비교할 때, 상이하거나; 수직 스택의 다른 레벨에서 메모리 셀을 위해 사용되는 다이오드 물질과 동일한 조성물일 수 있다.
도 4는 비트라인(22)과 메모리 컴포넌트(35) 사이에 제공되는 다이오드(26)를 도시한다. 그 밖의 다른 구성에서, 예를 들어, 메모리 셀이 앞서 설명된 바와 같이 적층되는 구성에서, 다이오드(26)는 메모리 컴포넌트(35)와 워드라인(24) 사이에 제공될 수 있다. 이러한 그 밖의 다른 구성을 형성하기 위해 사용되는 제조 공정은, 전도성 다이오드 물질과 다이오드 유전체 물질이, 메모리 요소의 형성 전이 아니라, 메모리 요소의 형성 후에 형성될 수 있다는 것을 제외하고는, 도 4의 구성을 형성하기 위해 사용되는 제조 공정과 유사할 수 있다. 또 다른 실시예에서, 메모리 셀에서 (워드라인이 비트라인 아래 위치하도록) 워드라인과 비트라인의 배향이 반전될 수 있으며, 상기 다이오드는 워드라인과 메모리 요소 사이, 또는 비트라인과 메모리 요소 사이에서 형성될 수 있다.
다시 도 5를 참조하면, 도 5의 메모리 셀들 중 선택된 하나의 저항 상태(resistive state)를 결정하기 위해, 판독 전압이 워드라인(24) 중 선택된 하나와 비트라인(22) 중 선택된 하나 양단에 인가될 수 있다. 이에 따라, 전류가, 선택된 워드라인(24)에서 선택된 비트라인(22)으로 흐를 수 있다. 이 전류가 측정되어 선택된 메모리 셀의 저항 상태를 결정할 수 있다. 예를 들어, 상기 선택된 메모리 셀이 하이 저항 상태(high resistance state) 또는 로우 저항 상태(low resistance state)로 프로그램되도록 구성되는 경우, 전류가 하이 저항 상태에 대응하는지 또는 로우 저항 상태에 대응하는지를 판단하기 위해 전류가 측정될 수 있다. 일부 실시예에서, 메모리 셀은, 비트 값“0”에 대응하는 로우 저항 상태와 비트 값“1”에 대응하는 하이 저항 상태를 이용하여, 1 비트 정보를 저장하도록 사용될 수 있다.
도 5의 각각의 메모리 셀은, 앞서 기재된 바와 유사하게, 판독 전압을 이용하여, 상기 판독 전압을 판독될 메모리 셀에 대응하는 워드라인과 비트라인에 인가함으로써, 판독될 수 있다. 판독되는 메모리 셀에 관계없이, 판독 전압의 크기는 동일할 것이 이상적이다. 그러나 일부 실시예에서, 하나의 메모리 셀에 인가되는 판독 전압의 크기는 또 다른 메모리 셀에 인가되는 판독 전압의 크기보다 더 크거나 더 작을 수 있다. 판독 전압의 차이는 여러 다른 요인들 중 한 가지 이상으로부터 기인할 수 있다. 예를 들면, 판독 전압은, 워드라인 및/또는 비트라인의 길이로 인한, 메모리 셀의 어레이 내 메모리 셀의 위치에 따라 다소 달라질 수 있다. 메모리 셀에 인가되는 판독 전압의 차이는 확률 밀도 함수(PDF: probability density function)에 의해 통계학적으로 기술될 수 있다.
도 6은 이러한 PDF를 도시한다. 도 6에서 도시된 바와 같이, 워드라인과 비트라인 사이에 가장 자주 인가되는 판독 전압이 “V”이다. 그러나 확률 밀도 함수에 의해 나타나는 바와 같이, 판독 전압이 "V"보다 더 높거나 낮을 수 있는 유의미한 확률이 존재한다. 일부 실시예에서, 확률 밀도 함수는 정규 분포, 또는 가우시안 분포를 가질 수 있다.
도 7A는 메모리 셀 양단에 인가된 전압과, 상기 전압에 반응하여 메모리 셀에 의해 전도되는 전류 간의 관계의 하나의 실시예를 도시한다. 도 7A에서 도시되는 바와 같이, 메모리 셀 양단의 전압이 증가할수록, 전류가 증가한다. 일부 실시예에서, 전압과 전류 간 관계는 실질적으로 선형일 수 있다.
일부 실시예에서, 메모리 요소(28)는 4개의 서로 다른 저항 상태 중 하나로 구성될 수 있다. 따라서 메모리 요소(28)는 2비트 정보를 표현할 수 있다. 물론, 메모리 요소(28)가 4개보다 더 많거나, 더 적은 개수의 서로 다른 저항 상태를 가져서, 2비트보다 크거나, 작은 정보를 표현하는 그 밖의 다른 실시예가 가능하다. 특정 전압(가령, 판독 전압)이 메모리 셀(10) 양단에 인가될 때, 상기 특정 전압에 반응하여 메모리 셀(10)이 전도하는 전류의 크기는 메모리 요소(28)의 저항 상태에 따라 달리질 수 있다. 따라서 메모리 요소(28)의 현재 저항 상태는, 전압에 반응하여 메모리 셀(10)에 의해 전도되는 전류를 측정함으로써, 결정될 수 있다. 앞서 기재된 바와 같이, 메모리 셀(10) 양단에 인가되는 전압은 PDF(가령, 도 6에 도시된 PDF)에 따라 달라질 수 있다.
도 7B는 서로 중첩되는 4개의 전류 확률 밀도 함수(14, 16, 18 및 20)를 도시한다. PDF(14)는, 도 6에 도시된 PDF를 갖는 전압(가령, 판독 전압)이 메모리 셀(10) 양단에 인가될 때, 상기 메모리 셀(10)이 특정 크기의 전류를 전도할 확률을 표현할 수 있다. PDF(14)의 중앙값은 "I1"의 전류 값이다. 따라서 전류가 "I1"보다 높거나, 낮을 어떠한 확률이 존재할지라도, 가장 가능성 있는 전류 값(most likely current value)은 "I1"이다.
PDF(14)는 메모리 요소(28)의 서로 다른 4개의 저항 상태 중 하나(즉, 4개 중, 가장 높은 저항을 갖는, 따라서 가장 낮은 전류를 갖는 상태)와 연계될 수 있다. PDF(16, 18 및 20)은 메모리 요소(28)의 나머지 3개의 저항 상태와 각각 연계된다. 예를 들면, 메모리 요소(28)가 제 2 저항 상태이고, 전압이 메모리 셀(10) 양단에 인가되는 경우, 최종 전류의 중앙값은 "I2"이고, PDF(16)를 가질 수 있다. 마찬가지로, 메모리 요소(28)가 제 3 저항 상태인 경우, 최종 전류의 중앙값이 “I3"이며, PDF(18)를 가지며, 메모리 요소(28)가 제 4 저항 상태(최소 저항 상태)인 경우, 최종 전류의 중앙값은 "I4"이며, PDF(20)를 가질 수 있다.
도 7C에서, 메모리 요소(28)가 4개의 저항 상태 중 임의의 하나일 가능성이 모두 동일하다는 가정을 기초로, PDF(14, 16, 18 및 20)는 하나의 단일 PDF로 조합된다. 도 7C의 PDF의 피크(peak)는 전류 값 "I1", "I2", "I3" 및 “I4"이다. 도 7C는 또한, 메모리 요소(28)의 4개의 저항 상태와 각각 연계되어 있는 4개의 범위(36, 38, 40 및 42)도 나타낸다. 메모리 요소(28)가 어느 상태로 설정되는지를 판단하기 위해, 범위(36, 38, 40 및 42)가 사용될 수 있다. 예를 들어, 메모리 셀(10)에 판독 전압을 인가하고, 최종 전류를 측정한 후, 상기 전류가 범위(36) 내에 있다면, 메모리 요소(28)는 범위(36)와 연계된 저항 상태로 설정되었으며 따라서 메모리 셀(10)은 상기 저항 상태와 연계된 특정 비트 값(가령, “00”)을 저장하는 중이라고 판단될 수 있다.
그러나 범위(36, 38, 40 및 42)를 PDF(14, 16, 18 및 20)와 비교하면, 전류가 범위(36) 내에 있는 경우, 메모리 요소(28)는, 제 1 저항 상태 대신, 제 2 저항 상태로 설정되어 있을 수 있는 것이 가능하다고 결론 내려질 수 있다. 예를 들어, (도 6의 PDF의 좌측 단측(left hand tail) 상에서) 메모리 셀(10)에 인가된 판독 전압이 낮으며, 메모리 요소(28)가 두 번째로 높은 저항 상태(PDF(16)에 대응하는 저항 상태)로 설정된 경우, 최종 전류는, 예상될 수 있는 범위(38)가 아닌, 범위(36) 내에 있을 수 있다. 따라서 메모리 셀(10)을 판독할 때, 오류가 발생할 수 있다.
도 8A는 메모리 셀 양단에 인가되는 전압과, 상기 전압의 결과로서 메모리 셀에 의해 전도되는 전류의 관계에 대한 또 다른 실시예를 도시한다. 도 8A에서 도시되는 바와 같이, 메모리 셀 양단의 전압이 0에서부터 증가함에 따라, 전류는 변곡점(transition point)(68)까지 증가된다. 전압이 변곡점(68)의 전압 너머까지 증가할 때, 전류는 변곡점(78)까지 감소한다. 덧붙여, 전압이 변곡점(78) 너머까지 증가할 때, 전류가 증가한다.
일부 실시예에서, 도 8A에서 도시된 전압-전류 관계는 다이오드(26)로부터 얻어질 수 있다. 도 8A에서 도시된 특성을 갖는 전압-전류 관계를 생성하기 위해, 다이오드(26)는 (앞서 설명된 바와 같이) 띠간격 엔지니어링될 수 있다. 또한, 변곡점(68 및 78) 외의 변곡점을 갖는 그 밖의 다른 전압-전류 관계가 가능하다.
일부 실시예에서, 앞서 언급된 바와 같이, 다이오드(26)의 절연성 물질(34)이 3개의 서로 다른 유전체 물질(가령, 도 2-3의 물질(54, 56 및 58))의 스택을 포함할 수 있다. 복수의 층이 특정 장벽 높이를 갖도록 띠간격 엔지니어링될 수 있다. 예를 들어, 층들은 장벽 높이가 오름차순, 또는 내림차순으로 배열될 수 있다. 따라서 다이오드(26)는 도 8A에서 도시된 바와 같이 둘 이상의 변곡점을 갖는 전압-전류 관계를 가질 수 있다. 실제로, 일부 실시예에서, 층의 개수가 증가된 경우, 변곡점의 개수도 증가될 수 있다.
따라서 제 1 전압이 다이오드(26)(가령, 도 2에서 도시된 바와 같은 유전체 물질의 복수의 층을 갖는 다이오드(26)의 실시예)의 제 1 및 제 2 전극 양단에 인가될 때, 상기 다이오드(26)가 제 1 전극(물질(32))에서 제 2 전극(물질(22))으로 제 1 전류를 전도할 수 있다. 예를 들어, 제 1 전압과 제 1 전류는 도 8A의 변곡점(68)에서의 전압과 전류에 대응할 수 있다. 또는, 제 2 전압이 상기 제 1 및 제 2 전극 양단에 인가될 때, 상기 다이오드(26)는 제 1 전극에서 제 2 전극으로 제 2 전류를 전도할 수 있다. 제 2 전압은 제 1 전압과 동일한 극성을 가질 수 있으며, 제 1 전압보다 더 큰 크기를 가질 수 있다. 그러나 제 2 전류는 제 1 전류보다 작을 수 있다. 예를 들어, 제 2 전압과 제 2 전류가 도 8A의 변곡점(78)에서의 전압과 전류에 대응할 수 있다.
또는, 제 3 전압이 상기 제 1 및 제 2 전극 양단에 인가될 때, 상기 다이오드(26)가 상기 제 1 전극에서 상기 제 2 전극으로 제 3 전류를 전도할 수 있다. 상기 제 3 전압은 제 1 및 제 2 전압과 동일한 극성을 가질 수 있으며, 제 1 및 제 2 전압보다 더 큰 크기를 가질 수 있다. (가령, 제 3 전압과 제 3 전류가 도 8A의 점(69)에 대응하는 경우) 제 3 전류는 제 2 전류보다 클 수 있고, (가령, 제 3 전압과 제 3 전류가 도 8A의 점(71)에 대응하는 경우) 제 1 전류의 크기보다도 클 수 있다.
일부 실시예에서, 다이오드(26)의 전압-전류 관계는, 변곡점(68 및 78)에 추가로, 2개의 변곡점(도면상 도시되지 않음)을 포함하여, 제 4 전압이 상기 제 1 및 제 2 전극 양단에 인가될 때, 다이오드(26)가 상기 제 1 전극에서 상기 제 2 전극으로 제 4 전류를 전도할 수 있다. 상기 제 4 전압은 제 1, 제 2 및 제 3 전압과 동일한 극성을 가질 수 있으며, 제 1 , 제 2 및 제 3 전압보다 더 큰 크기를 가질 수 있다. 상기 제 4 전류는 제 3 전류의 크기보다 작지만, 제 1 및 제 2 전류의 크기보다 클 수 있다.
덧붙여, 다이오드(26)는 문턱 전압을 가질 수 있는데, 상기 문턱 전압 이상에서, 다이오드(26)가 전류를 전도할 수 있다. 제 1 전압과 제 2 전압 모두 상기 문턱 전압보다 높을 수 있다.
또한 제 1 전압과 제 1 전류가 변곡점(68)에 대응하는 경우, 그리고 전압이 제 1 전압보다 약간 증가된 경우, 최종 전류는 제 1 전류보다 낮을 것이다. 마찬가지로, 전압이 제 1 전압보다 약간 감소되는 경우에도, 최종 전류는 제 1 전류보다 낮을 것이다.
도 8B는 중첩되어 있는 4개의 전류 확률 밀도 함수(44, 46, 48 및 50)를 도시한다. PDF(44, 46, 48 및 50)는, 앞서 설명된 메모리 요소(28)의 4개의 저항 상태와 각각 연계될 수 있다. PDF(44)는, 도 6에서 도시된 PDF를 갖는 전압(가령, 판독 전압)이 메모리 셀(10) 양단에 인가될 때 메모리 셀(10)이 특정 크기의 전류를 전도할 확률을 나타낼 수 있다.
PDF(44)는 메모리 요소(28)의 4개의 서로 다른 저항 상태 중 하나(즉, 4개 중 가장 높은 저항을 갖는, 따라서 가장 낮은 전류를 갖는 상태)와 연계될 수 있다. PDF(46, 48 및 50)는 메모리 요소(28)의 나머지 3개의 저항 상태와 각각 연계된다. 예를 들면, 메모리 요소(28)가 제 2 저항 상태이고, 전압이 메모리 셀(10) 양단에 인가된 경우, 최종 전류의 중앙값은 “I2”일 수 있으며, 상기 최종 전류는 PDF(46)를 가질 수 있다. 마찬가지로, 메모리 요소(28)가 제 3 저항 상태인 경우, 최종 전류는 "I3"의 중앙값을 갖고, PDF(48)를 가질 수 있으며, 메모리 요소(28)가 제 4 저항 상태(최소 저항 상태)인 경우, 최종 전류는 “I4”의 중앙값을 갖고 PDF(50)를 가질 수 있다.
두 PDF 집합(44, 46, 48 및 50) 및 (14, 16, 18 및 20) 모두, 도 6의 PDF를 갖는 전압으로부터 야기되는 전류를 설명하지만, PDF(44, 46, 48 및 50)의 형태는 PDF(14, 16, 18 및 20)의 형태와 다르다. 이러한 형태의 차이는, 다이오드(26)가 변곡점(예를 들어, 변곡점(68 및 78))을 갖도록 띠간격 엔지니어링될 때 다이오드(26)에 의해 발생되는 도 8A의 전압-전류 관계 때문이다. 이러한 전압-전류 관계 때문에, PDF(44, 46, 48 및 50)는, PDF(14, 16, 18 및 20)들 간에 겹치는 크기보다 덜 겹칠 수 있다. 일부 실시예에서, PDF(44, 46, 48 및 50)는 실질적으로 전혀 겹치지 않을 수 있다.
도 8C에서, 메모리 요소(28)가 4개의 저항 상태 중 임의의 하나일 가능성이 모두 동일하다는 가정을 기초로, PDF(44, 46, 48 및 50)가 하나의 단일 PDF로 조합된다. 도 8C의 PDF는 값 "I1", "I2", "I3" 및 "I4" 사이에 깊은 골(valley)을 갖는다. 범위(36, 38, 40 및 42)는 도 8C에서 도시되고, 메모리 요소(28)의 4개의 저항 상태와 각각 연계된다. 범위(36, 38, 40 및 42)를 PDF(44, 46, 48 및 50)와 비교하면, 전류가 범위(38) 내에 있는 경우, PDF(44) 또는 PDF(48)가 영역(38)에 거의, 또는 전혀 겹치지 않기 때문에, 메모리 요소(28)가, 제 1 저항 상태가 아니라, 제 2 저항 상태로 설정되어 있을 가능성이 매우 높다고 결론 내려질 수 있다. 따라서 도 8A와 유사한 전압-전류 관계를 갖는 다이오드는, 도 7A와 유사한 전압-전류 관계를 갖는 다이오드와 비교해서, 메모리 셀(10)의 저항 상태를 판단하는 것과 관련된 오류를 상당히 감소시킬 수 있다.
실제로, 일부 실시예에서, 도 7A와 유사한 전압-전류 관계를 갖는 메모리 셀에서는 오류 발생할 확률이 높기 때문에, 셋 이상의 저항 상태를 이용하는 것이 실용적이지 않을 수 있다. 따라서 이러한 메모리 셀은 2개의 저항 상태 중 하나로 설정되고 1비트의 정보만 저장할 수 있다. 이와 달리, 메모리 셀이 도 8A와 유사한 전압-전류 관계를 갖는 경우, 4개의 메모리 상태가 사용되어, 메모리 셀이 2비트 정보를 저장할 수 있도록 할 수 있다.
도 9는 메모리 셀(10)의 또 다른 전압-전류 관계를 도시한다. 이러한 관계에 따르면, "V1"의 전압으로부터 도출된 전류가 극댓값일 수 있다. 전압이 "V1" 이상으로 증가하거나 "V1" 이하로 감소하는 경우, 전류가 감소할 수 있다. 마찬가지로, 전압 "V2", "V3" 및 "V4"가 극댓값들일 수 있다. 도 9의 전압-전류 관계는, 다이오드(26)가 이러한 전압-전류 관계를 생성하도록 (앞서 설명된 방법을 이용하여) 띠간격 엔지니어링된 경우 다이오드(26)로부터 도출될 수 있다.
일부 실시예에서, "V1"의 값을 갖는 프로그램 전압을 메모리 셀(10) 양단에 인가함으로써, 메모리 셀(10)은 제 1 저항 상태로 설정될 수 있다. 일부 실시예에서, 상기 프로그램 전압은, 도 6의 PDF와 유사한 가우시안 분포를 갖는 PDF를 가질 수 있다. 그러나 다이오드(26)가 도 9의 전압-전류 관계를 프로그램 전류에 적용할 수 있기 때문에, 상기 프로그램 전압에 반응하여 메모리 셀(10)에 의해 전도되는 프로그램 전류는, 프로그램 전압의 PDF보다 더 조밀한(tight) PDF를 가질 수 있다. 프로그램 전류는, 메모리 요소(28)가 제 1 저항 상태로 있도록, 상기 메모리 요소(28)를 변경할 수 있다.
이와 유사하게, 각각 "V2", "V3" 또는 "V4"의 프로그램 전압을 메모리 셀(10) 양단에 인가함으로써, 메모리 셀(10)은 제 2, 제 3, 또는 제 4 저항 상태로 설정될 수 있다. 따라서 도 9의 전압-전류 관계의 결과로서, 다이오드(26)는 가능성 높은(likely) 프로그램 전류의 범위를 좁힐 수 있다. 따라서 다이오드(26)에 의해, 4개의 개별 범위의 프로그램 전류가 메모리 요소(28)를 4개의 개별 저항 상태 중 하나로 프로그램할 수 있다. 일부 실시예에서, 프로그램 전류의 4개의 범위들은 실질적으로 겹치지 않으며, 따라서, 4개의 개별 저항 상태도 실질적으로 겹치지 않을 수 있다.
예를 들어, 메모리 셀(10)은, 도 8C의 범위(36, 40 또는 42)와 연계된 저항 상태들 중에서 선택된 제 1 저항 상태일 수 있다. 제 1 전류가 메모리 요소(28)와 다이오드(26)를 흐르도록 제 1 프로그램 전압이 워드라인(24)과 비트라인(22) 양단에 인가될 수 있다. 상기 제 1 프로그램 전압이 도 9의 범위(112) 내에 있을 수 있으며, 상기 범위(112)는 전압 "V2"에서 전압 "V2" 이상의 변곡점까지이다. 제 1 전류의 결과로서, 메모리 요소(28)의 저항 상태가 제 1 저항 상태에서, 도 8C의 범위(38)와 연계된 제 2 저항 상태로 변할 수 있다.
따라서 메모리 셀(10)은, 제 2 저항 상태 대신, 제 1 저항 상태이도록 재-프로그램(re-program)될 수 있다. 그 후, 제 2 전류가 메모리 요소(28)와 다이오드(26)를 통과하여 흐르도록, 제 2 프로그램 전압이 워드라인(24)과 비트라인(22) 양단에 인가될 수 있다. 상기 제 2 프로그램 전압은 범위(112) 내에 있을 수 있으며, 제 1 프로그램 전압보다 클 수 있다. 제 2 전류의 결과로서, 메모리 요소(28)의 저항 상태가 제 1 저항 상태에서 제 2 저항 상태로 변경될 수 있다. 상기 제 2 프로그램 전압이 상기 제 1 프로그램 전압보다 더 크다는 점에도 불구하고, 도 9에 도시된 다이오드(26)의 전압-전류 관계 때문에, 제 2 전류는 제 1 전류보다 작을 수 있다.
다이오드(26)외의 다른 디바이스가 도 8A의 전압-전류 관계와 유사한 전압-전류 관계를 가질 수 있다. 예를 들어, 사이리스터(thyristor)를 형성하도록 연결된 2개의 다이오드가, 도 8A의 전압-전류 관계와 유사한 둘 이상의 변곡점을 갖는 전압-전류 관계를 가질 수 있다.
도 4-5의 메모리 셀은 각각의 메모리 셀에 하나의 다이오드를 갖는다. 또 다른 실시예에서, 하나의 메모리 셀에 복수의 다이오드가 사용될 수 있다. 예를 들어, 한 쌍의 다이오드가 백-투-백(back-to-back) 배열로 제공되어, SCR(silicon controlled rectifier) 또는 사이리스터 타입 속성을 제공할 수 있다. 도 10은 백-투-백 다이오드 배열을 포함하는 메모리 셀을 도시한다. 앞서 도 1-9를 기술할 때 사용된 도면부호화 유사한 도면부호가 도 10을 참조할 때 적정하게 사용될 것이다.
도 10은 반도체 구조물의 일부분(70)을 도시하며, 상기 일부분(70) 옆에 개략적 회로도(72)가 도시되어, 상기 일부분(70)에 포함된 전기적 구성요소가 도시될 수 있다. 개략적 회로도(72)에 따르면, 상기 부분이 워드라인(22), 비트라인(24), 메모리 요소(28), 제 1 다이오드(74) 및 제 2 다이오드(76)를 포함한다. 상기 제 1 및 제 2 다이오드는 서로, 백-투-백(back-to-back) 배향으로 인접하여 위치한다.
부분(70)은 베이스(12)와, (비트라인(24), 메모리 요소(28) 및 전도성 물질(32)을 포함하는) 메모리 컴포넌트(52)와, 상기 메모리 컴포넌트와 워드라인 사이에 놓이는 다이오드(74 및 76)를 포함한다. 상기 다이오드(74)는 다이오드 유전체 물질(80, 82 및 84)을 포함하고, 상기 다이오드(76)는 다이오드 유전체 물질(90, 92 및 94)을 포함한다. 유전체 물질(80, 82, 84, 90, 92 및 94)은 앞서 다이오드 유전체 물질용으로 언급된 조성물들 중 임의의 것을 포함할 수 있다.
전도성 물질(98)이 다이오드들 사이에 위치하여, 다이오드들을 서로 연결한다. 상기 전도성 물질은 임의의 적합한 조성물을 포함할 수 있으며, 예를 들어, 하나 이상의 금속(가령, 탄탈럼, 백금, 텅스텐, 알루미늄, 구리 및 금 중 하나 이상) 및/또는 하나 이상의 금속-함유 조성물(가령, 금속 실리사이드 또는 금속 니트라이드)를 포함할 수 있다.
도 10의 다이오드(74 및 76)의 조합은 둘 이상의 변곡점을 갖는 전압-전류 관계(가령, 도 8A 또는 도 9의 전압-전류 관계)를 가질 수 있다. 따라서 다이오드(74 및 76)의 조합을 포함하여, 메모리 셀을 판독할 때, 도 8B에서 도시된 것과 유사한 형태의 PDF를 갖는 전류가, 메모리 셀에 의해 전도될 수 있다. 따라서 앞서 언급된 바와 같이 PDF가 겹치지 않거나 최소한으로만 겹친다는 점 때문에, 메모리 셀이 4개의 서로 다른 저항 상태 중 하나로 설정되어 상기 메모리 셀이 2비트 정보를 저장할 수 있도록 하는 것이 실용적일 수 있다.
도 11은 메모리 셀의 어레이의 하나의 실시예를 도시하는 개략적 회로도이다. 도 11에서 도시된 바와 같이, 각각의 메모리 셀은 메모리 요소(28)와 2개의 다이오드(즉, 다이오드(26) 및 다이오드(30))를 포함한다.
메모리 셀에 2개의 다이오드를 가짐으로써, 메모리 셀에 하나의 다이오드를 갖는 것보다 이점이 있을 수 있다. 예를 들어, 다이오드(26)는, 도 6-9와 관련하여 앞서 설명된 특징 및 이점을 가능하게 하는 도 8A 또는 도 9와 유사한 전압-전류 관계를 가질 수 있다. 그러나 일부 실시예에서, 바람직하지 않은 크기의 전력을 소모하거나 이웃하는 메모리 셀을 교란시키기에 충분히 클 수 있는(가령, 0.01㎂ 내지 0.5㎂의) 역방향 바이어스가 인가될 때 다이오드(26)는 누설 전류를 허용할 수 있다. 이와 달리, 다이오드(30)는, 역방향 바이어스될 때, 매우 낮은 누설 전류(가령, 피코암페어 또는 펨토암페어 범위의 전류)를 가질 수 있지만, 도 7의 전압-ㅈj전압-전류 관계와 유사한 전압-전류 관계를 가질 수 있다. 직렬 연결된 다이오드(26)와 다이오드(30)를 이용하여, 상기 메모리 셀은 도 8A 또는 9와 유사한 전압-전류 관계를 가질 수도 있고 역방향 바이어스될 때 매우 낮은 누설 전류를 가질 수도 있다.
도 12는 구조물의 일부분(86)을 도시하고, 상기 부분(86) 옆에 개략적 회로도(87)를 도시하여, 상기 부분(86)에 포함되는 전기적 구성요소들을 도시한다. 앞서, 도 1-11 관련하여 기재할 때 사용된 도면부호와 유사한 도면부호가 적정하게 도 12를 참조할 때 사용된다.
부분(86)은 베이스(12), 비트라인(22), 다이오드(26), 메모리 요소(28) 및 워드라인(24)을 포함하며, 이들 각각은 앞서 기재되었다. 도 12에 도시된 실시예에서, 다이오드(26)는, 물질(22) 대신, 전도성 물질(100)을 포함한다. 물질(100)은, 예를 들어, 알루미늄, 텅스텐, 몰리브데넘, 백금, 니켈, 탄탈럼, 구리, 티타늄, 텅스텐 실리사이드 및 탄탈럼 실리사이드 중 하나를 포함하는 임의의 적합한 조성물, 또는 조성물들의 조합을 포함할 수 있으며, 물질(32)은 예를 들어, 알루미늄, 텅스텐, 몰리브데넘, 백금, 니켈, 탄탈럼, 구리, 티타늄, 텅스텐 실리사이드 및 탄탈럼 실리사이드 중 다른 하나를 포함할 수 있다. 일부 실시예에서, 물질(100)은 약 2나노미터 내지 약 20나노미터의 두께를 가질 수 있다. 도 1-4와 관련하여 앞서 설명된 바와 같이, 물질(34)은 서로 다른 유전체 물질의 복수의 층을 포함할 수 있다.
덧붙여, 부분(86)은 다이오드(30)를 포함한다. 일부 실시예에서, 다이오드(30)는 p-도핑된 실리콘 층(102)과 n-도핑된 실리콘 층(104)을 포함할 수 있다. 일부 실시예에서, 다이오드(30)가 p-도핑된 실리콘 층(102)과 n-도핑된 실리콘 층(104)을 포함하는 경우, 물질(22)은 전도성-도핑된 반도체(가령, 전도성-도핑된 실리콘)를 포함할 수 있다. 비트라인(22)의 전위가 워드라인(24)의 전위보다 더 높도록 전압이 비트라인(22)과 워드라인(24)에 인가될 때(메모리 셀이 역방향 바이어스될 때), 전류가 비트라인(22)에서 메모리 요소(28)를 통과하여 워드라인(24)으로 흐르게 하도록 다이오드(30)가 설정될 수 있다. 일부 실시예에서, 다이오드(30)는 역방향 바이어스될 때 매우 낮은(가령, 0.1picoA 이하의) 누설 전류를 갖도록 설정될 수 있다.
2개의 다이오드를 갖는 메모리 셀의 또 다른 실시예가 도 13에 도시되어 있다. 도 13은 구조물의 일부분(88)을 도시하고, 부분(88)에 이웃한 개략적 회로도(89)를 도시하여, 상기 일부분(88)에 포함된 전기적 구성요소를 도시할 수 있다. 앞서 도 1-12와 관련된 기재에서 사용된 것과 유사한 도면부호가 적정하게 도 12를 참조할 때 사용된다.
상기 일부분(88)은 베이스(12), 비트라인(22), 다이오드(26), 메모리 요소(28) 및 워드라인(24)을 포함하며, 이들 각각은 앞서 상세히 기재되었다. 도 1-4와 관련하여 설명된 바와 같이, 다이오드(26)는 서로 다른 유전체 물질의 복수의 층을 포함할 수 있다.
덧붙여, 상기 일부분(88)은 다이오드(30)를 포함한다. 도시된 실시예에서, 다이오드(30)는 반도체 물질(110)과, 상기 반도체 물질(110)과 물리적으로 직접 접촉하여 있는 금속 물질(108)을 포함하며, 상기 반도체 물질(110)과 상기 금속 물질(108)은 함께 쇼트키 다이오드(Schottky diode)를 형성한다. 금속 물질(108)은, 텅스텐, 탄탈럼, 티타늄, 몰리브데넘, 구리, 코발트, 백금, 팔라듐, 니켈 및 이들의 실리사이드를 포함하는 임의의 적합한 조성물, 또는 조성물들의 조합을 포함할 수 있다. 이에 추가로, 또는 이를 대체하여, 금속 물질(108)은 지르코늄, 망간, 아연, 인듐, 스칸듐, 이트륨 및 이들의 옥사이드 중 하나 이상을 포함할 수 있다. 반도체 물질(110)은 비정질 실리콘 및/또는 결정질 실리콘을 포함할 수 있다. 일부 실시예에서, 반도체 물질(110)은 도핑되지 않을 수 있다.
쇼트키 다이오드(30)는, 비트라인(22)의 전위가 워드라인(24)의 전위보다 더 높도록, 비트라인(22) 및 워드라인(24) 양단에 전압이 인가될 때(메모리 셀이 역방향 바이어스될 때), 전류가 비트라인(22)에서 메모리 요소(28)를 통과하여 워드라인(24)으로 흐르지 못하게 하도록 설정될 수 있다. 일부 실시예에서, 다이오드(30)는, 역방향 바이어스될 때, 매우 낮은(예를 들어, 0.1picoA 이하의) 누설 전류를 갖도록 설정될 수 있다.
도 13의 실시예는 다음과 같이 제조될 수 있다. 먼저, 물질(22)이 베이스(12) 위에 형성될 수 있다. 포토리소그래피 공정 및 1회 이상의 식각을 이용하여, 물질(22)이 패턴처리될 수 있다. 그 후, 물질(34)이 물질(22) 위에 형성될 수 있다. 일부 실시예에서, 물질(34)은 물질(22) 상에 증착될 수 있으며, 포토리소그래피 공정 및 1회 이상의 에칭을 이용하여 패턴처리될 수 있다. 물질(34)은 임의의 적합한 방법(가령, ALD(atomic layer deposition, 원자층 증착))을 이용해 증착될 수 있다. 앞서 설명된 바와 같이, 물질(34)은 서로 다른 유전체 물질의 복수의 층을 포함할 수 있다. 이 경우, 물질(34)의 층은 개별적으로 증착되고, 포토리소그래피 공정 및 1회 이상의 식각을 이용하여 패턴처리될 수 있다.
일부 실시예에서, 물질(34)을 형성할 때 사용된 방법은, 상기 방법에 의해, 물질(22)의 크기를 실질적으로 변경하지 않도록, 또는 그렇지 않더라도 물질(22)이 다이오드(26)의 전극으로서 동작 불능 상태가 되지 않도록, 선택될 수 있다. 예를 들어, 물질(34)의 형성의 결과로서, 물질(22)의 크기나 형태가 변형되지 않도록, 물질(34)을 형성할 때 사용되는 최대 온도는 물질(22)의 용융 온도 이하일 수 있다.
그 후, 물질(32)이 물질(34) 위에 형성될 수 있다. 포토리소그래피 공정 및 1회 이상의 식각을 이용하여, 물질(32)이 패턴처리될 수 있다. 물질(32)은 도핑되지 않을 수 있으며, 물질(32)의 형성은 물질(22)의 용융 온도보다 높은 온도를 이용하지 않을 수 있다. 그 후, 반도체 물질(110)이 물질(32) 위에 형성될 수 있다. 예를 들어, 반도체 물질(110)이 증착될 수 있다. 포토리소그래피 공정 및 1회 이상의 식각을 이용함으로써, 반도체 물질(110)이 패턴처리될 수 있다. 앞서 언급된 바와 같이, 반도체 물질(110)은 도핑되지 않을 수 있다. 왜냐하면, 반도체 물질(110)의 도핑 및/또는 어닐링은 물질(22)이나 물질(34)의 용융 온도보다 더 높은 온도와 관련될 수 있기 때문이다.
그 후, 금속 물질(108)이 반도체 물질(110) 위에 형성될 수 있다. 금속 물질(108)은, 예를 들어, ALD를 이용하여 증착될 수 있다. 포토리소그래피 공정 및 1회 이상의 식각을 이용하여 금속 물질(108)이 패턴처리될 수 있다.
그 후, 메모리 요소(28)가 금속 물질(108) 위에 형성된다. 포토리소그래피 공정 및 1회 이상의 식각을 이용하여 메모리 요소 물질을 패턴처리함으로써, 메모리 요소(28)는 형성될 수 있다.
그 후, 워드라인 물질이 메모리 요소(28) 위에 형성된다. 워드라인(24)과 메모리 요소(28)를 형성할 때 사용되는 최대 온도는 물질(108, 32)의 용융 온도보다 낮아서, 워드라인(24) 또는 메모리 요소(28)의 형성의 결과로, 이들 물질들의 크기나 형태가 변형되지 않을 수 있다.
도 13은 비트라인(22)과 다이오드(30) 사이에 제공된 다이오드(26)를 도시한다. 그 밖의 다른 구성에서, 메모리 요소(28)와 다이오드(30) 사이에 다이오드(26)가 제공될 수 있다. 이러한 그 밖의 다른 구성을 형성하기 위해 사용되는 제조 공정은, 다이오드(26)가 다이오드(30)보다 먼저 형성되는 것 대신, 다이오드(30)보다 나중에, 형성될 수 있다는 점을 제외하고, 도 13의 구성을 형성하기 위해 사용되는 제조 공정과 유사할 수 있다. 또 다른 실시예에서, (워드라인이 비트라인 아래에 위치하도록) 워드라인과 비트라인의 배향이 반전될 수 있으며, 워드라인과 메모리 요소 사이에, 또는 비트라인과 메모리 요소 사이에, 다이오드가 형성될 수 있다.
일부 실시예에서, 수직으로 적층된 2개의 메모리 셀이 하나의 단일 비트라인을 공유할 수 있다. 메모리 셀들을 수직으로 적층하는 것과 같은 이러한 제조 공정은, 2개의 수직 적층된 메모리 셀 각각이 서로 다른 비트라인을 갖는 경우보다 더 적은 수의 공정 단계를 이용할 수 있다.
도 14는 구조물의 일부분(96)을 도시하며, 상기 일부분(96) 옆에 개략적 회로도(97)를 도시하여, 상기 일부분(96)에 포함되는 전기적 구성요소들을 도시할 수 있다. 앞서 도 1-13 관련 기재에서 사용된 도면부호와 유사한 것이 도 14를 참조할 때, 적정하게 사용된다.
상기 일부분(96)은 베이스(12)와, 2개의 워드라인(24)과, 2개의 메모리 요소(28)와, 2개의 다이오드(26)와, 비트라인(22)을 포함하며, 이들 각각은 앞서 상세히 설명되었다. 도 1-4 관련하여 앞서 기재된 바와 같이, 각각의 다이오드(26)는 서로 다른 유전체 물질의 복수의 층을 포함할 수 있다.
상부 워드라인(24)의 전위가 비트라인(22)의 전위보다 높고 상부 다이오드(26)가 순방향 바이어스되도록, 상부 워드라인(24) 및 비트라인(22) 양단에 전압을 인가함으로써, 상기 일부분(96)의 상부 메모리 셀이 판독, 또는 프로그램될 수 있다. 전압에 반응하여, 전류가 상부 워드라인(24)에서 상부 메모리 셀을 통과하여 비트라인(22)으로 흐를 수 있다. 상부 메모리 셀을 판독하거나, 상기 상부 메모리 셀을 프로그램하도록 상기 전류가 사용될 수 있다. 상부 메모리 셀을 판독하거나 프로그램하는 동안, 하부 메모리 셀 양단에, 하부 다이오드(26)를 역방향 바이어스하는 전압이 인가되어, 상기 상부 메모리 셀을 통과하여 흐르는 전류가 비트라인(22)에서 하부 메모리 요소(28)를 통과하여 하부 워드라인(24)으로 흐르지 못하게 될 수 있다. 이로써, 상부 메모리 셀의 판독 또는 프로그램 동안 하부 메모리 셀의 저항 상태가 변경될 가능성이 감소된다. 하부 다이오드(26)를 역방향 바이어스하기 위해, 비트라인(22)의 전위가 워드라인(24)의 전위보다 높도록 비트라인(22) 및 하부 워드라인(24) 양단에 전압이 인가될 수 있다.
상기 일부분(96)의 하부 메모리 셀의 판독 또는 프로그램 시, 유사한 공정이 사용되어, 하부 다이오드(26)가 순방향 바이어스되는 동안 상부 다이오드(26)가 역방향 바이어스되어, 전류가 하부 메모리 셀을 통과하여 흐를 수 있다. 상기 전류는 하부 메모리 셀을 판독하거나 프로그램하기 위해 사용될 수 있다. 상부 다이오드(26)가 역방향 바이어스되기 때문에, 상기 상부 다이오드는 전류가 상기 상부 메모리 요소(28)를 통과하여 흐르지 못하게 할 수 있으며, 이로 인해서, 하부 메모리 셀의 판독이나 프로그램 동안 상부 메모리 셀의 저항 상태가 변경될 가능성이 감소될 수 있다.
도 14의 실시예가 이하와 같이 제조될 수 있다. 먼저, 물질(24)이 베이스(12) 위에 형성될 수 있다. 포토리소그래피 공정 및 1회 이상의 식각을 이용함으로써, 물질(24)이 패턴처리될 수 있다. 일부 실시예에서, 임의의 적합한 방법예를 들어, ALD(Atomic Layer Deposition, 원자층 증착)을 이용하여 물질(24)이 베이스(12) 위에 증착될 수 있다. 상부 메모리 셀을 형성하기 위해 물질(34, 32, 28 및 24)을 형성하는 방법이 반복된다.
도 14는 비트라인(22)과 메모리 요소(28) 사이에 제공되는 다이오드(26)를 도시한다. 그 밖의 다른 구성에서, 다이오드(26)는 메모리 요소(28)와 워드라인(24) 사이에 제공될 수 있다. 이러한 그 밖의 다른 구성을 형성하기 위해 사용되는 제조 공정은, 도 14의 구성을 형성하기 위해 사용되는 공정과 유사할 수 있다. 덧붙여, 일부 실시예에서, 상기 일부분(96)의 메모리 셀들 중 하나, 또는 둘 모두가, 도 13과 관련하여 앞서 기재된 단일 다이오드가 아닌, 2개의 다이오드(가령, 다이오드(26) 및 다이오드(30))를 포함할 수 있다.

Claims (62)

  1. 삭제
  2. 제 1 워드라인과,
    제 2 워드라인과,
    비트라인과,
    제 1 다이오드 및 제 1 메모리 요소를 포함하는 제 1 메모리 셀로서, 선택적으로 전류가 상기 제 1 워드라인에서 상기 제 1 메모리 요소를 통과해 상기 비트라인으로 흐르게 하고, 전류가 상기 비트라인에서 상기 제 1 메모리 요소를 통과해 상기 제 1 워드라인으로 흐르지 못하게 하도록 상기 제 1 다이오드가 설정되는 특징의, 상기 제 1 메모리 셀과,
    제 2 다이오드와 제 2 메모리 요소를 포함하는 제 2 메모리 셀로서, 전류가 상기 제 2 워드라인에서 상기 제 2 메모리 요소를 통과해 상기 비트라인으로 흐르게 하고, 전류가 상기 비트라인에서 상기 제 2 메모리 요소를 통과해 상기 제 2 워드라인으로 흐르지 못하게 하도록 상기 제 2 다이오드가 설정되는 특징의, 상기 제 2 메모리 셀
    을 포함하며,
    상기 제 1 다이오드는 제 1 유전체 물질, 제 1 금속 전극 및 제 2 금속 전극을 포함하며, 상기 제 2 다이오드는 제 2 유전체 물질, 제 3 금속 전극 및 제 4 금속 전극을 포함하고,
    상기 제 1 유전체 물질은 서로 다른 유전체 물질의 복수의 층을 포함하며, 상기 복수의 층은, 전압이 제 1 금속 전극과 제 2 금속 전극 양단에 인가될 때 상기 복수의 층들 간의 접합부에서 양자 우물을 형성하도록 설정되고,
    상기 복수의 층은 제 2 금속 전극과 제 1 금속 전극 사이에, 장벽 높이의 오름 차순으로, 물리적으로 배열되며, 복수의 층 중 제 2 금속 전극에 가장 가까운 층은, 복수의 층 중 가장 낮은 장벽 높이를 가지며, 복수의 층 중 제 1 금속 전극에 가장 가까운 층은, 복수의 층 중 가장 높은 장벽 높이를 갖는 것을 특징으로 하는 메모리 디바이스.
  3. 워드라인과,
    비트라인과,
    둘 이상의 서로 다른 저항 상태 중 하나로 선택적으로 설정 가능한 메모리 요소와,
    비트라인과 워드라인 양단에 인가되는 제 1 전압에 반응하여, 제 1 전류가 비트라인에서 메모리 요소를 통과하여 워드라인으로 흐르지 못하게 하도록 설정되는 제 1 다이오드와,
    유전체 물질을 포함하는 제 2 다이오드로서, 워드라인과 비트라인 양단에 인가되는 제 2 전압에 반응하여, 제 2 전류가 워드라인에서 메모리 요소를 통과하여 비트라인으로 흐르게 하도록 설정되는 특징의, 상기 제 2 다이오드
    를 포함하는 것을 특징으로 하는 메모리 디바이스.
  4. 제 3 항에 있어서, 상기 제 1 다이오드는, 금속 물질과 반도체 물질을 포함하는 쇼트키 다이오드(Schottky diode)를 포함하며, 상기 금속 물질은 상기 반도체 물질과 직접 접촉하고,
    상기 제 2 다이오드는 제 1 금속 전극과 제 2 금속 전극을 포함하며, 유전체 물질은 서로 다른 유전체 물질의 복수의 층을 포함하며, 상기 복수의 층은, 상기 제 2 전압에 반응해, 복수의 층의 층들 간의 접합부에 양자 우물을 형성하도록 설정되는 것을 특징으로 하는 메모리 디바이스.
  5. 기판 위에 비트라인을 형성하는 단계와,
    비트라인과 기판 모두 위에 워드라인을 형성하는 단계와,
    비트라인 위, 그리고 워드라인 아래에, 셋 이상의 서로 다른 저항 상태 중 하나로 선택적으로 설정 가능한 메모리 요소를 형성하는 단계와,
    상기 비트라인 위, 그리고 상기 워드라인 아래에 제 1 다이오드를 형성하는 단계로서, 상기 제 1 다이오드는, 비트라인 및 워드라인 양단에 인가되는 제 1 전압에 반응하여 제 1 전류가 상기 비트라인에서 상기 메모리 요소를 통과해 상기 워드라인으로 흐르지 못하게 하도록 설정되는 특징의 단계와,
    상기 비트라인 위, 그리고 상기 워드라인 아래에, 유전체 물질, 제 1 금속 전극 및 제 2 금속 전극을 포함하는 제 2 다이오드를 형성하는 단계로서, 상기 제 2 다이오드는, 워드라인과 비트라인 양단에 인가되는 제 2 전압에 반응하여 제 2 전류가 상기 워드라인에서 상기 메모리 요소를 통과해 상기 비트라인으로 흐르게 하도록 설정되는 특징의 단계
    를 포함하는 것을 특징으로 하는 메모리 디바이스 형성 방법.
  6. 제 5 항에 있어서, 상기 제 1 다이오드, 제 2 다이오드 및 메모리 요소의 형성 시 사용되는 최대 온도는 제 1 금속 전극의 용융 온도보다 낮고, 제 2 금속 전극의 용융 온도보다 낮은 것을 특징으로 하는 메모리 디바이스 형성 방법.
  7. 제 5 항에 있어서, 상기 제 1 다이오드는 금속 물질과 도핑되지 않은(undoped) 반도체 물질을 포함하는 쇼트키 다이오드(Schottky diode)를 포함하며, 상기 금속 물질은 도핑되지 않은 반도체 물질과 직접 접촉하는 것을 특징으로 하는 메모리 디바이스 형성 방법.
  8. 삭제
  9. 전류 전도성 장치에 있어서, 상기 장치는
    제 1 전극과,
    제 2 전극과,
    상기 제 1 전극 및 제 2 전극과 물리적으로 접촉하고 있는 유전체 물질
    을 포함하며,
    상기 장치는, 상기 제 1 전극과 제 2 전극 사이에 인가되는 제 1 전압에 반응하여 제 1 전극에서 유전체 물질을 통과해 제 2 전극으로 제 1 전류를 전도하도록, 그리고 제 1 전극과 제 2 전극 사이에 인가되는 제 2 전압에 반응하여 제 1 전극에서 유전체 물질을 통과해 제 2 전극으로 제 2 전류를 전도하도록 설정되며, 상기 제 2 전류는 제 1 전류보다 작고, 제 2 전압은 제 1 전압보다 크고,
    상기 장치는, 제 1 전극과 제 2 전극 사이에 인가되는 제 3 전압에 반응하여, 제 1 전극에서 유전체 물질을 통과해 제 2 전극으로 제 3 전류를 전도하도록 설정되며, 상기 제 3 전압은 상기 제 2 전압보다 크고, 상기 제 3 전류는 상기 제 1 전류보다도 크고 제 2 전류보다도 크고,
    상기 장치는, 제 1 전극과 제 2 전극 사이에 인가되는 제 4 전압에 반응하여, 제 1 전극에서 유전체 물질을 통과해 제 2 전극으로 제 4 전류를 전도하도록 더 설정되고, 제 4 전압은 제 3 전압보다 크고, 제 4 전류는 제 3 전류보다 작은 것을 특징으로 하는 전류 전도성 장치.
  10. 삭제
  11. 전류 전도성 장치에 있어서, 상기 장치는
    제 1 전극과,
    제 2 전극과,
    상기 제 1 전극 및 제 2 전극과 물리적으로 접촉하고 있는 유전체 물질
    을 포함하며,
    상기 장치는, 상기 제 1 전극과 제 2 전극 사이에 인가되는 제 1 전압에 반응하여 제 1 전극에서 유전체 물질을 통과해 제 2 전극으로 제 1 전류를 전도하도록, 그리고 제 1 전극과 제 2 전극 사이에 인가되는 제 2 전압에 반응하여 제 1 전극에서 유전체 물질을 통과해 제 2 전극으로 제 2 전류를 전도하도록 설정되며, 상기 제 2 전류는 제 1 전류보다 작고, 제 2 전압은 제 1 전압보다 크고,
    상기 유전체 물질은 복수의 층을 포함하며, 상기 복수의 층의 각각의 층은 서로 다른 유전체 물질을 포함하고, 상기 복수의 층 중 각각의 층은 하나의 원자가띠 에너지 준위를 가지며, 상기 복수의 층의 원자가띠 에너지 준위들은 정렬되는 것을 특징으로 하는 전류 전도성 장치.
  12. 삭제
  13. 워드라인과,
    비트라인과,
    셋 이상의 서로 다른 저항 상태 중 하나로 선택적으로 설정 가능한 메모리 요소와,
    상기 워드라인 및 비트라인 양단에 인가된 전압에 반응하여, 상기 워드라인에서 상기 메모리 요소를 통과해 상기 비트라인으로 전류가 흐르게 하도록, 그리고 상기 전압이 증가하거나 감소하는 경우 전류를 감소시키도록 설정되는 다이오드
    를 포함하며,
    상기 다이오드는 제 1 다이오드를 포함하며,
    상기 전압에 반응하여, 상기 워드라인에서 상기 메모리 요소를 통과하여 상기 비트라인으로 전류가 흐르게 하도록 설정되는 제 2 다이오드
    를 더 포함하고, 상기 제 1 다이오드와 상기 제 2 다이오드는 함께, 사이리스터(thyristor)를 형성하는 것을 특징으로 하는 메모리 디바이스.
  14. 메모리 셀 프로그램 방법에 있어서, 상기 방법은
    워드라인, 비트라인, 다이오드 및 메모리 요소를 포함하는 메모리 셀을 제공하는 단계로서, 상기 메모리 요소는 제 1 저항을 갖는 특징의, 상기 메모리 셀 제공 단계와,
    상기 워드라인 및 비트라인 양단에 전압을 인가하는 단계로서, 상기 전압은 일정 전압 범위 내인 특징의, 상기 전압 인가 단계와,
    인가된 전압이 상기 범위 내 최소 전압인 경우, 전류의 크기가, 상기 전압이 범위 내 최고 전압인 경우보다 크도록, 다이오드를 이용하여, 전압의 인가에 반응해 메모리 요소를 통과하여 흐르는 전류의 크기를 제어하는 단계와,
    상기 전류의 결과로서 제 2 저항을 갖도록 메모리 요소를 변경(alter)하는 단계
    를 포함하는 것을 특징으로 하는 메모리 셀 프로그램 방법.
  15. 제 14 항에 있어서, 상기 전압이 제 1 전압이고, 상기 전류가 제 1 전류이며, 상기 변경 단계는 제 1 변경 단계이며, 상기 방법은
    상기 제 1 변경 단계 후에, 상기 제 2 저항 대신 제 1 저항을 갖도록 메모리 요소를 제 2 변경하는 단계와,
    상기 제 2 변경 단계 후에, 상기 워드라인 및 비트라인 양단에 제 2 전압을 인가하는 단계로서, 상기 제 2 전압은 상기 일정 전압 범위 내이며, 상기 제 1 전압보다 더 큰 특징의, 상기 제 2 전압 인가 단계와,
    다이오드를 이용하여, 상기 제 2 전압에 반응하여, 상기 제 1 전류보다 작은 제 2 전류가 메모리 요소를 통과해 흐르도록 하는 단계와,
    상기 제 2 전류의 결과로서 제 2 저항을 갖도록 메모리 요소를 변경하는 단계
    를 더 포함하는 것을 특징으로 하는 메모리 셀 프로그램 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160067729A (ko) * 2014-12-04 2016-06-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속-절연체-금속 구조물 및 그 형성 방법
KR101646017B1 (ko) * 2015-06-16 2016-08-05 고려대학교 산학협력단 크로스바 어레이 구조의 메모리 장치 및 이의 제조 방법

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8077536B2 (en) * 2008-08-05 2011-12-13 Zeno Semiconductor, Inc. Method of operating semiconductor memory device with floating body transistor using silicon controlled rectifier principle
US8487450B2 (en) * 2007-05-01 2013-07-16 Micron Technology, Inc. Semiconductor constructions comprising vertically-stacked memory units that include diodes utilizing at least two different dielectric materials, and electronic systems
US8987702B2 (en) 2007-05-01 2015-03-24 Micron Technology, Inc. Selectively conducting devices, diode constructions, constructions, and diode forming methods
US8120951B2 (en) 2008-05-22 2012-02-21 Micron Technology, Inc. Memory devices, memory device constructions, constructions, memory device forming methods, current conducting devices, and memory cell programming methods
US8134194B2 (en) 2008-05-22 2012-03-13 Micron Technology, Inc. Memory cells, memory cell constructions, and memory cell programming methods
US8766231B2 (en) 2011-03-07 2014-07-01 Hewlett-Packard Development Company, L.P. Nanoscale electronic device with barrier layers
CN102881317B (zh) * 2011-07-13 2015-08-12 华邦电子股份有限公司 三维存储器阵列
KR20130043474A (ko) * 2011-10-20 2013-04-30 에스케이하이닉스 주식회사 통합 메모리 블록 및 이를 포함하는 데이터 처리 시스템
US9076523B2 (en) * 2012-12-13 2015-07-07 Intermolecular, Inc. Methods of manufacturing embedded bipolar switching resistive memory
US8766234B1 (en) * 2012-12-27 2014-07-01 Intermolecular, Inc. Current selector for non-volatile memory in a cross bar array based on defect and band engineering metal-dielectric-metal stacks
US20150137062A1 (en) * 2013-03-14 2015-05-21 Intermolecular Inc. Mimcaps with quantum wells as selector elements for crossbar memory arrays
US20140269046A1 (en) * 2013-03-15 2014-09-18 Micron Technology, Inc. Apparatuses and methods for use in selecting or isolating memory cells
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US20140339661A1 (en) * 2013-05-20 2014-11-20 T3Memory, Inc. Method to make mram using oxygen ion implantation
US9299410B2 (en) * 2013-09-04 2016-03-29 Shintaro SAKAI Reading magnetic memory based on regions within a cell array
US8995169B1 (en) * 2013-09-12 2015-03-31 Sandisk 3D Llc Method of operating FET low current 3D Re-RAM
US9437604B2 (en) * 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US9431410B2 (en) 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
WO2015072958A1 (en) * 2013-11-12 2015-05-21 Hewlett-Packard Development Company, L.P. Nonlinear memristor devices with three-layer selectors
CN103852491A (zh) * 2014-03-20 2014-06-11 华中科技大学 一种相态检测系统及方法
WO2016022200A1 (en) 2014-08-07 2016-02-11 Intel Corporation Packet data unit mapping into time resource patterns for efficient device-to-device communications
US9812639B2 (en) * 2014-09-10 2017-11-07 Toshiba Memory Corporation Non-volatile memory device
WO2016049606A1 (en) * 2014-09-25 2016-03-31 Kilopass Technology, Inc. Methods of retaining and refreshing data in a thyristor random access memory
CN107358975A (zh) * 2014-09-25 2017-11-17 克劳帕斯科技有限公司 闸流晶体管随机存取存储器中的功率减小
US20170271408A1 (en) * 2015-01-28 2017-09-21 Hewlett Packard Enterprise Development Lp Memory cell with a multi-layered selector
US10045082B2 (en) * 2015-07-02 2018-08-07 The Nielsen Company (Us), Llc Methods and apparatus to correct errors in audience measurements for media accessed using over-the-top devices
JP6869239B2 (ja) * 2015-11-06 2021-05-12 カーバー サイエンティフィック インコーポレイテッドＣａｒｖｅｒ Ｓｃｉｅｎｔｉｆｉｃ， Ｉｎｃ． 電子エントロピー・メモリデバイス
KR102332436B1 (ko) * 2017-01-30 2021-12-01 마이크론 테크놀로지, 인크 다수의 메모리 어레이 데크를 포함하는 집적 메모리 조립체
US10593399B2 (en) * 2018-03-19 2020-03-17 Micron Technology, Inc. Self-selecting memory array with horizontal bit lines
US10937494B2 (en) * 2019-02-15 2021-03-02 Arm Limited Increasing current to memory devices while controlling leakage current
JP2022144045A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 セレクタ装置及び半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100569550B1 (ko) * 2003-12-13 2006-04-10 주식회사 하이닉스반도체 상 변화 저항 셀 및 이를 이용한 불휘발성 메모리 장치
KR100790043B1 (ko) * 2005-09-16 2008-01-02 가부시끼가이샤 도시바 상변화 메모리장치

Family Cites Families (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US551A (en) * 1838-01-09 Mode of attaching springs to carriages
US3972059A (en) 1973-12-28 1976-07-27 International Business Machines Corporation Dielectric diode, fabrication thereof, and charge store memory therewith
US4068217A (en) 1975-06-30 1978-01-10 International Business Machines Corporation Ultimate density non-volatile cross-point semiconductor memory array
US5512733A (en) 1989-12-14 1996-04-30 Mitsubishi Denki Kabushiki Kaisha Cooker
US5296716A (en) * 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US5534711A (en) 1991-01-18 1996-07-09 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
BE1007902A3 (nl) 1993-12-23 1995-11-14 Philips Electronics Nv Schakelelement met geheugen voorzien van schottky tunnelbarriere.
US5497017A (en) 1995-01-26 1996-03-05 Micron Technology, Inc. Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
US6031772A (en) * 1997-06-20 2000-02-29 Oki Electric Industry Co., Ltd. Semiconductor memory device having floating gate transistors
US6277730B1 (en) 1998-02-17 2001-08-21 Matsushita Electronics Corporation Method of fabricating interconnects utilizing fluorine doped insulators and barrier layers
US6677207B1 (en) 1998-11-05 2004-01-13 Texas Instruments Incorporated Vanishingly small integrated circuit diode
US6479385B1 (en) 2000-05-31 2002-11-12 Taiwan Semiconductor Manufacturing Company Interlevel dielectric composite layer for insulation of polysilicon and metal structures
US6625057B2 (en) * 2000-11-17 2003-09-23 Kabushiki Kaisha Toshiba Magnetoresistive memory device
US6646297B2 (en) * 2000-12-26 2003-11-11 Ovonyx, Inc. Lower electrode isolation in a double-wide trench
US6356477B1 (en) 2001-01-29 2002-03-12 Hewlett Packard Company Cross point memory array including shared devices for blocking sneak path currents
US6407953B1 (en) * 2001-02-02 2002-06-18 Matrix Semiconductor, Inc. Memory array organization and related test method particularly well suited for integrated circuits having write-once memory arrays
US6534784B2 (en) 2001-05-21 2003-03-18 The Regents Of The University Of Colorado Metal-oxide electron tunneling device for solar energy conversion
US6563185B2 (en) 2001-05-21 2003-05-13 The Regents Of The University Of Colorado High speed electron tunneling device and applications
US7388276B2 (en) 2001-05-21 2008-06-17 The Regents Of The University Of Colorado Metal-insulator varactor devices
US6646912B2 (en) 2001-06-05 2003-11-11 Hewlett-Packard Development Company, Lp. Non-volatile memory
US7193267B2 (en) 2001-06-28 2007-03-20 Sharp Laboratories Of America, Inc. Cross-point resistor memory array
US6927430B2 (en) 2001-06-28 2005-08-09 Sharp Laboratories Of America, Inc. Shared bit line cross-point memory array incorporating P/N junctions
US6747286B2 (en) 2001-06-30 2004-06-08 Ovonyx, Inc. Pore structure for programmable device
DE60137788D1 (de) * 2001-12-27 2009-04-09 St Microelectronics Srl Architektur einer nichtflüchtigen Phasenwechsel -Speichermatrix
US6678189B2 (en) * 2002-02-25 2004-01-13 Hewlett-Packard Development Company, L.P. Method and system for performing equipotential sensing across a memory array to eliminate leakage currents
US6778421B2 (en) * 2002-03-14 2004-08-17 Hewlett-Packard Development Company, Lp. Memory device array having a pair of magnetic bits sharing a common conductor line
US6885573B2 (en) * 2002-03-15 2005-04-26 Hewlett-Packard Development Company, L.P. Diode for use in MRAM devices and method of manufacture
US20030189851A1 (en) 2002-04-09 2003-10-09 Brandenberger Sarah M. Non-volatile, multi-level memory device
US6776546B2 (en) 2002-06-21 2004-08-17 Microsoft Corporation Method and system for using a keyboard overlay with a touch-sensitive display screen
US7067862B2 (en) 2002-08-02 2006-06-27 Unity Semiconductor Corporation Conductive memory device with conductive oxide electrodes
US7326979B2 (en) 2002-08-02 2008-02-05 Unity Semiconductor Corporation Resistive memory device with a treated interface
US6965137B2 (en) 2002-08-02 2005-11-15 Unity Semiconductor Corporation Multi-layer conductive memory device
US7042035B2 (en) 2002-08-02 2006-05-09 Unity Semiconductor Corporation Memory array with high temperature wiring
US7071008B2 (en) 2002-08-02 2006-07-04 Unity Semiconductor Corporation Multi-resistive state material that uses dopants
US6753561B1 (en) 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
US6770516B2 (en) 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
US6965129B1 (en) 2002-11-06 2005-11-15 T-Ram, Inc. Thyristor-based device having dual control ports
US6944052B2 (en) 2002-11-26 2005-09-13 Freescale Semiconductor, Inc. Magnetoresistive random access memory (MRAM) cell having a diode with asymmetrical characteristics
US20060249753A1 (en) 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes
US20050158950A1 (en) 2002-12-19 2005-07-21 Matrix Semiconductor, Inc. Non-volatile memory cell comprising a dielectric layer and a phase change material in series
US7800932B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Memory cell comprising switchable semiconductor memory element with trimmable resistance
US7719875B2 (en) 2003-03-18 2010-05-18 Kabushiki Kaisha Toshiba Resistance change memory device
US7706167B2 (en) 2003-03-18 2010-04-27 Kabushiki Kaisha Toshiba Resistance change memory device
US7755934B2 (en) 2003-03-18 2010-07-13 Kabushiki Kaisha Toshiba Resistance change memory device
CN1764982B (zh) * 2003-03-18 2011-03-23 株式会社东芝 相变存储器装置及其制造方法
US7459715B2 (en) 2003-04-03 2008-12-02 Kabushiki Kaisha Toshiba Resistance change memory device
US7499315B2 (en) * 2003-06-11 2009-03-03 Ovonyx, Inc. Programmable matrix array with chalcogenide material
US7408212B1 (en) 2003-07-18 2008-08-05 Winbond Electronics Corporation Stackable resistive cross-point memory with schottky diode isolation
US6967149B2 (en) 2003-11-20 2005-11-22 Hewlett-Packard Development Company, L.P. Storage structure with cleaved layer
US6961256B2 (en) 2004-02-13 2005-11-01 Niko Semiconductor Co., Ltd. Synchronous rectifier with dead time adjusting function
US7074692B2 (en) 2004-03-23 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing a short channel effect for NMOS devices in SOI circuits
US20050275106A1 (en) 2004-06-14 2005-12-15 Fricke Peter J Electronic isolation device
US7116594B2 (en) 2004-09-03 2006-10-03 International Business Machines Corporation Sense amplifier circuits and high speed latch circuits using gated diodes
US7646630B2 (en) * 2004-11-08 2010-01-12 Ovonyx, Inc. Programmable matrix array with chalcogenide material
US7035141B1 (en) 2004-11-17 2006-04-25 Spansion Llc Diode array architecture for addressing nanoscale resistive memory arrays
US7220983B2 (en) 2004-12-09 2007-05-22 Macronix International Co., Ltd. Self-aligned small contact phase-change memory method and device
US7180770B2 (en) 2005-03-24 2007-02-20 Hewlett-Packard Development Company, L.P. Series diode thermally assisted MRAM
JP5049483B2 (ja) 2005-04-22 2012-10-17 パナソニック株式会社 電気素子，メモリ装置，および半導体集積回路
WO2006114904A1 (en) 2005-04-22 2006-11-02 Matsushita Electric Industrial Co., Ltd. Non volatile memory cell and semiconductor memory device
JP2006319028A (ja) 2005-05-11 2006-11-24 Nec Corp スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子
US20070015348A1 (en) 2005-07-18 2007-01-18 Sharp Laboratories Of America, Inc. Crosspoint resistor memory device with back-to-back Schottky diodes
JP4396621B2 (ja) 2005-12-02 2010-01-13 ソニー株式会社 記憶素子及び記憶装置
US7326986B2 (en) 2006-01-06 2008-02-05 International Business Machines Corporation Trench memory
JP4865360B2 (ja) * 2006-03-01 2012-02-01 パナソニック株式会社 半導体記憶装置
US20070221953A1 (en) 2006-03-24 2007-09-27 Kozo Sakamoto Semiconductor device
JP4699932B2 (ja) 2006-04-13 2011-06-15 パナソニック株式会社 抵抗変化素子とそれを用いた抵抗変化型メモリならびにその製造方法
US7649242B2 (en) 2006-05-19 2010-01-19 Infineon Technologies Ag Programmable resistive memory cell with a programmable resistance layer
KR100810615B1 (ko) * 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
US7473986B2 (en) * 2006-09-22 2009-01-06 Taiwan Semiconductor Manufacturing Co., Ltd. Positive-intrinsic-negative (PIN) diode semiconductor devices and fabrication methods thereof
US7582546B2 (en) * 2007-04-05 2009-09-01 Infineon Technologies Ag Device with damaged breakdown layer
US8487450B2 (en) 2007-05-01 2013-07-16 Micron Technology, Inc. Semiconductor constructions comprising vertically-stacked memory units that include diodes utilizing at least two different dielectric materials, and electronic systems
US8987702B2 (en) * 2007-05-01 2015-03-24 Micron Technology, Inc. Selectively conducting devices, diode constructions, constructions, and diode forming methods
US7537968B2 (en) * 2007-06-19 2009-05-26 Sandisk 3D Llc Junction diode with reduced reverse current
US7838860B2 (en) * 2007-06-21 2010-11-23 Qimonda Ag Integrated circuit including vertical diode
US8233308B2 (en) * 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
WO2009015298A2 (en) 2007-07-25 2009-01-29 Intermolecular, Inc. Nonvolatile memory elements
US7995371B2 (en) * 2007-07-26 2011-08-09 Unity Semiconductor Corporation Threshold device for a memory array
US8558220B2 (en) * 2007-12-31 2013-10-15 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
US8030634B2 (en) * 2008-03-31 2011-10-04 Macronix International Co., Ltd. Memory array with diode driver and method for fabricating the same
US8134194B2 (en) 2008-05-22 2012-03-13 Micron Technology, Inc. Memory cells, memory cell constructions, and memory cell programming methods
US8120951B2 (en) * 2008-05-22 2012-02-21 Micron Technology, Inc. Memory devices, memory device constructions, constructions, memory device forming methods, current conducting devices, and memory cell programming methods
US7858506B2 (en) 2008-06-18 2010-12-28 Micron Technology, Inc. Diodes, and methods of forming diodes
US20100078758A1 (en) 2008-09-29 2010-04-01 Sekar Deepak C Miim diodes
US9232055B2 (en) 2008-12-23 2016-01-05 Avaya Inc. SIP presence based notifications
JP5388710B2 (ja) 2009-06-12 2014-01-15 株式会社東芝 抵抗変化メモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100569550B1 (ko) * 2003-12-13 2006-04-10 주식회사 하이닉스반도체 상 변화 저항 셀 및 이를 이용한 불휘발성 메모리 장치
KR100790043B1 (ko) * 2005-09-16 2008-01-02 가부시끼가이샤 도시바 상변화 메모리장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160067729A (ko) * 2014-12-04 2016-06-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속-절연체-금속 구조물 및 그 형성 방법
KR101979481B1 (ko) * 2014-12-04 2019-05-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속-절연체-금속 구조물 및 그 형성 방법
KR101646017B1 (ko) * 2015-06-16 2016-08-05 고려대학교 산학협력단 크로스바 어레이 구조의 메모리 장치 및 이의 제조 방법
WO2016204420A1 (ko) * 2015-06-16 2016-12-22 고려대학교 산학협력단 크로스바 어레이 구조의 메모리 장치 및 이의 제조 방법

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