KR20160067729A - 금속-절연체-금속 구조물 및 그 형성 방법 - Google Patents

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Abstract

반도체 구조 및 그 형성 방법이 제시된다. 반도체 구조를 제조하는 방법은, 기판 위에 바닥 전극층을 형성하는 단계와, 제1 원자층 적층 공정에 의해 상기 바닥 전극층 위에 제1 패시베이션층을 형성하는 단계를 포함한다. 반도체 구조를 제조하는 방법은, 제2 원자층 적층 공정에 의해 상기 제1 패시베이션층 위에 유전체층을 형성하는 단계와, 제3 원자층 적층 공정에 의해 상기 유전체층 위에 제2 패시베이션층을 형성하는 단계를 더 포함한다. 반도체 구조를 제조하는 방법은, 상기 제2 패시베이션층 위에 상단 전극층을 형성하는 단계를 더 포함한다.

Description

금속-절연체-금속 구조물 및 그 형성 방법{METAL-INSULATOR-METAL STRUCTURE AND METHOD FOR FORMING THE SAME}
<우선권 주장 및 교차 참조>
본 출원은 2014년 12월 4일에 출원한 미국 가출원 번호 제62/087,648호[발명의 명칭: "A Novel Method to Reduce Leakage Tailing and Uniformity for Ultra HD Metal-Insulator-Metal Devices"]에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
<배경>
반도체 집적 회로는 퍼스널 컴퓨터, 셀 폰, 디지털 카메라 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연 또는 유전체층, 전도층, 및 반도체 재료층을 순차적으로 적층하고 거기에 회로 구성요소 및 소자를 형성하기 위해 리소그래피를 이용해 다양한 재료층을 패터닝함으로써 제작된다.
지난 수십년에 걸쳐 반도체 집적 회로 산업은 고속 성장을 하고 있다. 반도체 재료 및 설계에 있어서의 기술적 발전으로 회로가 점점 소형화되고 복잡해지고 있다. 이들 재료 및 설계의 진보는 처리 및 제조에 관한 기술도 기술적 진보를 겪게 됨에 따라 가능해지고 있다.
반도체의 기술적 진보의 다수는 메모리 디바이스 분야에서 이루어지고 있으며, 이들 중 일부는 커패시터를 포함한다. 금속-절연체-금속(MIM, metal-insulator-metal) 커패시터가 집적 회로에 가장 폭넓게 이용되는 커패시터 중 하나이다. 그러나, 기존의 금속-절연체-금속(MIM) 구조의 제조 공정이 대체로 그 의도하는 목적에 적절하다 하더라도, 디바이스의 스케일 축소가 계속됨에 따라, 이들 방법이 모든 면에서 전체적으로 만족스럽지는 못하다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 실무에 따라, 다양한 피쳐를 실척으로 도시하지 않는 것을 주의해야 한다. 사실상, 다양한 피쳐의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a 내지 도 1h는 일부 실시형태에 따른 금속-절연체-금속 구조를 형성하는 다양한 스테이지의 단면도이다.
도 2는 일부 실시형태에 따라 제1 패시베이션층, 유전체층, 및 제2 패시베이션층이 형성되는 원자층 적층 장치를 도시하는 도면이다.
도 3은 일부 실시형태에 따른 반도체 구조의 단면도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 장치의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 위(over) 또는 상(on)의 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피쳐와 다른 요소(들) 또는 피쳐(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 장치의 상이한 방위를 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
반도체 구조 및 그 형성 방법의 실시형태들이 제시된다. 반도체 구조는 금속-절연체-금속 구조를 포함할 수 있다. 금속-절연체-금속 구조는 상단 전극층, 유전체층, 및 바닥 전극층을 포함한다. 또한, 반도체 구조의 형성 수율을 높이기 위해 패시베이션층이 상단 전극층과 유전체층 사이에 그리고 유전체층과 바닥 전극층 사이에 형성된다. 패시베이션층은 원자층 적층 공정에 의해 형성된 비정질층일 수 있다.
도 1a 내지 도 1h는 일부 실시형태에 따른 금속-절연체-금속 구조(100)를 형성하는 다양한 스테이지의 단면도이다. 도 1a에 도시하는 바와 같이, 일부 실시형태에 따라 기판(102)이 제공된다. 기판(102)은 실리콘 웨이퍼 등의 반도체 기판일 수 있다. 이와 다르게 또는 추가적으로, 기판(102)은 원소 반도체 재료, 화합물 반도체 재료, 및/또는 합금 반도체 재료를 포함할 수도 있다. 원소 반도체 재료의 예는 결정 실리콘, 다결정 실리콘, 비정질 실리콘, 게르마늄, 및/또는 다이아몬드일 수 있으나, 이들에 한정되지는 않는다. 화합물 반도체의 예는 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함할 수 있으나, 이들에 한정되지는 않는다. 합금 반도체의 예는 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP일 수 있으나, 이들에 한정되지는 않는다.
또한, 기판(102)은 도핑 영역, 층간 유전체(ILD, interlayer dielectric)층, 전도성 피쳐, 및/또는 절연 구조 등의 구조를 포함할 수도 있다. 더욱이, 기판(102)은 패터닝되는 단일 또는 다중 재료층을 더 포함할 수도 있다. 예를 들어, 재료층은 실리콘층, 유전체층, 및/또는 도핑된 폴리실리콘층을 포함할 수 있다.
일부 실시형태에 있어서, 기판(102)은 도 1a에 도시하는 바와 같이, 디바이스 영역(104)을 포함한다. 디바이스 영역(104)은 전도성 피쳐, 주입 영역, 레지스터, 커패시터, 및 다른 반도체 소자 등의 능동 구성요소나 회로를 포함할 수 있다. 일부 실시형태에 있어서, 디바이스 영역(104)은 트랜지스터 및 배선(interconnect) 구조를 포함한다.
도 1a에 도시하는 바와 같이 일부 실시형태에 따라 바닥 전극층(106)이 기판(102) 위에 형성된다. 일부 실시형태에 있어서, 바닥 전극층(106)은 TiN, TaN, Ti, Ta, 금(Au), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티탄(Ti), 알루미늄(Al), 구리(Cu), 탄탈(Ta), 텅스텐(W), 이리듐-탄탈 합금(IrTa), 인듐-주석 산화물(ITO), 또는 이들의 조합으로 제조된다.
일부 실시형태에 있어서, 바닥 전극층(106)은 물리적 기상 증착(PVD, physical vapor deposition) 공정에 의해 형성된 결정질층이다. 바닥 전극층(106)이 물리적 기상 증착 공정에 의해 형성될 때, 바닥 전극층(106)의 형성 비용이 삭감될 수 있다. 그러나, 그 결과로 형성된 바닥 전극층(106)의 거칠기(roughness)가 비교적 높일 수 있다.
일부 실시형태에 있어서, 바닥 전극층(106)은 약 400 Å 내지 약 800 Å의 범위 내의 두께를 갖는다. 바닥 전극층(106)은 충분히 두꺼워야 하는데, 즉 저항이 아주 높아야 한다.
바닥 전극층(106)이 형성된 후에, 도 1b에 도시하는 바와 같이 일부 실시형태에 따라 제1 패시베이션층(108)이 바닥 전극층(106) 위에 형성된다. 일부 실시형태에 있어서, 제1 패시베이션층(108)은 TiN 또는 TaN로 제조된다. 일부 실시형태에 있어서, 제1 패시베이션층(108)과 바닥 전극층(106)은 분자 배열이 상이한 동일한 재료로 제조된다. 일부 실시형태에 있어서, 바닥 전극층(106)은 결정질층이고, 제1 패시베이션층(108)은 비정질층이다.
일부 실시형태에 있어서, 제1 패시베이션층(108)은 제1 원자층 적층(ALD) 공정(110)에 의해 형성된 비정질층이다. 일부 실시형태에 있어서, 제1 원자층 적층 공정(110)은 플라즈마 강화 원자층 적층(PEALD, plasma-enhanced atomic layer deposition) 공정이다. 제1 원자층 적층 공정(110)이 수행될 때, 분자 단층을 서로 위에 적층함으로써 제1 패시베이션층(108)이 형성된다. 따라서, 그 결과로 형성된 제1 패시베이션층(108)은 원주 형상(column-shape)의 결정질 구조가 없는 비정질층일 수 있다. 또한, 제1 패시베이션층(108)은 매끄러운(smooth) 상단면을 가질 수 있다.
일부 실시형태에 있어서, 제1 원자층 적층 공정(110)은 H2/N2 플라즈마를 이용하는 것을 포함한다. H2/N2 플라즈마는 제1 원자층 적층 공정(110) 시에 바닥 전극층(106)의 상단면을 처리하는데 이용될 수 있다. 예를 들어, 이송되는 동안 환경(예, 대기) 내의 습기 및/또는 산소와의 반응으로부터 야기되는 것인, 바닥 전극층(106) 위에 형성된 산화물층은 H2/N2 플라즈마에 의해 처리 및 제거될 수 있다.
일부 실시형태에 있어서, 제1 원자층 적층 공정(110)은 전구체로서 TiCl4를 이용하는 것을 포함한다. 일부 실시형태에 있어서, 제1 원자층 적층 공정(110)은 약 2 Torr 내지 약 7 Torr의 범위 내의 압력 하에서 행해진다.
일부 실시형태에 있어서, 제1 패시베이션층(108)은 약 15 Å 내지 약 50 Å의 범위 내의 두께를 갖는다. 제1 패시베이션층(108)의 형성은 바닥 전극층(106)과 나중에 형성되는 유전체층 간의 인터페이스를 향상시키도록 구성된다. 그러나, 제1 패시베이션층(108)이 너무 두꺼우면, 일부 결정질 구조가 형성될 수도 있어, 그 결과로 형성된 금속-절연체-금속 구조(100)의 성능 저하가 초래된다. 한편, 제1 패시베이션층(108)이 너무 얇으면, 그 층의 균일성이 저하될 수 있고, 다이렉트 터널링(direct tunneling)의 위험이 증가할 수 있다.
전술한 바와 같이, PVD 공정에 의해 형성된 바닥 전극층(106)은 거친 상단면을 가질 수 있다. 이에, 제1 원자층 적층 공정(110)은 매끄러운 상단면을 갖는 제1 패시베이션층(108)을 형성하기 위해 수행되어, 나중에 형성되는 유전체층이 더 나은 흡착성(adhesion)을 가질 수 있다.
제1 패시베이션층(108)이 형성된 후에, 도 1c에 도시하는 바와 같이 일부 실시형태에 따라 유전체층(112)이 제1 패시베이션층(108) 위에 형성된다. 일부 실시형태에 있어서, 유전체층(112)은 하이k(high-k) 유전체 재료로 제조된다. 하이k 유전체 재료의 예는 HfO, AlO, ZrO, Ta2O5, HfTaO, ZeAlO, HfAlO, TaAlO, HfO/AlO/HfO, TaO/AlO/TaO, ZrO/AlO/ZrO, ZrO2, Al2O3, HfO2, HfSiO, HfSiON, HfTiO, HfZrO, 또는 이들의 조합을 포함할 수 있으나, 이들에 한정되지는 않는다.
일부 실시형태에 있어서, 유전체층(112)은 제2 원자층 적층(ALD) 공정(114)에 의해 형성된다. 일부 실시형태에 있어서, 제2 원자층 적층 공정(114)은 약 2 Torr 내지 약 7 Torr의 범위 내의 압력 하에서 행해진다.
전술한 바와 같이, 제1 패시베이션층(108)은 유전체층(112)이 형성되기 전에 형성된다. 또한, 제1 패시베이션층(108)은 매끄러운 상단면을 갖는다. 이에, 유전체층(112)이 형성될 때에, 유전체층은 제1 패시베이션층(108)과의 양호한 흡착을 가질 수 있다. 따라서, 유전체층(112)이 비교적 얇더라도, 여전히 양호한 신뢰성을 유지할 수 있다.
일부 실시형태에 있어서, 유전체층(112)은 약 40 Å 내지 약 100 Å의 범위 내의 두께를 갖는다. 유전체층(112)의 두께는 그 유전체층 용도에서의 요구 커패시턴스에 따라 조절될 수 있다. 예를 들어, 높은 커패시턴스가 요구된다면, 두꺼운 유전체층(112)이 형성될 수 있다. 반대로, 낮은 커패시턴스가 요구된다면, 얇은 유전체층(112)이 형성될 수 있다.
유전체층(112)이 형성된 후에, 도 1d에 도시하는 바와 같이 일부 실시형태에 따라 제2 패시베이션층(116)이 유전체층(112) 위에 형성된다. 일부 실시형태에 있어서, 제2 패시베이션층(116)은 TiN 또는 TaN로 제조된다. 일부 실시형태에 있어서, 제1 패시베이션층(108)과 제2 패시베이션층(116)은 동일한 재료로 제조된다. 일부 실시형태에 있어서, 제2 패시베이션층(116)은 비정질층이다.
일부 실시형태에 있어서, 제2 패시베이션층(116)은 제3 원자층 적층(ALD) 공정(118)에 의해 형성된 비정질층이다. 일부 실시형태에 있어서, 제3 원자층 적층 공정(118)은 플라즈마 강화 원자층 적층(PEALD) 공정이다. 제3 원자층 적층 공정(118)이 수행될 때, 분자 단층 하나를 다른 층의 상단 위에 적층함으로써 제2 패시베이션층(116)이 형성된다. 따라서, 그 결과로 형성된 제2 패시베이션층(116)은 원주 형상의 결정질 구조가 없는 비정질층일 수 있다. 또한, 제2 패시베이션층(116)은 매끄러운 상단면을 가질 수 있다.
일부 실시형태에 있어서, 제3 원자층 적층 공정(118)은 H2/N2 플라즈마를 이용하는 것을 포함한다. 일부 실시형태에 있어서, 제3 원자층 적층 공정(118)은 전구체로서 TiCl4를 이용하는 것을 포함한다. 일부 실시형태에 있어서, 제3 원자층 적층 공정(118)은 약 2 Torr 내지 약 7 Torr의 범위 내의 압력 하에서 행해진다.
일부 실시형태에 있어서, 제2 패시베이션층(116)은 약 15 Å 내지 약 50 Å의 범위 내의 두께를 갖는다. 제2 패시베이션층(116)이 너무 두꺼우면, 일부 결정질 구조가 형성될 수도 있어, 금속-절연체-금속 구조의 성능 저하가 초래된다. 한편, 제2 패시베이션층(116)이 너무 얇으면, 그 층의 균일성이 저하될 수 있고, 다이렉트 터널링의 위험이 증가할 수 있다.
일부 실시형태에 있어서, 제1 원자층 적층 공정(110), 제2 원자층 적층 공정(114), 및 제3 원자층 적층 공정(118)은 원자층 적층 장치 등의 동일한 장치 내에서 행해진다. 도 2는 일부 실시형태에 따라 제1 패시베이션층(108), 유전체층(112), 및 제2 패시베이션층(116)이 형성되는 원자층 적층 장치(200)를 도시한다.
일부 실시형태에 있어서, 원자층 적층 장치(200)는 제1 적층 챔버(201), 제2 적층 챔버(203), 및 이송 챔버(205)를 포함한다. 일부 실시형태에 있어서, 제1 원자층 적층 공정(110)과 제3 원자층 적층 공정(118)은 원자층 적층 장치(200)의 제1 적층 챔버(201)에서 행해지고, 제2 원자층 적층 공정(114)은 원자층 적층 장치(200)의 제2 적층 챔버(201)에서 행해진다.
보다 구체적으로, 일부 실시형태에 있어서, 바닥 전극층(106)이 형성된 후에, 기판(102)은 제1 패시베이션층(108)을 형성하기 위한 제1 적층 챔버(201)로 이송된다. 제1 패시베이션층(108)이 바닥 전극층(106) 위에 형성된 후에, 기판(102)은 유전체층(112)을 형성하기 위해 이송 챔버(205)를 통해 제2 적층 챔버(203)로 이송된다. 제2 유전체층(112)이 형성된 후에, 기판(102)은 제2 패시베이션층(116)을 형성하기 위해 이송 챔버(205)를 통해 제1 적층 챔버(203)로 다시 이송된다.
제1 패시베이션층(108), 유전체층(112), 및 제2 패시베이션층(116)의 형성 중에는 기판(102)이 원자층 적층 장치(200)로부터 취출되지 않는다. 또한, 원자층 적층 장치(200)이 진공 하에 또는 비교적 저압에서 동작하므로, 그 결과로 형성된 재료층은 대기 내의 습기 또는 산소에 의해 손상(예, 산화)되지 않을 것이다. 따라서, 제1 패시베이션층(108), 유전체층(112), 및 제2 패시베이션층(116) 등의 결과적으로 형성되는 재료층의 상단면은 2가지 적층 공정 간의 이송 중에 손상 또는 산화되지 않을 것이다.
도 2에 도시하는 원자층 적층 장치(200)는 본 개시내용을 보다 잘 이해하게 하도록 단순화된 것임을 알아야 한다. 즉, 원자층 적층 장치(200)는 도 2에 도시하지 않는 추가 유닛을 더 포함할 수 있으며, 본 개시내용의 범위는 한정되는 것으로 의도되지 않는다.
제2 패시베이션층(116)이 형성된 후에, 도 1e에 도시하는 바와 같이 일부 실시형태에 따라 상단 전극층(120)이 제2 패시베이션층(116) 위에 형성된다. 일부 실시형태에 있어서, 상단 전극층(120)은 TiN, TaN, Ti, Ta, 금(Au), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티탄(Ti), 알루미늄(Al), 구리(Cu), 탄탈(Ta), 텅스텐(W), 이리듐-탄탈 합금(IrTa), 인듐-주석 산화물(ITO), 또는 이들의 조합으로 제조된다.
일부 실시형태에 있어서, 상단 전극층(120)은 물리적 기상 증착(PVD, physical vapor deposition) 공정에 의해 형성된 결정질층이다. 상단 전극층(120)이 물리적 기상 증착 공정에 의해 형성될 때, 상단 전극층(120)의 형성 비용이 삭감될 수 있다. 그러나, 그 결과로 형성된 상단 전극층(120)의 거칠기가 비교적 높일 수 있다.
일부 실시형태에 있어서, 상단 전극층(120)은 약 400 Å 내지 약 800 Å의 범위 내의 두께를 갖는다. 상단 전극층(120)은 충분히 두꺼워야 하는데, 즉 저항이 아주 높아야 한다. 일부 실시형태에 있어서, 제2 패시베이션층(116)과 상단 전극층(120)은 분자 배열이 상이한 동일한 재료로 제조된다. 일부 실시형태에 있어서, 상단 전극층(120)은 결정질층이고, 제2 패시베이션층(116)은 비정질층이다.
전술한 바와 같이, 제1 패시베이션층(108)과 제2 패시베이션층(116)은 유전체층(112)의 흡착성을 높이기 위해 형성된다. 제1 패시베이션층(108)과 제2 패시베이션층(116)이 형성되지 않으면, 유전체층(112)은 바닥 전극층(108) 및 상단 전극층(120)과 직접 접촉할 것이다. 이 경우에, 기판(102)의 이송 중에 환경 내의 습기 및 산소 때문에, 산화물층 등의 계면층이 바닥 전극층(106)과 유전체층(112) 사이 그리고 유전체층(112)과 상단 전극층(120) 사이의 인터페이스에 형성될 수 있다. 계면층이 로우k(low-k) 재료로 제조되어 전자 트랩핑이 초래될 수도 있기 때문에, 결과적으로 형성된 금속-절연체-금속 구조의 커패시턴스가 손상될 수 있다.
따라서, 제1 패시베이션층(108)과 제2 패시베이션층(116)은 유전체층(112)과, 그 아래와 그 위에 형성된 층 사이의 인터페이스에 계면층의 형성을 방지하기 위해 형성된다. 제1 패시베이션층(108)과 제2 패시베이션층(116)이 동일한 원자층 적층 장치(200)에서 형성되기 때문에, 계면층은 형성되지 않을 것이다. 또한, 제1 패시베이션층(108)과 제2 패시베이션층(116)이 매끄러운 상단면을 가진 비정질층이기 때문에, 유전체층(112)의 흡착성이 향상될 수 있다.
상단 전극층(120)이 형성된 후에, 도 1f에 도시하는 바와 같이 일부 실시형태에 따라 하드 마스크층(122)이 상단 전극층(120) 위에 형성된다. 일부 실시형태에 있어서, 하드 마스크층(122)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 또는 이들의 조합으로 제조된다. 하드 마스크층(122)은 저압 화학적 기상 증착(LPCVD, low-pressure chemical vapor deposition) 공정 또는 플라즈마 강화 화학적 기상 증착(PECVD) 공정을 수행하여 형성될 수 있지만, 다른 적층 공정도 일부 다른 실시형태에서 이용될 수 있다.
다음으로, 도 1g에 도시하는 바와 같이 일부 실시형태에 따라 상단 전극층(120)과 제2 패시베이션층(116)이 패터닝된다. 하드 마스크층(122), 상단 전극층(120), 및 제2 패시베이션층(116)은, 포토레지스트층을 형성하고, 포토레지스트층을 통해 하드 마스크층(122), 상단 전극층(120), 및 제2 패시베이션층(116)을 에칭하고, 포토레지스트층을 제거함으로써 패터닝될 수 있다. 하드 마스크층(122), 상단 전극층(120), 및 제2 패시베이션층(116)이 패터닝된 후에, 하드 마스크층(122), 상단 전극층(120), 및 제2 패시베이션층(116)은 일부 실시형태에 따라 동일한 폭(W1)을 갖는다.
하드 마스크층(122), 상단 전극층(120), 및 제2 패시베이션층(116)이 패터닝된 후에, 유전체층(112), 제1 패시베이션층(108), 및 바닥 전극층(106)은 도 1h에 도시하는 바와 같이 일부 실시형태에 따라 패터닝된다. 유전체층(112), 제1 패시베이션층(108), 및 바닥 전극층(106)은, 포토레지스트층을 형성하고, 포토레지스트층을 통해 유전체층(112), 제1 패시베이션층(108), 및 바닥 전극층(106)을 에칭하고, 포토레지스트층을 제거함으로써 패터닝될 수 있다. 유전체층(112), 제1 패시베이션층(108), 및 바닥 전극층(106)이 패터닝된 후에, 유전체층(112), 제1 패시베이션층(108), 및 바닥 전극층(106)은 일부 실시형태에 따라 동일한 폭(W2)을 갖는다. 일부 실시형태에 있어서, 제1 전도성 구조가 상단 전극층(120) 상에 형성되고, 제2 전도성 구조가, 상단 전극층(120)으로 덮이지 않은 바닥 전극층(106)의 부분 상에 형성된다. 이에, 일부 실시형태에 따라 폭(W2)이 폭(W1)보다 크다.
도 3은 일부 실시형태에 따른 반도체 구조(300)의 단면도이다. 반도체 구조(300)는 도 1h에 도시하고 전술한 금속-절연체-금속 구조(100)와 유사하거나 동일한 금속-절연체-금속 구조(100')를 포함한다.
더 구체적으로, 반도체 구조(300)는 일부 실시형태에 따라 기판(302)과, 그 기판(302) 위에 형성된 트랜지스터 구조(324)를 포함한다. 기판(302)을 형성하는데 이용되는 재료 및 방법은 전술한 기판(102)의 형성에 이용된 것들과 같기 때문에 여기에서 반복해서 설명하지 않는다.
일부 실시형태에 있어서, 트랜지스터 구조(324)는 게이트 유전체층(326), 그 게이트 유전체층(326) 위에 형성된 게이트 구조(328), 및 그 게이트 구조(328)의 측벽들 상에 형성된 스페이서(330)를 포함한다. 또한, 일부 실시형태에 따라 트랜지스터 구조(324)에 인접하여 기판(302) 내에 소스/드레인 구조(332)가 형성된다. 더욱이, 다양한 디바이스를 분리하기 위해 기판(302) 내에 STI(shallow trench isolation) 구조(334)가 형성된다.
일부 실시형태에 있어서, 게이트 유전체층(326)은 하이k 유전체 재료로 제조된다. 하이k 유전체 재료의 예는 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈 산화물(HfTaO), 하프늄 티탄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 지르코늄 산화물, 티탄 산화물, 알루미늄 산화물, 또는 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금을 포함할 수 있으나, 이들에 한정되지는 않는다.
일부 실시형태에 있어서, 게이트 구조(328)는 알루미늄, 구리, 텅스텐, 티탄, 탄탈, 티탄 질화물, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TaC, TaSiN, TaCN, TiAl, TiAlN, 또는 기타 이용 가능한 재료 등의 전도성 재료로 제조된다. 일부 실시형태에 있어서, 게이트 구조(328)는 폴리실리콘으로 제조된다.
일부 실시형태에 있어서, 스페이서(330)는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물, 또는 기타 이용 가능한 유전체 재료로 제조된다. 스페이서(120)는 단일층 또는 다중층을 포함할 수 있다.
일부 실시형태에 있어서, 소스/드레인 구조(332)는 주입 공정 또는 에피택셜(에피) 공정을 이용해 형성된다. 일부 실시형태에 있어서, 소스/드레인 구조(332)는 Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP 등을 포함한다.
일부 실시형태에 있어서, STI 구조(334)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG), 또는 기타 로우k 유전체 재료로 제조된다. STI 구조(334)는 고밀도 플라즈마(HDP, high-density-plasma) CVD 공정을 이용해 형성될 수 있으나, 다른 실시형태에서는 다른 적층 공정이 이용될 수도 있다.
트랜지스터 구조(324)가 형성된 후에, 소스/드레인 구조(332) 위에 층간 유전체층(338)을 통해 컨택(336)이 형성된다. 일부 실시형태에 있어서, 컨택(336)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 티탄 질화물(TiN), 탄탈 질화물(TaN), 니켈 실리사이드(NiS), 코발트 실리사이드(CoSi), 탄탈 탄화물(TaC), 탄탈 실리사이드 질화물(TaSiN), 탄탈 탄화물 질화물(TaCN), 티탄 알루미나이드(TiAl), 티탄 알루미나이드 질화물(TiAlN), 기타 이용 가능한 전도성 재료, 또는 이들의 조합 등의 전도성 재료로 제조된다.
층간 유전체층(338)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), 로우k 유전체 재료, 및/또는 기타 이용 가능한 유전체 재료 등의 다수의 유전체 재료로 제조된 다층을 포함할 수 있다. 로우k 재료의 예는 FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, 비정질 불소화 탄소(amorphous fluorinated carbon), 파릴렌(parylene), BCB(bis-benzocyclobutenes), 또는 폴리이미드를 포함하나, 이들에 한정되지는 않는다.
컨택(336)이 형성된 후에, 도 3에 도시하는 바와 같이 일부 실시형태에 따라 배선 구조(339)가 층간 유전체층(338) 위에 형성된다. 일부 실시형태에 있어서, 배선 구조(339)는 금속간 유전체층(inter-metal dielectric layer)(344) 내에 형성된 금속 라인(340a 내지 340f)과 비아(342a 내지 342d)를 포함한다.
일부 실시형태에 있어서, 금속 라인(340a 내지 340f)은 고전도성 금속, 저저항성 금속, 원소 금속, 전이 금속 등으로 제조된다. 금속 라인(340a 내지 340f)을 형성하는데 이용된 전도성 재료의 예는, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티탄(Ti), 금(Au), 코발트(Co), 또는 탄탈(Ta)을 포함할 수 있으나, 이들에 한정되지는 않는다. 또한, 비아(342a 내지 342d)도 전술한 전도성 재료로 제조될 수 있다.
일부 실시형태에 있어서, 금속간 유전체층(344)은 저 유전 상수 또는 극저 유전 상수(ELK, extreme low dielectric constant) 재료 등의 다수의 유전체 재료로 제조된 다층을 포함한다. 유전체 재료의 예는 산화물, SiO2, BPSG(borophosphosilicate glass), 스핀온 글래스(SOG, spin-on glass), 무도핑 실리케이트 글래스(USG, undoped silicate glass), 불소화 실리케이트 글래스(FSG), 또는 고밀도 플라즈마(HDP) 산화물을 포함할 수 있으나, 이들에 한정되지는 않는다. 금속간 유전체층(344)은 CVD 등의 임의의 이용 가능한 적층 공정에 의해 형성될 수 있고, 화학적 기계 연마(CMP, chemical mechanical polishing)이 적층 공정 후에 행해질 수 있다.
도 3에 도시하는 금속 라인과 비아는 본 개시내용을 보다 잘 이해하게 하기 위한 예시일 뿐임을 알아야 한다. 예를 들어, 사이에 형성되는 금속 라인과 비아 및 접속부의 수는 용도에 따라 달라질 수 있으며, 본 개시내용의 범위는 한정되는 것으로 의도되지 않는다.
도 3에 도시하는 바와 같이 일부 실시형태에 따라 금속-절연체-금속 구조(100')가 금속간 유전체층(344) 내에 형성된다. 일부 실시형태에 있어서, 금속-절연체-금속 구조(100')는 바닥 전극층(106), 그 바닥 전극층(106) 상에 형성된 제1 패시베이션층(108), 그 제1 패시베이션층(108) 상에 형성된 유전체층(112), 그 유전체층(112) 상에 형성된 제2 패시베이션층(116), 그 제2 패시베이션층(116) 상에 형성된 상단 전극층(120), 및 그 상단 전극층(120) 상에 형성된 하드 마스크층(122)을 포함한다. 금속-절연체-금속 구조(100')를 형성하는데 이용된 방법과 재료는 도 1a 내지 도 1h에 도시하고 전술한 금속-절연체-금속 구조(100)와 유사하거나 동일하기 때문에, 여기에서 반복 설명하지 않는다.
금속-절연체 금속 구조(100')가 형성된 후에, 도 3에 도시하는 바와 같이 일부 실시형태에 따라 제1 전도성 구조(346)가 하드 마스크층(122)과 금속간 유전체층(344)을 통해 형성되어 상단 전극층(120)과 접속된다. 또한, 제1 전도성 구조(346)는 일부 실시형태에 따라 금속 라인(340f)에도 접속된다.
일부 실시형태에 있어서, 제1 전도성 구조(346)는 고전도성 금속, 저저항성 금속, 원소 금속, 전이 금속 등으로 제조된다. 제1 전도성 구조(346)를 형성하는데 이용되는 전도성 재료의 예는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티탄(Ti), 금(Au), 코발트(Co), 또는 탄탈(Ta)을 포함할 수 있으나, 이들에 한정되지는 않는다.
도 3에 도시하는 바와 같이 일부 실시형태에 따라 제2 전도성 구조(348)가 유전체층(112), 제1 패시베이션층(108), 및 금속간 유전체층(344)을 통해 형성되어 바닥 전극층(106)과 접속된다. 또한, 제2 전도성 구조(348)는 일부 실시형태에 따라 금속 라인(340e)에도 접속된다.
일부 실시형태에 있어서, 제2 전도성 구조(348)는 고전도성 금속, 저저항성 금속, 원소 금속, 전이 금속 등으로 제조된다. 제2 전도성 구조(348)를 형성하는데 이용되는 전도성 재료의 예는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티탄(Ti), 금(Au), 코발트(Co), 또는 탄탈(Ta)을 포함할 수 있으나, 이들에 한정되지는 않는다.
도 3에 도시하는 바와 같이, 금속-절연체-금속 구조(100')는 제2 전도성 구조(348)와 기타 금속 라인 및 비아를 통해 트랜지스터 구조(324)에 인접하여 형성된 소스/드레인 구조(332)에 접속된다. 금속-절연체-금속 구조(100')가 산화물층 등의 계면층의 형성을 방지하기 위해 유전체층(122)의 상하에 형성된 제1 패시베이션층(108)과 제2 패시베이션층(116)을 포함하기 때문에, 금속-절연체-금속 구조(100')의 성능이 향상되고, 금속-절연체-금속 구조(100')를 포함하는 반도체 구조(300)의 성능도 향상된다.
전술한 바와 같이, 바닥 전극층과 상단 전극층은 PVD 공정을 이용해서 형성될 수도 있다. 그러나, 그 결과로 형성된 전극층은 거친 표면을 가질 수 있다. 따라서, 유전체층이 바닥 전극층 위에 바로 형성된다면, 유전체층은 그 인터페이스에서의 결함으로 인해 불량한 흡착성을 가질 수 있다. 또한, 한 재료층(예, 바닥 전극층)을 형성하는데 사용되는 장치로부터 다른 재료층(예, 유전체층)을 형성하는데 사용되는 장치로의 이송 중에 습기 및 산소에 노출되기 때문에 산화물층 등의 계면층이 바닥 전극층과 유전체층 사이에 그리고 유전체층과 상단 전극층 사이의 인터페이스에 형성될 수 있다. 이에, 금속-절연체-금속 구조의 수율 및 성능이 손상된다.
따라서, 일부 실시형태에 따라, 제1 패시베이션층(108)과 제2 패시베이션층(116)이 형성된다. 보다 구체적으로, 결정질 구조를 갖는 바닥 전극층(106)과 상단 전극층(120)은 PVD 공정에 의해 형성되고, 비정질 구조를 갖는 제1 패시베이션층(108)과 제2 패시베이션층(116)은 일부 실시형태에 따라 제1 ALD 공정(110)과 제2 ALD 공정(118)을 이용하여 형성된다. 유전체층(112)은 제1 패시베이션층(108)과 제2 패시베이션층(116) 사이에 위치한다. 제1 패시베이션층(108)과 제2 패시베이션층(116)이 매끄러운 상단면을 갖기 때문에, 유전체층(112)의 흡착성이 향상될 수 있다. 더욱이, 유전체층(112)의 흡착성이 향상되기 때문에, 유전체(112)이 비교적 얇더라도 신뢰성은 여전히 유지될 수 있다.
또한, 일부 실시형태에 따라 제1 ALD 공정(110), 제2 ALD 공정(114), 및 제3 ALD 공정(118)이 동일한 ALD 장치(200)에서 행해진다. 즉, 제1 패시베이션층(108), 유전체층(112), 및 제2 패시베이션층(116)의 형성 동안에 기판(102)이 대기 내의 습기 및 산소에 노출되지 않을 것이다. 따라서, 금속-절연체-금속 구조의 커패시턴스를 저감하고 누설 우려의 증가를 야기할 수 있는 계면층의 형성이 회피될 수 있다. 그 결과, 금속-절연체-금속 구조(100 및 100') 등의 금속-절연체-금속 구조를 형성하는 수율 및 성능이 향상된다.
또한, 제1 ALD 공정(110), 제2 ALD 공정(114), 및 제3 ALD 공정(118)은 일부 실시형태에 따라 H2/N2 플라즈마의 이용을 더 포함한다. H2/N2 플라즈마는 이송 공정 중에 형성되는 산화물층을 제거하고 재료층(예, 바닥 전극층(106))의 상단면을 처리하는데 이용될 수 있다.
반도체 구조와 반도체 구조의 형성 방법의 실시형태들이 제시된다. 반도체 구조는 바닥 전극층, 제1 패시베이션층, 유전체층, 제2 패시베이션층, 및 상단 전극층을 포함한다. 제1 패시베이션층은 바닥 전극층과 유전체층 사이에 배치되고, 제2 패시베이션층은 유전체층과 상단 전극층 사이에 형성된다. 제1 패시베이션층과 제2 패시베이션층은 매끄러운 표면을 갖는 비정질층이다. 이에, 유전체층의 흡착성이 향상될 수 있고, 반도체 구조를 형성하는 수율 및 신뢰성이 향상될 수 있다.
일부 실시형태에 있어서, 반도체 구조를 제공하는 방법이 제시된다. 반도체 구조를 제조하는 방법은, 기판 위에 바닥 전극층을 형성하는 단계와, 제1 원자층 적층 공정에 의해 상기 바닥 전극층 위에 제1 패시베이션층을 형성하는 단계를 포함한다. 반도체 구조를 제조하는 방법은, 제2 원자층 적층 공정에 의해 상기 제1 패시베이션층 위에 유전체층을 형성하는 단계와, 제3 원자층 적층 공정에 의해 상기 유전체층 위에 제2 패시베이션층을 형성하는 단계를 더 포함한다. 반도체 구조를 제조하는 방법은, 상기 제2 패시베이션층 위에 상단 전극층을 형성하는 단계를 더 포함한다.
일부 실시형태에 있어서, 금속-절연체-금속 구조를 제조하는 방법이 제시된다. 금속-절연체-금속 구조를 제조하는 방법은, 기판 위에 바닥 전극층을 형성하는 단계와, 장치의 제1 챔버 내에서 상기 바닥 전극층 위에 제1 패시베이션층을 형성하는 단계를 포함한다. 금속-절연체-금속 구조를 제조하는 방법은, 상기 장치의 제2 챔버 내에서 상기 제1 패시베이션층 위에 유전체층을 형성하는 단계와, 상기 장치의 상기 제1 챔버 내에서 상기 유전체층 위에 제2 패시베이션층을 형성하는 단계를 더 포함한다. 금속-절연체-금속 구조를 제조하는 방법은, 상기 제2 패시베이션층 위에 상단 전극층을 형성하는 단계를 더 포함한다.
일부 실시형태에 있어서, 금속-절연체-금속 구조가 제시된다. 금속-절연체-금속 구조는 기판 위에 형성된 바닥 전극층과, 상기 바닥 전극층 위에 형성된 제1 패시베이션층을 포함한다. 금속-절연체-금속 구조는 상기 제1 패시베이션층 위에 형성된 유전체층과, 상기 유전체층 위에 형성된 제2 패시베이션층을 더 포함한다. 금속-절연체-금속 구조는 상기 제2 패시베이션층 위에 형성된 상단 전극층을 더 포함한다. 또한, 상기 제1 패시베이션층과 상기 제2 패시베이션층은 비정질층이다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 반도체 구조를 제조하는 방법에 있어서,
    기판 위에 바닥 전극층을 형성하는 단계와,
    제1 원자층 적층(atomic layer deposition) 공정에 의해 상기 바닥 전극층 위에 제1 패시베이션층을 형성하는 단계와,
    제2 원자층 적층 공정에 의해 상기 제1 패시베이션층 위에 유전체층을 형성하는 단계와,
    제3 원자층 적층 공정에 의해 상기 유전체층 위에 제2 패시베이션층을 형성하는 단계와,
    상기 제2 패시베이션층 위에 상단 전극층을 형성하는 단계
    를 포함하는 반도체 구조를 제조하는 방법.
  2. 제1항에 있어서, 상기 바닥 전극층과 상기 상단 전극층은 물리적 기상 증착(PVD, physical vapor deposition) 공정에 의해 형성되는 것인 반도체 구조를 제조하는 방법.
  3. 제1항에 있어서, 상기 제1 패시베이션층, 상기 유전체층, 및 상기 제2 패시베이션층을 형성하는데 각각 이용되는 상기 제1 원자층 적층 공정, 상기 제2 원자층 적층 공정, 및 상기 제3 원자층 적층 공정은, 동일한 장치 내에서 행해지는 것인 반도체 구조를 제조하는 방법.
  4. 제1항에 있어서, 상기 제1 원자층 적층 공정은 H2/N2 플라즈마의 이용을 포함하는 것인 반도체 구조를 제조하는 방법.
  5. 금속-절연체-금속 구조를 제조하는 방법에 있어서,
    기판 위에 바닥 전극층을 형성하는 단계와,
    장치의 제1 챔버 내에서 상기 바닥 전극층 위에 제1 패시베이션층을 형성하는 단계와,
    상기 장치의 제2 챔버 내에서 상기 제1 패시베이션층 위에 유전체층을 형성하는 단계와,
    상기 장치의 상기 제1 챔버 내에서 상기 유전체층 위에 제2 패시베이션층을 형성하는 단계와,
    상기 제2 패시베이션층 위에 상단 전극층을 형성하는 단계
    를 포함하는 금속-절연체-금속 구조를 제조하는 방법.
  6. 금속-절연체-금속 구조물에 있어서,
    기판 위에 형성된 바닥 전극층과,
    상기 바닥 전극층 위에 형성된 제1 패시베이션층과,
    상기 제1 패시베이션층 위에 형성된 유전체층과,
    상기 유전체층 위에 형성된 제2 패시베이션층과,
    상기 제2 패시베이션층 위에 형성된 상단 전극층
    을 포함하고,
    상기 제1 패시베이션층과 상기 제2 패시베이션층은 비정질층인 것인 금속-절연체-금속 구조물.
  7. 제6항에 있어서, 상기 제1 패시베이션층은 TaN 또는 TiN로 제조되는 것인 금속-절연체-금속 구조물.
  8. 제6항에 있어서, 상기 제1 패시베이션층은 15 Å 내지 50 Å의 범위 내의 두께를 갖는 것인 금속-절연체-금속 구조물.
  9. 제6항에 있어서, 상기 상단 전극층과 상기 바닥 전극층은 결정질층인 것인 금속-절연체-금속 구조물.
  10. 제6항에 있어서, 상기 바닥 전극층과 상기 제1 패시베이션층은 상이한 분자 배열을 가진 동일한 재료로 제조되는 것인 금속-절연체-금속 구조물.
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