KR20080037591A - 메모리용 결합된 판독/기록 회로 - Google Patents

메모리용 결합된 판독/기록 회로 Download PDF

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KR20080037591A
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토마스 하프
토마스 니르쉴
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키몬다 노스 아메리카 코포레이션
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Abstract

메모리 디바이스는 로우들 및 컬럼들로 배열된 저항성 메모리 셀들의 어레이 부분을 포함하며, 상기 로우들은 워드 라인들에 대응하고, 상기 컬럼들은 비트 라인들에 대응한다. 또한, 상기 디바이스는 각각의 비트 라인과 연계된 저항성 메모리 셀로부터 판독하거나 메모리 셀에 기록하도록 구성된, 상기 어레이 부분에서 각각의 비트 라인과 연계된 결합된 판독/기록 회로를 더 포함한다.

Description

메모리용 결합된 판독/기록 회로{COMBINED READ/WRITE CIRCUIT FOR MEMORY}
본 발명은 일반적으로 메모리 디바이스, 더 상세하게는 판독 회로와 기록 회로를 통합시킨 회로 및 그와 관련된 방법들에 관한 것이다.
종래의 메모리 디바이스들, 특히 종래의 반도체 메모리 디바이스들의 경우, 기능성 메모리 디바이스들(예를 들어, PLA, PAL 등)과 테이블 메모리 디바이스들간에는 통상적으로 차이가 존재한다. 예를 들어, 몇몇 테이블 메모리 디바이스들은 PROM, EPROM, EEPROM, 플래시 메모리 등과 같은 ROM(Read Only Memory) 디바이스들, 및 DRAM 및 SRAM과 같은 RAM(Random Access Memory 또는 판독-기록 메모리)을 포함한다.
SRAM(Static Random Access Memory)들의 경우, 개개의 메모리 셀들은, 예를 들어 교차-결합 래치(cross-coupled latch)로 구성된 6 개의 트랜지스터들로 구성된다. DRAM(Dynamic Random Access Memory)들의 경우, 일반적으로는 대응적으로 제어되는 단 하나의 용량성 요소(예를 들어, MOSFET의 게이트-소스 캐패시턴스)만이 채택되며, 캐패시턴스에 전하가 저장될 수 있다. 하지만, DRAM 내의 전하는 매우 짧은 시간 동안에만 유지되며, 데이터 상태를 유지하기 위해서는 주기적인 재생이 수행되어야 한다. DRAM과 대조적으로, SRAM은 재생을 필요로 하지 않으며, SRAM에 적절한 공급 전압이 공급되는 한, 메모리 셀에 저장된 데이터는 저장된 채로 유지된다. SRAM과 DRAM은 휘발성 메모리들로 분류되며, 데이터 상태는 전력이 메모리에 공급될 때에만 보유된다.
휘발성 메모리와 대조적으로, 비-휘발성 메모리 디바이스(NVM)들, 예를 들어 EPROM, EEPROM 및 플래시 메모리들은 상이한 특성을 나타내며, 그와 관련된 공급 전압이 차단(switch off)될 때에도 저장된 데이터가 보유된다. 이러한 타입의 메모리는, 예를 들어 휴대 전화 상의 전자 롤로덱스(electronic rolodex)에서와 같이 다양한 타입의 이동 통신 디바이스들에 대해 몇 가지 장점들을 가지며, 휴대 전화가 꺼져 있을 때에도 그 안의 데이터가 보유된다.
최근에 개발된 일 형태의 비-휘발성 메모리는 소위 저항성 또는 저항성 스위칭 메모리 디바이스이다. 이러한 저항성 메모리에서, 2 개의 적절한 전극들(즉, 애노드 및 캐소드) 사이에 위치된 메모리 물질은 적절한 스위칭 공정들에 의해 더 도전성 또는 덜 도전성 상태가 되며, 상기 더 도전성 상태는 저장된 로직(logic) "1"에 대응하고, 상기 덜 도전성 상태는 저장된 로직 "0" 상태에 대응한다(그 반대로도 가능하다). 적절한 저항 메모리들은, 예를 들어 W.W.Zhuamg 외, "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(PRAM)(IEDM 2002)"에 개시된 페로브스카이트(perovskite) 메모리, 예를 들어 I.G Baeket 외, "Multi-layer crosspoint binary oxide resistive memory(OxRAM) for post-NAND storage application(IEDM 2005)"에 개시된 레지스티 브 스위칭 인 바이너리 옥사이드(resistive switching in binary oxide; OxRAM), 또는 컨덕티브 브릿징 RAM(CBRAM)일 수 있다.
상 변화 메모리의 경우, 적절한 칼코게나이드(chalcogenide) 화합물(예를 들어, GeSbTe 또는 AgInSbTe 화합물)이, 예를 들어 2 개의 대응하는 전극들 사이에 위치된 활성 물질로서 사용된다. 칼코게나이드 화합물 물질은 적절한 스위칭 공정들에 의해, 비정질 상태, 즉 비교적 약한 도전성 상태, 또는 결정질 상태, 즉 비교적 강한 도전성 상태가 될 수 있으며, 따라서 상기에 언급된 바와 같이 데이터 상태들을 변화시키는데 사용될 수 있는 가변 저항 요소와 같이 기능(behave)한다.
비정질 상태로부터 결정질 상태로의 상 변화 물질의 변화를 달성하기 위하여, 전극들에 적절한 가열 전류가 인가되며, 상기 전류는 상 변화 물질을 그 결정화 온도 이상으로 가열시킨다. 이 동작은 때때로 SET 동작으로 칭해진다. 이와 유사하게, 적절한 가열 전류 펄스의 인가에 의해 결정질 상태로부터 비정질 상태로의 상태 변화가 달성되고, 상 변화 물질은 그 용융 온도 이상으로 가열되며, 신속한 냉각 공정을 거쳐 비정질 상태가 얻어진다. 이 동작은 때때로 RESET 동작이라고 칭해진다. SET 및 RESET 동작들의 조합은 데이터가 상 변화 메모리 셀에 기록될 수 있는 한가지 수단이다.
이하, 본 발명의 1 이상의 실시형태의 기본적인 이해를 제공하기 위해 간명한 요약을 제시한다. 이 요약은 본 발명의 광범위한 개요가 아니며, 본 발명의 핵심 또는 중요한 요소들을 식별하기 위해서도 또한 본 발명의 범위를 한정하기 위해서도 아니다. 그보다는, 이러한 요약의 주요 목적은 이후에 설명되는 상세한 설명에 대한 서두로서 간략한 형태로 본 발명의 몇몇 개념들을 나타내기 위해서이다.
본 발명은 로우(row)들 및 컬럼(column)들로 배열된 메모리 셀들의 어레이 부분을 포함하는 메모리 디바이스에 관한 것이다. 결합된 판독/기록 회로가 제공되고, 각각의 비트 라인과 연계된 메모리 셀로부터 판독하거나 메모리 셀에 기록하도록 구성된다. 또한, 메모리를 어드레싱(addressing)하는 방법이 개시되며, 비트 라인과 연계된 메모리 셀을 어드레스하기 위해 상기 비트 라인에 독특하게 연계된 결합된 판독/기록 회로를 사용하는 단계를 포함한다.
다음의 설명 및 첨부된 도면들은 본 발명의 몇몇 예시적인 실시형태들 및 구현예들을 상세히 설명한다. 이들은 본 발명의 원리들이 채택될 수 있는 몇 가지 다른 방식들만을 나타낸다.
이하, 첨부한 도면들을 참조하여 본 발명의 1 이상의 구현예들이 설명될 것이며, 동일한 참조부호들은 전반적으로 동일한 요소들을 나타내는데 사용된다. 본 발명은 메모리 회로 아키텍처, 및 이와 관련하여 이러한 아키텍처를 어드레싱하는 방법에 관한 것이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 어레이 아키텍처(100)의 블록도가 예시된다. 일 실시예에서, 상기 아키텍처는 컬럼들에 배치된 복수의 비트 라인들(102a 내지 102n) 및 로우들에 배치된 복수의 워드 라인들(104a 내지 104m)을 포함하는 메모리 어레이의 일부분을 포함한다. 각각의 비트 라인들은 전류원 회로(106), 비트 라인 선택 회로(108) 및 비트 라인 예비충전(precharge) 회로(110)와 연계된다. 이와 유사하게, 각각의 워드 라인들은 일 실시예에서 워드 라인 선택 회로(112), 및 상 변화 메모리 요소와 같은 메모리 요소(114)와 연계된다. 일 실시예에서, 상 변화 메모리 요소는 전이 금속 산화물(transition metal oxide)을 포함한 구성요소를 포함한다. 본 명세서에서는 상 변화 메모리와 관련된 다양한 실시예들이 설명될 것이지만, 본 발명은 다른 형태의 메모리 기술들에 통합될 수 있으며, 이러한 모든 메모리들은 본 발명의 범위 내에 있는 것으로 이해하여야 한다.
다시 도 1을 참조하면, 판독 회로(120)는 메모리 어레이 부분과 연계되며, 그와 연계된 다양한 메모리 요소들(114)로부터 데이터를 판독하도록 동작한다. 일 실시예에서, 판독 회로(120)는 한번에 하나의 컬럼(비트 라인)을 판독하도록 동작할 수 있으며, 판독 회로와 관련된 컬럼(들)의 개수는 다양한 실시예들에서, 예컨대 4 개, 8 개, 16 개 또는 32 개의 컬럼들로 변동될 수 있다. 또한, 다른 대안적인 구성들이 채택될 수 있으며, 본 발명의 범위 내에 있는 것으로 의도된다. 일 실시예에서, 판독 회로(120)는 커런트 미러(current mirror) 회로(122), 전류-대-전압(I/V) 컨버터(124) 및 감지 증폭기 회로(126)를 포함한다. 일 실시예에서, 감지 증폭기는 I/V 컨버터(124)로부터의 전압과 기준 전압(130) 간의 비교 함수인 출력(128)을 생성하도록 구성된다. 일 실시예에서, 커런트 미러(122)의 출력 전류는 메모리 셀로부터 데이터를 판독하기 위해 기준 전류와 바로 비교된다.
본 발명의 일 실시예에 따르면, 상기 아키텍처(100)는 유익하게도 종래의 어레이 아키텍처들에 채택된 판독 및 기록 회로를 능가하는 면적 및 복잡성의 감소를 가능하게 하는 판독/기록 회로의 콤팩트(compact)한 구성을 제공한다. 판독 동작에서, 비트 라인 선택 회로들(108)은 판독 회로(120)에 비트 라인들(102a 내지 102n) 중 하나를 선택적으로 커플링하도록 구성된다. 일 실시예에서, 비트 라인 선택 회로들(108)은 스위칭 매트릭스로서 기능하며, 하나의 비트 라인은 판독 회로(120)에 동작가능하게 커플링되는 한편, 나머지 비트 라인들은 그로부터 전기적으로 단절된다. 일 실시예에서, 비트 라인 선택 회로는 이후에 언급되는 클램프 디바이스를 포함하는, 비트 라인 및 전류원(106)의 직접적인 전기 연결로 대체된다.
또한, 아래에 설명되는 바와 같이, 비트 라인 선택 회로(108)는 활성화된 비트 라인의 비트 라인 전압을 클램핑하여, 그와 관련된 메모리 요소들을 보호하고, 판독 조건들과 관련된 가변성(variability)을 감소시키도록 구성된다. 본 발명의 일 실시예에서, 비트 라인 선택 회로는 활성화된 비트 라인의 비트 라인 전압을, 메모리 디바이스의 공급 전압(VDD)과 상이할 수 있는 바이어스 전압(VBIAS)과 연계된 전압으로 클램핑하도록 구성된다.
또한, 도 1과 연계하여 판독 동작을 참조하면, 전류원 회로(106)는 활성화된 비트 라인에 요구되는 전류를 제공하도록 동작할 수 있으며, 그로부터 얻어진 전류 크기는 감지되는 메모리 요소(ME: 114)의 데이터 상태의 함수이다. 전류원 회로(106)에서의 전류는 데이터를 감지하기 위해 판독 회로(120)의 커런트 미러 회로(122)에서 미러링된다.
또한, 본 발명의 일 실시예에서, 비트 라인 예비충전 회로(110)는 선택되지 않은(또는 비활성화된) 각각의 비트 라인을 사전설정된 전위(예를 들어, 회로 접지)로 풀링(pulling)하여, 선택되지 않은 비트 라인들이 플로팅(floating)되지 않도록 이러한 비트 라인들을 방전시키도록 구성된다. 활성화된 비트 라인과 연계된 비트 라인 예비충전 회로(110)는 비트 라인을 사전설정된 전위로부터 해제시켜, 비트 라인 선택 회로(108)의 바이어스 전압과 연계된 비트 라인 전위로 상승할 수 있도록 구성된다. 또한, 전류원 회로(106)는 정확한 판독을 용이하게 하기 위하여 그 각각의 선택되지 않은 비트 라인을 판독 회로(120)로부터 단절시키도록 구성된다.
일 실시예에서는 각각의 워드 라인들(104a 내지 104m)의 제어에 기초하여, 판독 시, 비트 라인과 연계된 하나의 메모리 요소(114)만이 한번에 판독(또는 감지)된다. 일 실시예에서, 감지될 메모리 요소와 연계된 워드 라인이 활성화(예를 들어, 높게 풀링)되는 한편, 나머지 워드 라인들은 활성화되지 않는다(예를 들어, 낮게 풀링된다). 이 실시예에서, 연관된 워드 라인 선택 회로(104)는 각각의 비트 라인에 각각의 메모리 요소(114)를 전기적으로 커플링한다. 메모리 요소(114)의 데이터 상태에 기초하여, 그와 연계된 독특한 전류가 비트 라인 상에서 전류원 회로(106)로부터 얻어지고, 상기 전류는 그 감지를 위해 판독 회로(120)로 미러링된 다.
일 실시예에서, 메모리 어레이는 어레이 내의 셀들을 선택하기 위해 비트 라인 및 워드 라인 상의 바이어스가 사용되는 교차점 어레이로서 구성된다.
본 발명의 일 실시예에서, 활성화된 비트 라인과 연계된 각각의 메모리 요소(114)는 선택적인 증분 활성화(selective incremental activation) 및 각각의 워드 라인들(104a 내지 104m)의 비활성화에 기초하여 판독된다. 다른 비트 라인들과 연계된 데이터를 판독하기 위하여, 각각의 비트 라인 선택 회로(108)는 각각의 비트 라인을 활성화하고, 상기 비트 라인을 원하는 비트 라인 판독 전위로 클램핑하도록 동작할 수 있는 한편, 다른 비트 라인 선택 회로들은 각각의 비트 라인들을 비활성화하며, 비트 라인 예비충전 회로들(110)은 이러한 선택되지 않은 비트 라인들을 사전설정된 전압으로 풀링한다.
본 발명에 따르면, 주어진 비트 라인과 연계된 1 이상의 셀들에 대한 기록 동작에서, 전류원 회로(106)는 판독 회로(120)로부터 각각의 비트 라인을 단절시키도록 구성된다. 또한, 전류원 회로는 선택된 메모리 요소(114)를 프로그래밍하도록 전류원으로서 동작할 수 있다. 메모리 요소(ME)가 상 변화 메모리 요소(PCE)를 포함하는 본 발명의 일 실시예에서는 원하는 데이터 상태에 의존하여 2 개의 상이한 프로그래밍 전류들이 제공되며, 이러한 실시예에서 전류원 회로(106)는 SET 전류 펄스를 제공하도록 구성되는 한편, 다른 회로(이후에 설명하기로 함)는 RESET 전류 펄스를 제공하도록 동작한다. SET 동작(전력 제한됨)의 경우, 전류원(106)은 SET 전류를 제공한다. 셀을 더 효율적으로 항복(break-down)시키기 위하여, 일 실시예 에서 RESET 디바이스(215)는, 인가된 전압이 디바이스(207)에 의해 제한되기 이전에, 더 높은 전압에서 짧은 항복 펄스를 인가하는데 사용된다.
그러므로, 본 발명의 일 실시예에 따르면, SET 기록 동작에서 비트 라인 선택 회로(108) 및 전류원(106)은 비트 라인을 바이어스 전위와 연계된 전압으로 클램핑하도록 동작하는 한편, 비트 라인 예비충전 회로(110)는 동작할 수 없다. 상기 방법으로, 비트 라인 선택 회로(108)는 클램핑된 전압이 SET 전류 크기에 영향을 준다는 점에서 기록 SET 회로로서 동작한다. SET이 될 필요가 있는 비트 라인을 따른 각각의 메모리 요소에 대해, 각각의 워드 라인은 비트 라인에 각각의 상 변화 메모리 요소(114)를 커플링하여, 전류원 회로(106)에 의해 제공된 SET 전류가 그를 통해 흐르도록 활성화된다. 본 발명의 일 실시예에서, SET 전류 펄스의 지속기간(duration)은 각각의 워드 라인이 활성화되는 시간 주기에 의해 지시(dictate)된다. 대안적인 실시예에서, 각각의 비트 라인과 연계된 비트 라인 예비충전 회로(110)는 적절한 시간에서 SET 전류를 션트(shunt)시키도록 선택적으로 활성화될 수 있으나, 이러한 선택은 더 많은 전력을 소모한다.
본 발명의 일 실시예에서, SET 펄스를 필요로 하는 각각의 상 변화 메모리 요소들(114)은 증분적인 방식으로 활성화되며, 셀은 각각의 원하는 셀이 SET 될 때까지 차례로 프로그램된다. 본 발명의 대안적인 실시예에서, SET 펄스를 필요로 하는 모든 셀들은 각각의 셀이 동시발생적인 방식(concurrent manner)으로 SET 되도록 비트 라인에 병렬로 커플링된다. 또한, 각각의 비트 라인은 그들 각각이 그들 자신의 기록 회로를 갖기 때문에 동시발생적인 방식으로 어드레싱될 수 있다.
RESET 기록 동작에서는 전류원 회로(106)가 RESET 전류에 채택되지 않으며, 따라서 각각의 비트 라인 선택 회로(108)는 일 실시예에서 전류원 회로로부터 비트 라인을 단절시키도록 동작한다. 본 발명의 일 실시예에 따르면, 비트 라인 예비충전 회로(110)는 디바이스 공급 전위(VDD)보다 큰 값을 갖는 RESET 전위에 각각의 비트 라인을 커플링하도록 구성된다. 일 실시예에서, RESET 전위는 공급 전압과 같다. 일 실시예에서, RESET 전위는 공급 전압보다 작다. 또 다른 실시예에서는 전하 펌프(charge pump)들이 사용되고, RESET 전위는 칩 공급 전압보다 높다. 결과적인 RESET 전류 펄스 크기는 상승된 RESET 전위의 함수이다. 결과적으로, 비트 라인 예비충전 회로(110)는 RESET 전압이 RESET 전류 펄스 크기에 영향을 준다는 점에서 기록 RESET 회로로서 동작한다. RESET 전류 펄스 지속기간은 일 실시예에서 각각의 워드 라인이 활성화되는 타이밍에 의해 지시된다. 대안적인 실시예들에서, RESET 펄스 지속기간은 RESET 전위를 디커플링하거나, 또 다른 전류 경로를 통해 RESET 전류를 접지에 션트시킴으로써, 비트 라인 예비충전 회로(110)에 의해 지시될 수 있다.
이제 도 2를 참조하면, 본 발명의 또 다른 실시예에 따른 판독/기록 회로 아키텍처(200)를 예시하는 개략적인 도면이 제공된다. 회로 아키텍처(200)는 스위치 구성요소(209)를 통해 다른 트랜지스터들(207)에 선택적으로 커플링되는 게이트 제어 단자(223)를 갖는 트랜지스터(221)를 포함하는 판독 회로(220)를 포함한다. 폐쇄되면, 각각의 비트 라인(202a)에 대한 전류원 회로(206)로서 기능하는 트랜지스 터(207)가 커런트 거울 회로(222)를 형성하기 위해 트랜지스터(221)에 커플링된다. 상기 방식으로, 판독시 비트 라인을 통해 흐르는 전류가 트랜지스터들(207 및 222)의 상대 사이징(relative sizing)의 함수인 이득 인자를 이용하여 판독 회로(220)로 미러링된다.
커런트 미러 회로(222) 내의 미러링된 전류는 이 예시적인 실시예에서 저항기와 같은 변환 회로(224)에 의해 전압으로 변환된다. 그 후, 감지 전압이 감지 증폭 회로(226)를 이용하여 기준 전압(230)과 비교되므로, 감지 증폭 회로(226)의 출력 상태는 감지된 메모리 셀(214)의 상태를 나타낸다.
상기 설명으로부터 알 수 있는 바와 같이, 각각의 전류원 회로(206)와 연계된 스위치(209)는 판독 회로(220)로부터 각각의 비트 라인(202)을 선택적으로 커플링하거나 단절시키도록 동작한다. 일 실시예에서, 아키텍처(200)는 주어진 판독 회로(220)와 동작가능하게 연계될 수 있는 복수의 비트 라인들(202a 내지 202n)에 있어서, 오직 하나의 스위치(209)만 폐쇄되도록 구성된다. 결과적으로, 오직 그 비트 라인만이 동작가능하게 판독 회로에 커플링되는 한편, 다른 비트 라인 스위치들(209)은 개방됨으로써 판독 회로(220)로부터 이러한 비트 라인들을 전기적으로 단절시킨다.
주어진 비트 라인(예를 들어, 비트 라인(202a))과 연계된 메모리 셀(214)의 판독시, 스위치(213)가 바이어스 전위(VBIAS)에 트랜지스터(211)의 제어 단자를 커플링시키는 경우, 스위치(213)를 통해 트랜지스터(211)가 활성화된다. 상기 방식으 로, 트랜지스터(211)는 전류원 회로(206)에 비트 라인(202a)을 커플링시키는 비트 라인 선택 회로(208)로서 동작한다.
도 2의 아키텍처(200)와 관련하여 판독 동작을 참조하면, 비트 라인 예비충전 회로(210)는 활성화된 비트 라인(202a)이 일 실시예에서 회로 접지와 같이 사전설정된 전위에 풀링되지 않을 것을 보장하도록 동작한다. 이러한 경우, 트랜지스터들(215 및 217)을 포함한 회로(210)는 제어 입력 단자들(225 및 227)에서의 적절한 제어 신호들에 의해 각각 턴 오프된다. 하지만, 판독 이전에 트랜지스터(217)는 각각의 비트 라인(202a)을 사전설정된 전위로 예비충전하도록 활성화될 수 있다. 또한, 판독시 도 2에서의 비트 라인(202b)과 같은 선택되지 않은 비트 라인들에 대해, 트랜지스터(217)는 선택되지 않은 비트 라인을 회로 접지와 같은 사전설정된 전위로 풀링하도록 활성화된다.
활성화된 비트 라인의 비트 라인 예비충전 회로(210)가 비활성화되어, 메모리 요소(214)를 비트 라인(202a)에 커플링시키기 위해 판독되기를 원하는 메모리 셀과 연계된 워드 라인 선택 회로(212)가 활성화된다. 일 실시예에서, 워드 라인 선택 회로(212)는 하이(high)가 되는 워드 라인(204a)에 의해 턴 온되는 워드 라인 선택 트랜지스터(229)를 포함한다. 상기 방식으로, 판독되는 메모리 요소(214)의 상태의 함수인 값을 갖는 비트 라인(202a) 내에 전류가 흐를 것이다.
또한, 판독 동작시 비트 라인 선택 회로(208)는 비트 라인 전압 클램프로서 동작한다는 것을 유의한다. VBIAS에 커플링되는 스위치(213)에 의해 트랜지스터(211) 가 활성화되는 경우, 비트 라인(202a)은 VBIAS에 비례하는 전압에 클램핑되어, 비트 라인이 공급 전압(VDD) 내의 변동들에 실질적으로 독립적이게 한다. 또한, VBIAS의 값은 일 실시예에서 VDD에 독립적으로 유리하게 선택될 수 있다. 일 실시예에서, 클램프 회로의 속력 및 정확성을 개선하기 위해 클램프 디바이스와 함께 증폭기 피드백 루프가 사용된다.
비트 라인(202a) 상의 전류는 전류원 회로(206)의 트랜지스터(207)로부터 소스화되고, 폐쇄되는 스위치(209)로 인해 판독 회로(220)로 미러링된다. 그 후, 판독 회로(220)는 감지된 메모리 셀(214)의 값 또는 상태를 출력한다. 활성화된 비트 라인(202a)을 따른 다른 셀들의 감지는, 일 실시예에서 한번에 하나씩 상이한 워드 라인들(204a 내지 204m(도시되지 않음))을 선택적으로 활성화함으로써 반복적인 방식으로 진행할 수 있다.
이제 도 2의 아키텍처(200)와 연계된 프로그래밍 또는 기록 동작을 참조하여, 상 변화 메모리와 같은 저항성 스위칭 메모리 디바이스와 관련하여 설명할 것이다. 하지만, 본 명세서에서 강조되는 아키텍처는 그에 제한되지는 않으며, 다른 메모리 구성요소들이 채택될 수 있고 본 발명에 의해 의도된다는 것을 이해하여야 한다.
상 변화 메모리의 경우, 상 변화 요소는 SET 상태 또는 RESET 상태로 프로그래밍될 수 있다. 전형적으로, SET 상태는 RESET 펄스에 대해 사용되는 것보다 더 긴 시기 동안 더 낮은 크기의 전류 펄스로 생성된다. SET 펄스는 상대적인 결정질 상태를 달성하기 위해 상 변화 물질을 더 천천히 가열하도록 작용하는 한편, RESET 펄스는 비결정질 상태를 형성하기 위해 상기 물질을 빠르게 가열/용융한 후 빠르게 퀀칭하도록 작용한다.
SET 동작시, 프로그래밍될 메모리 셀과 연계된 비트 라인은 각각의 비트 라인과 연계된 각각의 스위치 구성요소(209)를 개방함으로써 판독 회로(220)로부터 단절된다. 또한, 각각의 비트 라인과 연계된 비트 라인 선택 회로(208)는 트랜지스터(211)의 제어 단자를 바이어스 전위(VBIAS)에 커플링함으로써 각각의 스위치(213)에 의해 활성화된다. 일 실시예에서, 각각의 비트 라인의 비트 라인 예비충전 회로(210)는 비활성화되며, 이때 트랜지스터들(215 및 217)이 턴 오프된다.
SET될 메모리 요소(214)와 연계된 각각의 워드 라인의 활성화시, 메모리 요소는 활성화된 비트 라인에 커플링되어 SET 전류가 메모리 요소(214)를 통해 흐르게 한다. 비트 라인 상의 전압 크기(및 이에 따른 SET 펄스의 전류 크기)는 VBIAS에 대한 클램프로서 작용하는 트랜지스터(211)에 의해 제한된다. 일 실시예에서, SET 전류 펄스의 지속기간은 각각의 워드 라인이 활성화되는 타이밍에 의해 지시되며, 이때 워드 라인이 다시 로우(low)가 되면 SET 펄스가 종료된다. 대안적인 실시예에서, 비트 라인 예비충전 회로(210) 내의 트랜지스터(217)는 SET 전류가 접지로 션트되도록 활성화될 수 있지만, 이러한 해결책은 더 많은 양의 전력을 소모시킨다.
RESET 동작시, 각각의 비트 라인은 각각의 스위치(209)를 개방함으로써 판독 회로(220)로부터 다시 전기적으로 단절된다. 또한, 비트 라인 선택 회로(208)는 트 랜지스터(211)의 제어 단자를 회로 접지와 같은 저전위에 커플링시킴으로써 각각의 스위치(213)에 의해 비활성화된다. RESET 동작시, 비트 라인 예비충전 회로(210)가 활성화되며, 이때 트랜지스터(215)는 턴 온되는 한편, 트랜지스터(217)는 턴 오프된다(많은 경우, 트랜지스터(217)는 활성화되지 않는 경우에 비트 라인을 접지시키기 위해 이전에 온(on)되었을 수 있음). 트랜지스터(215)를 활성화함으로써, 각각의 비트 라인이 RESET 전압값(VRESET)까지 풀링된다. 일 실시예에서, VRESET은 공급 전압(VDD)보다 큰 값이다. 일 실시예에서, RESET 전압은 공급 전압과 같거나 그보다 작다.
프로그래밍될 메모리 셀과 연계된 각각의 워드 라인이 활성화된다. 일 실시예에서, 이러한 활성화는 워드 라인을 하이로 올리는 단계를 포함하여, 트랜지스터(229)를 활성화하고 메모리 요소(214)를 비트 라인에 커플링시킨다. 그 후, 약 VRESET의 높아진 비트 라인 전압에 의해 지시된 전류값을 갖는 RESET 전류가 메모리 요소(214)를 통해 흐른다. 일 실시예에서, RESET 펄스 지속기간은 높아진 워드 라인에 따라 트랜지스터(299)가 온인 지속기간에 의해 지시된다. 또 다른 실시예에서, RESET 펄스 지속기간은 비트 라인 예비충전 회로(210) 내의 트랜지스터(225)가 온인 타이밍에 의해 지시된다. 또 다른 대안적인 실시예에서, RESET 펄스 지속기간은 트랜지스터(227)가 RESET 전류를 접지로 션트하기 위해 재활성화되는 타이밍에 의해 지시된다.
도 2의 본 발명(200)의 일 실시예에서, 주어진 비트 라인을 따른 셀들의 프 로그래밍은 한번에 하나의 메모리 셀에서 수행된다. 또한, 각각의 비트 라인은 그 자신의 프로그램 회로를 갖기 때문에, 다수 비트 라인들을 따라 동시에 프로그래밍이 수행될 수 있다. 대안적인 실시예에서, 다수 셀들은 주어진 비트 라인을 따라 동시발생적인 방식으로 SET이 될 수 있다. 그 후, SET 동작 이후에 주어진 비트 라인을 따른 다수 셀들이 동시발생적인 방식으로 RESET이 될 수 있다(또한, SET/RESET 오더가 스위칭될 수도 있다).
1 이상의 구현예들에 대하여 본 발명이 예시되고 설명되었지만, 본 발명의 정신 및 범위를 벗어나지 않고, 예시된 예시들에 대한 변형들 및/또는 수정들이 행해질 수 있다. 특히, 상술된 구성요소들 또는 구조체들(조립체들, 디바이스들, 회로들, 시스템들, 등)에 의해 실행된 다양한 기능들과 관련하여, 이러한 구성요소들을 설명하기 위해 사용된 용어들("수단"에 대한 참조(reference)를 포함)은 본 발명에 나타낸 예시적인 구현예들의 기능을 수행하는 개시된 구조체들과 구조적으로 동등하지 않더라도, 설명된 구성요소들의 특정 기능을 수행하는(예를 들어, 기능적으로 동등한) 여하한의 구성요소 또는 구조체에 대응하는 것으로, 아니면 지칭하는 것으로 의도된다. 또한, 본 발명의 특정한 형태가 수 개의 구현예들 중 하나에 대해서만 개시되었더라도, 여하한의 주어진 또는 특정한 적용에 바람직하고 유익할 수 있다면, 이러한 형태는 다른 구현예들의 1 이상의 다른 형태들과 조합될 수 있다. 또한, "포함하는", "포함한다", "갖는", "갖는다", "구비한" 또는 그 변형들과 같은 용어들이 상세한 설명과 청구항에 사용된다는 점에서, 이러한 용어는 "포함하는"이라는 용어와 유사한 방식으로 포괄하는 것으로 의도된다.
도 1은 본 발명의 일 실시예에 따른 메모리 아키텍처를 예시하는 블록도이고;
도 2는 본 발명의 또 다른 실시예에 따른 메모리 아키텍처를 예시하는 개략도이다.

Claims (25)

  1. 메모리 디바이스에 있어서,
    로우(row)들 및 컬럼(column)들로 배열된 메모리 셀들의 어레이 부분을 포함하며, 상기 로우들은 워드 라인들에 대응하고, 상기 컬럼들은 비트 라인들에 대응하며;
    상기 어레이 부분에서 각각의 비트 라인과 연계되는 결합된 판독/기록 회로를 포함하고, 상기 결합된 판독/기록 회로는 상기 각각의 비트 라인과 연계된 메모리 셀로부터 판독하거나 상기 메모리 셀에 기록하도록 구성되는 것을 특징으로 하는 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 결합된 판독/기록 회로는 상기 어레이 부분에서 상기 각각의 비트 라인들과 연계된 감지 라인에 상기 각각의 비트 라인을 선택적으로 커플링하도록 구성된 비트 라인 선택 회로를 포함하는 것을 특징으로 하는 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 메모리는 상 변화 메모리이고, 상기 결합된 판독/기록 회로는 SET 동작에서 상기 각각의 비트 라인에 대해 선택된 워드 라인과 연계된 상 변화 요소에 제공된 전류 SET 펄스 크기에 영향을 주도록 구성된 기록 SET 회로 부분을 포함하는 것을 특징으로 하는 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 메모리는 상 변화 메모리를 포함하고, 상기 결합된 판독/기록 회로는 RESET 동작에서 상기 각각의 비트 라인에 대해 선택된 워드 라인과 연계된 상 변화 요소에 전류 RESET 펄스 크기를 제공하도록 구성된 기록 RESET 회로 부분을 포함하는 것을 특징으로 하는 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 결합된 판독/기록 회로는 선택되지 않은 비트 라인들을 사전설정된 전위로 풀링(pulling)하도록 구성된 비트 라인 예비충전(precharge) 회로 부분을 포함하는 것을 특징으로 하는 메모리 디바이스.
  6. 저항성 메모리에 있어서,
    복수의 비트 라인들을 포함하는 저항성 메모리 셀들의 어레이 부분; 및
    비트 라인과 동작가능하게 연계되는 결합된 판독/기록 회로를 포함하고, 상기 결합된 판독/기록 회로는 제 1 상태에서 상기 비트 라인을 감지 회로로부터 단절시키고, 제 2 상태에서 상기 비트 라인을 판독 바이어스 전위에 커플링하도록 구성된 비트 라인 선택 회로를 포함하는 것을 특징으로 하는 저항성 메모리.
  7. 제 6 항에 있어서,
    상기 결합된 판독/기록 회로는 상기 비트 라인이 어드레싱을 위해 선택되지 않은 때에 상기 비트 라인을 제 1 설정된 전위로 풀링하도록 구성된 비트 라인 예비충전 회로를 더 포함하는 것을 특징으로 하는 저항성 메모리.
  8. 제 7 항에 있어서,
    상기 비트 라인 예비충전 회로는 상기 비트 라인과 연계된 저항성 요소가 RESET 상태로 프로그래밍되도록 선택되는 때에 상기 비트 라인을 제 2 사전설정된 전위로 풀링하도록 더 구성되고, 상기 제 2 사전설정된 전위는 상기 저항성 메모리의 공급 전압 전위와 같거나, 그보다 작거나, 그보다 큰 것을 특징으로 하는 저항성 메모리.
  9. 제 7 항에 있어서,
    상기 비트 라인 예비충전 회로는 상기 비트 라인과 연계된 저항성 메모리 요소가 SET 상태로 프로그래밍되도록 선택되는 때에 상기 비트 라인이 플로팅(floating)되도록 더 구성되는 것을 특징으로 하는 저항성 메모리.
  10. 제 6 항에 있어서,
    상기 결합된 판독/기록 회로는 상기 제 2 상태에서 상기 비트 라인에서의 전류를 감지 회로로 미러링(mirroring)하고, 상기 제 1 상태에서 상기 비트 라인을 상기 감지 회로로부터 단절시키도록 구성된 선택적으로 활성가능한 커런트 미러(current mirror) 회로를 더 포함하는 것을 특징으로 하는 저항성 메모리.
  11. 제 6 항에 있어서,
    상기 결합된 판독/기록 회로는 저항성 요소를 상기 비트 라인에 선택적으로 커플링하도록 구성된 워드 라인 선택 회로를 더 포함하는 것을 특징으로 하는 저항성 메모리.
  12. 제 11 항에 있어서,
    상기 워드 라인 선택 회로는 프로그램 전류가 상기 저항성 요소에 인가되는 시간 주기를 지시하도록 더 구성되는 것을 특징으로 하는 저항성 메모리.
  13. 제 6 항에 있어서,
    상기 비트 라인 선택 회로는 SET 상태 프로그래밍 전류가 상기 저항성 요소에 인가되는 시간 주기를 지시하도록 구성되는 것을 특징으로 하는 저항성 메모리.
  14. 제 6 항에 있어서,
    상기 저항성 메모리 셀들은 상 변화 메모리 셀들을 포함하는 것을 특징으로 하는 저항성 메모리.
  15. 제 6 항에 있어서,
    상기 저항성 메모리 셀들은 전이 금속 산화물을 함유한 구성요소를 포함하는 것을 특징으로 하는 저항성 메모리.
  16. 메모리 디바이스에 있어서,
    로우들 및 컬럼들로 배열된 저항성 메모리 셀들의 어레이 부분을 포함하며, 상기 로우들은 워드 라인들에 대응하고, 상기 컬럼들은 비트 라인들에 대응하며;
    판독 동작들 및 기록 동작들을 위해 비트 라인을 따라 1 이상의 메모리 셀들에 어드레싱하는 수단을 포함하고, 상기 어드레싱 수단은 상기 비트 라인과 독특하게(uniquely) 연계되는 것을 특징으로 하는 메모리 디바이스.
  17. 제 16 항에 있어서,
    복수의 비트 라인들 중 하나와 연계된 메모리 셀의 데이터 상태와 연계된 값을 출력하도록 상기 복수의 비트 라인들과 동작가능하게 연계된 감지 수단을 더 포함하는 것을 특징으로 하는 메모리 디바이스.
  18. 제 16 항에 있어서,
    상기 어드레싱 수단은 상기 어레이 부분에서 상기 각각의 비트 라인들과 연계된 감지 라인에 상기 각각의 비트 라인을 선택적으로 커플링하는 비트 라인 선택 수단들을 포함하는 것을 특징으로 하는 메모리 디바이스.
  19. 제 16 항에 있어서,
    상기 메모리는 저항성 메모리이고, 상기 어드레싱 수단은 SET 동작에서 상기 각각의 비트 라인에 대해 선택된 워드 라인과 연계된 저항성 요소에 제공된 전류 SET 펄스 크기에 영향을 주는 기록 SET 회로 수단을 포함하는 것을 특징으로 하는 메모리 디바이스.
  20. 제 16 항에 있어서,
    상기 메모리는 저항성 메모리이고, 상기 어드레싱 수단은 RESET 동작에서 상기 각각의 비트 라인에 대해 선택된 워드 라인과 연계된 저항성 요소에 전류 RESET 펄스 크기를 제공하는 기록 RESET 회로 수단을 포함하는 것을 특징으로 하는 메모리 디바이스.
  21. 제 16 항에 있어서,
    상기 저항성 메모리 셀들은 상 변화 메모리 셀을 포함하는 것을 특징으로 하는 메모리 디바이스.
  22. 메모리를 어드레싱하는 방법에 있어서,
    비트 라인과 연계된 메모리 셀을 어드레싱하도록, 비트 라인과 독특하게 연계되는 결합된 판독/기록 회로를 사용하는 단계를 포함하는 것을 특징으로 하는 메 모리를 어드레싱하는 방법.
  23. 제 22 항에 있어서,
    상기 결합된 판독/기록 회로를 사용하는 단계는 상기 메모리의 복수의 비트 라인들과 연계된 감지 라인에 비트 라인을 선택적으로 커플링하는 단계를 포함하는 것을 특징으로 하는 메모리를 어드레싱하는 방법.
  24. 제 22 항에 있어서,
    상기 메모리는 상 변화 메모리이고, 상기 결합된 판독/기록 회로는:
    SET 기록 동작 시 프로그래밍 전류 크기에 영향을 주도록 상기 비트 라인에 제 1 사전설정된 전위를 커플링하는 단계; 및
    RESET 기록 동작 시 프로그래밍 전류 크기에 영향을 주도록 상기 제 1 사전설정된 전위보다 큰 제 2 사전설정된 전위에 상기 비트 라인을 커플링하는 단계를 포함하는 것을 특징으로 하는 메모리를 어드레싱하는 방법.
  25. 제 24 항에 있어서,
    상기 비트 라인으로부터의 상 변화 요소의 디커플링 및 선택적인 커플링에 의해 상기 프로그래밍 전류의 지속기간을 제어하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 어드레싱하는 방법.
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