TW201611193A - 非揮發性靜態隨機存取記憶體記憶胞、及非揮發性半導體記憶裝置 - Google Patents

非揮發性靜態隨機存取記憶體記憶胞、及非揮發性半導體記憶裝置 Download PDF

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Abstract

本發明之目的在於提供一種可對非揮發記憶體部寫入互補性資料，且根據使用狀況而亦將個別資料寫入於非揮發記憶體部，增加記憶體容量之非揮發性SRAM記憶胞、及非揮發性半導體記憶裝置。 本發明可藉由使第1開關電晶體ST1及第2開關電晶體SB1兩者同時導通動作，而使第1電阻變化型記憶體RT1對第1儲存節點SNT電性連接，且第2電阻變化型記憶體RB1亦對第2儲存節點SNB電性連接，並可將SRAM2所保持之互補性SRAM資料寫入於第1記憶胞M1a及第2記憶胞M1b。又，因可藉由使第1開關電晶體ST1及第2開關電晶體SB2中僅任一者導通動作，而僅使第1電阻變化型記憶體RT1對第1儲存節點SNT電性連接、或僅使第2電阻變化型記憶體RB1對第2儲存節點SNB電性連接，故可根據使用狀況作為獨立型胞發揮功能，且亦將個別資料寫入於第1記憶胞M1a或第2記憶胞M1b之一者，而增加記憶體容量。

Description

非揮發性靜態隨機存取記憶體記憶胞、及非揮發性半導體記憶裝置
本發明係關於非揮發性半導體記憶裝置，係適宜應用於例如相對於SRAM(Static Random Access Memory：靜態隨機存取記憶體)並聯連接有複數個非揮發記憶體部之非揮發性SRAM記憶胞者。
近年來，已知有相對於SRAM並聯連接有複數個非揮發記憶體部之非揮發性SRAM記憶胞(例如，參照專利文獻1)。該情形時，如圖13所示，先前之非揮發性SRAM記憶胞100係由SRAM2、與複數個非揮發記憶體部104a、104b、104c構成，且具有相對於SRAM2之第1儲存節點SNT及第2儲存節點SNB，分別連接有各非揮發記憶體部104a、104b、104c之構成。
SRAM2係具備包含N型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體之第1存取電晶體6a及第2存取電晶體6b、包含P型MOS電晶體之第1負載電晶體7a及第2負載電晶體7b、包含N型MOS電晶體之第1驅動電晶體8a及第2驅動電晶體8b，且以合計6個MOS電晶體構成。
該情形時，SRAM2係具有一者之第1負載電晶體7a之一端、與第1驅動電晶體8a之一端連接之構成，且於串聯連接之第1負載電晶體7a及第1驅動電晶體8a間具有第1儲存節點SNT。又，SRAM2係具有另一者之第2負載電晶體7b之一端、與第2驅動電晶體8b之一端連接之構 成，且於串聯連接之第2負載電晶體7b及第2驅動電晶體8b間具有第2儲存節點SNB。接著，第1負載電晶體7a及第2負載電晶體7b之另一端係與電源線VSp連接，第1驅動電晶體8a及第2驅動電晶體8b之另一端係與基準電壓線VSn連接。
第1存取電晶體6a係一端連接於一者之第1儲存節點SNT、與另一者之第2負載電晶體7b及第2驅動電晶體8b之閘極，且另一端連接於第1位元線BLT1。又，第2存取電晶體6b係一端連接於另一者之第2儲存節點SNB、與一者之第1負載電晶體7a及第1驅動電晶體8a之閘極，且另一端連接於第2位元線BLB1。第1存取電晶體6a及第2存取電晶體6b係各閘極連接於共通之字元線WL，可藉由第1位元線BLT1或第2位元線BLB1、與字元線WL之電壓差而進行導通斷開動作。
於以此種構成形成之SRAM2中，可藉由外部資料寫入動作，將外部資料作為High(高)位準及Low(低)位準之電位而施加於第1儲存節點SNT及第2儲存節點SNB，藉此寫入外部資料，且可將該外部資料作為SRAM資料保持於第1儲存節點SNT及第2儲存節點SNB。
於該情形時，於SRAM2，並聯連接有構成對之第1記憶胞M100a及第2記憶胞M100b所形成之非揮發記憶體部104a、同樣構成對之第1記憶胞M200a及第2記憶胞M200b所形成之非揮發記憶體部104b、與同樣構成對之第1記憶胞M300a及第2記憶胞M300b所形成之非揮發記憶體部104c。該等非揮發記憶體部104a、104b、104c皆具有相同構成，且於各非揮發記憶體部104a、104b、104，由成對之第1記憶胞M100a(M200a、M300a)及第2記憶胞M100b(M200b、M300b)構成2胞/1位元之互補型胞。
此處，因分別設置於非揮發記憶體部104a、104b、104c之第1記憶胞M100a、M200a、M300a及第2記憶胞M100b、M200b、M300b具有相同構成，故以下著眼於第1列之非揮發記憶體部104a進行說明。 該情形時，於一者之第1記憶胞M100a中，第1開關電晶體107a之一端、與第1電阻變化型記憶體RT1之一端連接，該等第1開關電晶體107a及第1電阻變化型記憶體RT1係串聯連接。又，另一者之第2記憶胞M100b中亦同樣，第2開關電晶體107b之一端與第2電阻變化型記憶體RB1之一端連接，該等第2開關電晶體107b及第2電阻變化型記憶體RB1係串聯連接。
順帶一提，第1電阻變化型記憶體RT1、RT2、RT3及第2電阻變化型記憶體RB1、RB2、RB3係利用若被施加電壓則電阻值發生變化之金屬氧化物之記憶體，且係將電阻值之變化作為「1」或「0」之資料保持之方式之記憶體。此處，於第1列之非揮發記憶體部104a中，第1記憶胞M100a之第1電阻變化型記憶體RT1之另一端、與第2記憶胞M100b之第2電阻變化型記憶體RB1之另一端連接，且該等第1電阻變化型記憶體RT1及第2電阻變化型記憶體RB1之各另一端與共通之記憶體源極線MS1連接。又，於其他列亦同樣，第1記憶胞M200a(M300a)之第1電阻變化型記憶體RT2(RT3)之另一端、與第2記憶胞M200b(M300b)之第2電阻變化型記憶體RB2(RB3)之另一端連接，且該等第1電阻變化型記憶體RT2(RT3)及第2電阻變化型記憶體RB2(RB3)之各另一端與共通之記憶體源極線MS2(MS3)連接。
再者，於第1記憶胞M100a及第2記憶胞M100b中，於第1開關電晶體107a及第2開關電晶體107b連接有共通之開關閘極線CG1，可自1條開關閘極線CG1對第1開關電晶體107a及第2開關電晶體107b之各閘極施加相同電壓。又，於其他列之第1記憶胞M200a(M300a)及第2記憶胞M200b(M300b)亦同樣，於第1開關電晶體108a(109a)及第2開關電晶體108b(109b)連接有共通之開關閘極線CG2(CG3)，且可於各列，自1條開關閘極線CG2(CG3)對同列之第1開關電晶體108a(109a)及第2開關電晶體108b(109b)之各閘極施加共通之電壓。
具有此種構成之非揮發性SRAM記憶胞100係於將例如SRAM2所保持之SRAM資料寫入於第1列之非揮發記憶體部104a之第1記憶胞M100a及第2記憶胞M100b之情形時，將例如Vdd之電壓施加於第1列之開關閘極線CG1，且將0[V]之電壓施加於其他列之開關閘極線CG2、CG3。藉此，於第1列之非揮發記憶體部104a中，可使連接於開關閘極線CG1之第1開關電晶體107a及第2開關電晶體107b兩者皆導通動作，且SRAM2之第1儲存節點SNT經由一者之第1開關電晶體107a相對於第1電阻變化型記憶體RT1電性連接，第2儲存節點SNB經由另一者之第2開關電晶體107b相對於第2電阻變化型記憶體RB1電性連接，將互補之SRAM資料寫入於第1記憶胞M100a及第2記憶胞M100b。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2013-190893號公報
然而，於上述構成所形成之非揮發性SRAM記憶胞100中，因只能對構成2胞/1位元之互補型胞之對之第1記憶胞M100a(M200a、M300a)及第2記憶胞M100b(M200b、M300b)寫入互補性資料，故儘管於複數個非揮發記憶體部104a、104b、104c分別具有第1記憶胞M100a(M200a、M300a)及第2記憶胞M100b(M200b、M300b)，但無法於第1記憶胞M100a(M200a、M300a)及第2記憶胞M100b(M200b、M300b)各自保持獨立之資料。另一方面，於此種先前之非揮發性SRAM記憶胞100中，亦期望開發不僅對非揮發記憶體部104a、104b、104c進行互補性資料之寫入，且可根據使用狀況於非揮發記憶體部104a、104b、104c對第1記憶胞M100a、M200a、M300a及第2記 憶胞M100b、M200b、M300b亦分別寫入個別資料，且根據需要增加記憶體容量之新的電路構成。
因此，本發明係考慮以上方面而完成者，目的在於提供一種可對非揮發記憶體部寫入互補性資料，且根據使用狀況對非揮發記憶體部亦寫入個別資料，增加記憶體容量之非揮發性SRAM記憶胞、及非揮發性半導體記憶裝置。
為解決上述問題，本發明之非揮發性SRAM記憶胞其特徵在於具有：SRAM(Static Random Access Memory)，其具有第1儲存節點、及與該第1儲存節點互補之第2儲存節點；及複數個非揮發記憶體部，其與上述SRAM並聯連接；且各上述非揮發記憶體部具有：第1記憶胞，其可於第1記憶體經由第1開關電晶體而與上述第1儲存節點電性連接；及第2記憶胞，其可於第2記憶體經由第2開關電晶體而與上述第2儲存節點電性連接；上述第1開關電晶體及上述第2開關電晶體係獨立進行導通斷開動作。
又，本發明之非揮發性半導體記憶裝置其特徵在於，技術方案1~10中任一項所記述之非揮發性SRAM記憶胞被配置成矩陣狀，且由排列於一側之複數個上述非揮發性SRAM記憶胞共有上述第1位元線及上述第2位元線。
順帶一提，期望上述SRAM具有如下之構成：於一端彼此連接之一者之第1負載電晶體及第1驅動電晶體間具有第1儲存節點，且於一端彼此連接之另一者之第2負載電晶體及第2驅動電晶體間具有第2儲存節點，上述第1負載電晶體及上述第2負載電晶體之另一端連接於電源線，且上述第1驅動電晶體及上述第2驅動電晶體之另一端連接於基準電壓線。
又，於該SRAM中，期望進而具有：第1存取電晶體，其一端連 接於另一者之上述第2負載電晶體及上述第2驅動電晶體之閘極與一者之上述第1儲存節點，且另一端連接於第1位元線，閘極連接於字元線；且具有：第2存取電晶體，其一端連接於一者之上述第1負載電晶體及上述第1驅動電晶體之閘極與另一者之上述第2儲存節點，且另一端連接於第2位元線，閘極連接於上述字元線。
根據本發明，藉由使第1開關電晶體及第2開關電晶體兩者同時導通動作，可使第1記憶體相對於第1儲存節點電性連接，且使第2記憶體亦相對於第2儲存節點電性連接，可將SRAM所保持之互補性SRAM資料寫入於第1記憶胞及第2記憶胞。又，因藉由使第1開關電晶體及第2開關電晶體中僅任一者進行導通動作，可僅使第1記憶體相對於第1儲存節點電性連接、或僅使第2記憶體相對於第2儲存節點電性連接，故可根據使用狀況作為獨立型胞而發揮功能，對第1記憶胞或第2記憶胞之一者亦寫入個別資料，且增加記憶體容量。
1‧‧‧非揮發性SRAM記憶胞
1a‧‧‧非揮發性SRAM記憶胞
1b‧‧‧非揮發性SRAM記憶胞
2‧‧‧SRAM
4a‧‧‧非揮發記憶體部
4b‧‧‧非揮發記憶體部
4c‧‧‧非揮發記憶體部
5‧‧‧節點控制部
6a‧‧‧第1存取電晶體
6b‧‧‧第2存取電晶體
7a‧‧‧第1負載電晶體
7b‧‧‧第2負載電晶體
8a‧‧‧第1驅動電晶體
8b‧‧‧第2驅動電晶體
10‧‧‧電源控制電晶體
12a‧‧‧第1節點控制電晶體
12b‧‧‧第2節點控制電晶體
21‧‧‧非揮發性半導體記憶裝置
21a‧‧‧非揮發性半導體記憶裝置
21b‧‧‧非揮發性半導體記憶裝置
21c‧‧‧非揮發性半導體記憶裝置
22‧‧‧獨立型胞群
23‧‧‧互補型胞群
31‧‧‧非揮發性SRAM記憶胞
35‧‧‧節點控制部
38a‧‧‧第1共有開關電晶體
38b‧‧‧第2共有開關電晶體
41‧‧‧非揮發性SRAM記憶胞
44a~44c‧‧‧非揮發記憶體部
100‧‧‧非揮發性SRAM記憶胞
104a~104c‧‧‧非揮發記憶體部
107a‧‧‧第1開關電晶體
107b‧‧‧第2開關電晶體
108a‧‧‧第1開關電晶體
108b‧‧‧第2開關電晶體
109a‧‧‧第1開關電晶體
109b‧‧‧第2開關電晶體
BLB1‧‧‧第2位元線
BLT1‧‧‧第1位元線
C1~Cx‧‧‧行
CG1~CG3‧‧‧開關閘極線
CGB‧‧‧第2共有開關閘極線
CGB1~CGB3‧‧‧第2開關閘極線
CGT‧‧‧第1共有開關閘極線
CGT1~CGT3‧‧‧第1開關閘極線
FB1~FB3‧‧‧第2浮動閘極(第2記憶體)
FT1~FT3‧‧‧第1浮動閘極(第1記憶體)
Imem‧‧‧記憶體側電流
Iref‧‧‧參照電流
M1a‧‧‧第1記憶胞
M1b‧‧‧第2記憶胞
M2a‧‧‧第1記憶胞
M2b‧‧‧第2記憶胞
M3a‧‧‧第1記憶胞
M3b‧‧‧第2記憶胞
M11a‧‧‧第1記憶胞
M11b‧‧‧第2記憶胞
M100a‧‧‧第1記憶胞
M100b‧‧‧第2記憶胞
M200a‧‧‧第1記憶胞
M200b‧‧‧第2記憶胞
M300a‧‧‧第1記憶胞
M300b‧‧‧第2記憶胞
MS1~MS3‧‧‧記憶體源極線
R1~Ry‧‧‧列
RB1~RB3‧‧‧第2電阻變化型記憶體(第2記憶體)
Rref‧‧‧電阻元件
RT1~RT3‧‧‧第1電阻變化型記憶體(第1記憶體)
SB1~SB3‧‧‧第2開關電晶體
SNB‧‧‧第2儲存節點
SNT‧‧‧第1儲存節點
ST1~ST3‧‧‧第1開關電晶體
Vdd‧‧‧電源電壓
VrefB‧‧‧第2節點控制閘極線
VrefT‧‧‧第1節點控制閘極線
VS‧‧‧節點控制源極線
VSn‧‧‧基準電壓線
VSp‧‧‧電源線
VSR‧‧‧電源控制閘極線
WL‧‧‧字元線
圖1係顯示本發明之非揮發性SRAM記憶胞之電路構成之概略圖。
圖2係供以說明配置成矩陣狀之非揮發性SRAM記憶胞之背景動作之概略圖。
圖3係供以說明將非揮發記憶體部作為獨立型胞發揮功能時之SRAM寫入動作之概略圖。
圖4係顯示第1記憶胞之寫入狀態及抹除狀態時之參照電流與記憶體側電流之關係之圖表。
圖5係供以說明使非揮發記憶體部作為互補型胞發揮功能時之SRAM寫入動作之概略圖。
圖6係供以說明使非揮發記憶體部作為獨立型胞發揮功能時之記 憶體寫入動作之概略圖。
圖7係供以說明使非揮發記憶體部作為互補型胞發揮功能時之記憶體寫入動作之概略圖。
圖8係供以說明使非揮發記憶體部作為獨立型胞發揮功能時之非揮發資料之抹除動作之概略圖。
圖9係供以說明使非揮發記憶體部作為互補型胞發揮功能時之非揮發資料之抹除動作之概略圖。
圖10係供以說明於非揮發性SRAM記憶胞中，作為2胞/1位元之互補型胞而使用之情形、作為1胞/1位元之獨立型胞而使用之情形、互補型胞及獨立型胞混存之情形之概略圖。
圖11係顯示設置有第1共有開關電晶體及第2共有開關電晶體之非揮發性SRAM記憶胞之電路構成之概略圖。
圖12係顯示其他實施形態之非揮發性SRAM記憶胞之電路構成之概略圖。
圖13係顯示先前之非揮發性SRAM記憶胞之電路構成之概略圖。
以下基於圖式詳述本發明之實施形態。
(1)非揮發性SRAM記憶胞之電路構成
於與圖13對應部分標註相同符號而顯示之圖1中，1表示於非揮發性半導體記憶裝置中配置成矩陣狀之非揮發性SRAM記憶胞。另，此處，非揮發性半導體記憶裝置之整體圖係省略，且著眼於配置成矩陣狀之複數個非揮發性SRAM記憶胞1中、1個非揮發性SRAM記憶胞1而進行以下說明。
本發明之非揮發性SRAM記憶胞1具有SRAM2、複數個非揮發記憶體部4a、4b、4c、及節點控制部5。於該情形時，非揮發性SRAM記憶胞1具有相對於SRAM2之第1儲存節點SNT及第2儲存節點SNB並 聯連接有複數個非揮發記憶體部4a、4b、4c之構成，且具有於第1儲存節點SNT及第2儲存節點SNB、與非揮發記憶體部4a、4b、4c連接有節點控制部5之構成。另，SRAM2因具有與圖13所說明之SRAM2相同之構成，故此處省略其說明。
該情形時，於連接於SRAM2之第1負載電晶體7a及第2負載電晶體7b之另一端之電源線VSp，設置有以例如P型MOS電晶體形成之電源控制電晶體10。實際上，電源控制電晶體10可具有一端連接於電源線VSp，且閘極連接於電源控制閘極線VSR之構成，根據自電源控制閘極線VSR朝閘極施加之電壓進行導通斷開動作。此種電源控制電晶體10若於另一端施加有Vdd之電源電壓，且自電源控制閘極線VSR朝閘極施加特定電壓，則可進行斷開動作且將自電源線VSp朝SRAM2施加之電壓設為Hi-Z或0[V]，切斷朝SRAM2之電源電壓，並停止SRAM2之閂鎖功能。
此處，非揮發記憶體部4a、4b、4c全部具有相同之構成，各自以第1記憶胞M1a、M2a、M3a、及第2記憶胞M1b、M2b、M3b之2個胞構成。若著眼於第1列之非揮發記憶體部4a進行說明，則於非揮發記憶體部4a中，SRAM2之一者之第1儲存節點SNT連接於第1記憶胞M1a之第1開關電晶體ST1之一端，且SRAM2之另一者之第2儲存節點SNB連接於第2記憶胞M1b之第2開關電晶體SB1之一端。
於該實施形態之情形時，第1記憶胞M1a具有N型MOS電晶體所形成之第1開關電晶體ST1、及作為第1記憶體之第1電阻變化型記憶體RT1，第1開關電晶體ST1之另一端、與第1電阻變化型記憶體RT1之一端連接。又，第2記憶胞M1b亦與第1記憶胞M1a同樣，具有N型MOS電晶體所形成之第2開關電晶體SB1、與作為第2記憶體之第2電阻變化型記憶體RB1，第2開關電晶體SB1之另一端、與第2電阻變化型記憶體RB1之一端連接。另，於該實施形態之情形時，串聯連接於 第1開關電晶體ST1(ST2、ST3)之第1電阻變化型記憶體RT1(RT2、RT3)、與串聯連接於第2開關電晶體SB1(SB2、SB3)之第2電阻變化型記憶體RB1(RB2、RB3)係採用若被施加電壓則電阻值可變化，且例如將電阻值較低之狀態設為「1」，另一方面，將電阻值較高之狀態設為「0」而保持資料之方式之記憶體。
於第1列之非揮發記憶體部4a中，第1記憶胞M1a中第1電阻變化型記憶體RT1之另一端、與第2記憶胞M1b中第2電阻變化型記憶體RB1之另一端連接，且該等第1電阻變化型記憶體RT1及第2電阻變化型記憶體RB1之各另一端連接於共通之記憶體源極線MS1。又，於其他列之非揮發記憶體部4b(4c)亦同樣，第1記憶胞M2a(M3a)中第1電阻變化型記憶體RT2(RT3)之另一端、與第2記憶胞M2b(M3b)中第2電阻變化型記憶體RB2(RB3)之另一端連接，且該等第1電阻變化型記憶體RT2(RT3)及第2電阻變化型記憶體RB2(RB3)之各另一端連接於共通之記憶體源極線MS2(MS3)。
非揮發記憶體部4a係於第1開關電晶體ST1之閘極連接有第1開關閘極線CGT1，且與第1開關閘極線CGT1不同之其他第2開關閘極線CGB1連接於第2開關電晶體SB1之閘極。藉此，非揮發記憶體部4a係以可藉由第1開關閘極線CGT1及第2開關閘極線CGB1，對第1開關電晶體ST1及第2開關電晶體SB1施加各自之開關閘極電壓，且可藉由閘極與一端之電位差使第1開關電晶體ST1及第2開關電晶體SB1分別獨立進行導通斷開動作之方式而構成。
非揮發性SRAM記憶胞1因可藉由第1開關電晶體ST1、ST2、ST3及第2開關電晶體SB1、SB2、SB3切斷SRAM2與非揮發記憶體部4a、4b、4c之電性連接狀態，故於利用第1位元線BLT1及第2位元線BLB1自外部朝SRAM2寫入外部資料之外部資料寫入動作、或利用第1位元線BLT1及第2位元線BLB1之SRAM資料之讀取動作(以下，亦將其等 總稱為對SRAM2之存取動作)時，藉由使第1開關電晶體ST1、ST2、ST3及第2開關電晶體SB1、SB2、SB3進行斷開動作，可自SRAM2電性切離非揮發記憶體部4a、4b、4c，作為一般之SRAM2使用。
又，非揮發記憶體部4a係可使第1開關電晶體ST1及第2開關電晶體SB1皆進行導通動作，將第1記憶胞M1a之第1電阻變化型記憶體RT1電性連接於第1儲存節點SNT，且第2記憶胞M1b之第2電阻變化型記憶體RB1亦電性連接於第2儲存節點SNB。再者，除此之外，該非揮發記憶體部4a因可藉由第1開關閘極線CGT1及第2開關閘極線CGB1分別將不同之開關閘極電壓施加於第1開關電晶體ST1及第2開關電晶體SB1之各閘極，故亦可一面僅使另一者之第2記憶胞M1b之第2開關電晶體SB1進行斷開動作，切斷第2記憶胞M1b之第2電阻變化型記憶體RB1與第2儲存節點SNB之電性連接，一面僅使一者之第1記憶胞M1a之第1開關電晶體ST1進行導通動作，僅使第1記憶胞M1a之第1電阻變化型記憶體RT1電性連接於第1儲存節點SNT。
又，非揮發記憶體部4a亦可與此相反，一面使一者之第1記憶胞M1a之第1開關電晶體ST1進行斷開動作，切斷第1記憶胞M1a之第1電阻變化型記憶體RT1與第1儲存節點SNT之電性連接，一面僅使另一者之第2記憶胞M1b之第2開關電晶體SB1進行導通動作，僅使第2記憶胞M1b之第2電阻變化型記憶體RB1電性連接於第2儲存節點SNB。
同樣，於其他列之非揮發記憶體部4b(4c)，亦因可藉由第1開關閘極線CGT2(CGT3)及第2開關閘極線CGB2(CGB3)分別將不同之開關閘極電壓施加於第1開關電晶體ST2(ST3)及第2開關電晶體SB2(SB3)之閘極，故可於第1記憶胞M2a(M3a)及第2記憶胞M2b(M3b)中，使第1開關電晶體ST2(SB3)及第2開關電晶體SB2(SB3)之僅任一者進行導通動作。
其次，以下就連接於SRAM2之第1儲存節點SNT及第2儲存節點 SNB、與非揮發記憶體部4a、4b、4c之節點控制部5進行說明。該情形時，節點控制部5係以例如N型MOS電晶體所形成之第1節點控制電晶體12a及第2節點控制電晶體12b、與電阻元件Rref構成。第1節點控制電晶體12a係一端連接於SRAM2之第1儲存節點SNT、與非揮發記憶體部4a、4b、4c之第1開關電晶體ST1、ST2、ST3之一端，另一端連接於電阻元件Rref之一端。又，第1節點控制電晶體12a係閘極連接於第1節點控制閘極線VrefT，可藉由自該第1節點控制閘極線VrefT施加之電壓進行導通斷開動作。
另一方面，第2節點控制電晶體12b係一端連接於SRAM2之第2儲存節點SNB、與非揮發記憶體部4a、4b、4c之第2開關電晶體SB1、SB2、SB3之一端，另一端連接於電阻元件Rref之一端。又，第2節點控制電晶體12b係閘極連接於第2節點控制閘極線VrefB，可藉由自該第2節點控制閘極線VrefB施加之電壓進行導通斷開動作。另，於連接於第1節點控制電晶體12a及第2節點控制電晶體12b之另一端之電阻元件Rref，於另一端連接有節點控制源極線VS。
具有以上構成之本發明之非揮發性SRAM記憶胞1係以亦可藉由使用節點控制部5，而使各非揮發記憶體部4a、4b、4c作為2胞/1位元之互補型胞發揮功能、或使非揮發記憶體部4a、4b、4c作為2胞/2位元之獨立型胞發揮功能，且可根據使用狀況選擇性作為互補型胞或獨立型胞使用之方式而構成。
此處，圖2係顯示利用●及○顯示以Ry列及Cx行配置成矩陣狀之本發明之非揮發性SRAM記憶胞1之非揮發性半導體記憶裝置21。圖2中，於配置成矩陣狀之非揮發性SRAM記憶胞1中，以●顯示之1b係顯示為了進行例如針對SRAM2之外部資料之寫入、或SRAM2所保持之SRAM資料之讀取，而對該SRAM2進行存取之第3列R3之非揮發性SRAM記憶胞。又，圖2中，於配置成矩陣狀之非揮發性SRAM記憶胞 1中，以○顯示之1a係顯示不對SRAM2進行存取之非揮發性SRAM記憶胞。
如圖2所示，於非揮發性SRAM記憶胞1b中對SRAM2進行存取動作時，亦可於其他非揮發性SRAM記憶胞1a中，亦包含與該非揮發性SRAM記憶胞1b配置於相同之行，且共有第1位元線BLT1及第2位元線BLB1之非揮發性SRAM記憶胞1a，於背景執行將非揮發記憶體部4a、4b、4c所保持之非揮發資料寫入於SRAM2之SRAM寫入動作、或將SRAM2所保持之SRAM資料寫入於任一者之非揮發記憶體部4a、4b、4c之記憶體寫入動作、抹除非揮發記憶體部4a、4b、4c所保持之非揮發資料之非揮發資料之抹除動作。
以下，關於使該等非揮發記憶體部4a、4b、4c作為互補型胞或獨立型胞發揮功能時，可於背景執行之SRAM寫入動作、或記憶體寫入動作、記憶體抹除動作(以下，將其等稱為背景動作)，依序進行說明。
(2)SRAM寫入動作
(2-1)使非揮發記憶體部作為獨立型胞發揮功能之情形
圖3係於圖1所示之非揮發性SRAM記憶胞1之各部位顯示有使第1列非揮發記憶體部4a作為獨立型胞發揮功能，且將例如非揮發記憶體部4a之第2記憶胞M1b所保持之非揮發資料寫入於SRAM2之第2儲存節點SNB時之各電壓值之一例之電路圖。該情形時，於字元線WL施加0[V]，使SRAM2之第1存取電晶體6a及第2存取電晶體6b進行斷開動作，切斷SRAM2及第1位元線BLT1之電性連接、與SRAM2及第2位元線BLB1之電性連接。電源控制電晶體10藉由自電源控制閘極線VSR對閘極施加Vdd之電壓而進行斷開動作，切斷以施加於另一端之Vdd形成之電源電壓對電源線VSp之施加，而使SRAM2之閂鎖功能停止。
此時，可於第1開關閘極線CGT1、CGT2、CGT3及第2開關閘極 線CGB1、CGB2、CGB3施加0[V]，且於第1開關電晶體ST1、ST2、ST3及第2開關電晶體SB1、SB2、SB3之各閘極施加0[V]，使該等全部第1開關電晶體ST1、ST2、ST3及第2開關電晶體SB1、SB2、SB3進行斷開動作。又，此時，可於第1節點控制閘極線VrefT及第2節點控制閘極線VrefB施加Vdd之電壓，於第1節點控制電晶體12a及第2節點控制電晶體12b之閘極施加Vdd。
藉此，第1節點控制電晶體12a及第2節點控制電晶體12b皆進行導通動作，於0[V]之節點控制源極線VS連接SRAM2之第1儲存節點SNT及第2儲存節點SNB，將該等第1儲存節點SNT及第2儲存節點SNB之電位設為0[V]。如此，於SRAM2中，可使第1儲存節點SNT及第2儲存節點SNB之電位為0[V]，成為未寫入資料之初始狀態。
此處，例如於第1列之非揮發記憶體部4a中，於僅將第2記憶胞M1b所保持之顯示「1」或「0」之非揮發資料寫入於SRAM2之第2儲存節點SNB之情形時，可對配置於非揮發記憶體部4a之第2開關閘極線CGB1施加Vdd之電壓，且藉由施加於該第2開關閘極線CGB1之電壓僅使第2開關電晶體SB1進行導通動作。藉此，於非揮發記憶體部4a中，可一面藉由第1開關電晶體ST1切斷第1電阻變化型記憶體RT1及第1儲存節點SNT間之電性連接，一面藉由第2開關電晶體SB1而僅將第2電阻變化型記憶體RB1及第2儲存節點SNB間電性連接。
又，此時，於節點控制部5中，對第1節點控制閘極線VrefT持續施加Vdd之電壓，但可對第2節點控制閘極線VrefB施加0[V]。藉此，自第1節點控制閘極線VrefT對閘極施加有Vdd之第1節點控制電晶體12a持續進行導通動作，另一方面，可自第2節點控制閘極線VrefB對閘極施加0[V]之第2節點控制電晶體12b進行斷開動作。如此，於非揮發性SRAM記憶胞1中，可使未寫入非揮發資料之第1儲存節點SNT經由第1節點控制電晶體12a及電阻元件Rref電性連接於節點控制源極線 VS，且使寫入非揮發資料之第2儲存節點SNB經由非揮發記憶體部4a之第2開關電晶體SB1電性連接於第2電阻變化型記憶體RB1。
其後，於非揮發性SRAM記憶胞1中，可對施加有Vdd之電壓之電源控制閘極線VSR施加0[V]，使連接於該電源控制閘極線VSR之電源控制電晶體10進行導通動作。藉此，電源線VSp被施加於電源控制電晶體10切斷之Vdd之電源電壓，持續恢復SRAM2之閂鎖功能。此時，第2儲存節點SNB之電位根據自第2儲存節點SNB經由非揮發記憶體部4a之第2開關電晶體SB1流動於第2電阻變化型記憶體RB1之記憶體側電流Imem、與自第1儲存節點SNT經由第1節點控制電晶體12a流動於電阻元件Rref之參照電流Iref之大小，持續變化成較第1儲存節點SNT之電位更高之電位或更低之電位。
此處，如圖4所示，例如於第2電阻變化型記憶體RB1之電阻值較高時，為於第2記憶胞M1b保持有「0」之非揮發資料之狀態(以下亦將其稱為寫入狀態)，另一方面，於第2電阻變化型記憶體RB1之電阻值較低時，為於第2記憶胞M1b保持有「1」之非揮發資料之狀態(以下亦將其稱為抹除狀態)，以下，對第1儲存節點SNT及第2儲存節點SNB之電位之變化進行說明。此處，於第2記憶胞M1b保持有「1」之非揮發資料，於第2電阻變化型記憶體RB1之電阻值變得較電阻元件Rref之電阻值更低之情形時，如圖3所示，因第2儲存節點SNB側之記憶體側電流Imem容易流動於電阻值較低之第2電阻變化型記憶體RB1，故因0[V]之記憶體源極線MS1而第2儲存節點SNB之電位降低。
藉此，於SRAM2中，因連接於第2儲存節點SNB之第1負載電晶體7a之閘極之電位亦降低，故可使該第1負載電晶體7a進行導通動作，電源線VSp之電源電壓Vdd經由第1負載電晶體7a而施加於第1儲存節點SNT，該第1儲存節點SNT成為High位準之電位。另一方面，閘極連接於High位準之第1儲存節點SNT之第2驅動電晶體8b可進行導 通動作，將基準電壓線VSn之0[V]施加於第2儲存節點SNB，使該第2儲存節點SNB成為Low位準電位。如此，於SRAM2中，於記憶體側電流Imem較參照電流Iref更大時，可使連接於第2電阻變化型記憶體RB1之第2儲存節點SNB被閂鎖於Low位準電位，第2記憶胞M1b所保持之「1」之非揮發資料作為Low位準之電位被寫入於第2儲存節點SNB。最後，藉由對施加有Vdd之電壓之第2開關閘極線CGB1及第1節點控制閘極線VrefT分別施加0[V]，且使第2開關電晶體SB1及第1節點控制電晶體12a進行斷開動作，可結束僅將一者之第2記憶胞M1b之非揮發資料寫入於SRAM2之SRAM寫入動作。
與此相對，於第2記憶胞M1b保持有「0」之非揮發資料，且第2電阻變化型記憶體RB1之電阻值變得較電阻元件Rref之電阻值更高之情形時，第2儲存節點SNB側之記憶體側電流Imem難以流動於電阻值較高之第2電阻變化型記憶體RB]中，其結果，自第1儲存節點SNT經由第1節點控制電晶體12a流動於電阻元件Rref之參照電流Iref變得較大，第1儲存節點SNT之電位降低。藉此，於SRAM2中，因連接於第1儲存節點SNT之第2負載電晶體7b之閘極之電位亦降低，故可使該第2負載電晶體7b進行導通動作，電源線VSp之電源電壓Vdd經由第2負載電晶體7b而施加於第2儲存節點SNB，該第2儲存節點SNB成為High位準之電位。如此，於SRAM2中，於參照電流Iref較記憶體側電流Imem更大時，可使連接於第2電阻變化型記憶體RB1之第2儲存節點SNB被閂鎖於High位準電位，第2記憶胞M1b所保持之「0」之非揮發資料作為High位準之電位被寫入於第2儲存節點SNB。
另，閘極連接於High位準之第2儲存節點SNB之第1驅動電晶體8a可進行導通動作，將基準電壓線VSn之0[V]施加於第1儲存節點SNT，使該第1儲存節點SNT閂鎖於Low位準之電位。最後，藉由對施加有Vdd之電壓之第2開關閘極線CGB1及第1節點控制閘極線VrefT分別施 加0[V]，使第2開關電晶體SB1及第1節點控制電晶體12a進行斷開動作，可結束僅將一者之第2記憶胞M1b之非揮發資料寫入於SRAM2之SRAM寫入動作。
如此，本發明之非揮發性SRAM記憶胞1係藉由設置有節點控制部5，可將來自SRAM2之參照電流Iref經由該節點控制部5供給至節點控制源極線VS，而非供給至第1位元線BLT1及第2位元線BLB1。藉此，本發明之非揮發性SRAM記憶胞1中上述之SRAM寫入動作係可於字元線WL被施加0[V]，使連接於該字元線WL之第1存取電晶體6a及第2存取電晶體6b進行斷開動作，切斷SRAM2、與第1位元線BLT1及第2位元線BLB1之電性連接之狀態下進行，且僅可於非揮發性SRAM記憶胞1內執行。
如此，於非揮發性半導體記憶裝置中，於例如配置成矩陣狀之複數個非揮發性SRAM記憶胞1中，即便存在第1存取電晶體6a及第2存取電晶體6b進行導通動作且第1位元線BLT1及第2位元線BLB1與SRAM2電性連接，對SRAM2進行存取之狀態之非揮發性SRAM記憶胞，亦因同時期於其他列之非揮發性SRAM記憶胞1中，可切斷SRAM2與第1位元線BLT1及第2位元線BLB1之電性連接，故可將SRAM寫入動作作為背景動作執行。
(2-2)使非揮發記憶體部作為互補型胞發揮功能之情形
圖5係於圖1所示之非揮發性SRAM記憶胞1之各部位顯示有使第1列非揮發記憶體部4a作為互補型胞發揮功能，將例如非揮發記憶體部4a之第1記憶胞M1a及第2記憶胞M1b所保持之互補性非揮發資料寫入於SRAM2時各電壓值之一例之電路圖。該情形時，於字元線WL施加0[V]，使SRAM2之第1存取電晶體6a及第2存取電晶體6b進行斷開動作，切斷SRAM2及第1位元線BLT1之電性連接、與SRAM2及第2位元線BLB1之電性連接。電源控制電晶體10係藉由自電源控制閘極線 VSR對閘極施加Vdd而進行斷開動作，切斷施加於另一端之電源電壓Vdd對電源線VSp之施加，使SRAM2之閂鎖功能停止。
此時，於第1開關閘極線CGT1、CGT2、CGT3及第2開關閘極線CGB1、CGB2、CGB3施加0[V]，且於第1開關電晶體ST1、ST2、ST3及第2開關電晶體SB1、SB2、SB3之各閘極施加0[V]，可使該等第1開關電晶體ST1、ST2、ST3及第2開關電晶體SB1、SB2、SB3全部進行斷開動作。又，此時，可於第1節點控制閘極線VrefT及第2節點控制閘極線VrefB施加Vdd，於第1節點控制電晶體12a及第2節點控制電晶體12b之閘極施加Vdd。
藉此，第1節點控制電晶體12a及第2節點控制電晶體12b皆進行導通動作，於0[V]之節點控制源極線VS連接SRAM2之第1儲存節點SNT及第2儲存節點SNB，將該等第1儲存節點SNT及第2儲存節點SNB之電位設為0[V]。如此，於SRAM2中，可使第1儲存節點SNT及第2儲存節點SNB為0[V]，成為未寫入資料之初始狀態。繼而，藉由於施加有Vdd之電壓之第1節點控制閘極線VrefT及第2節點控制閘極線VrefB施加0[V]，而使第1節點控制電晶體12a及第2節點控制電晶體12b進行斷開動作。
此處，於將例如第1列之非揮發記憶體部4a之第1記憶胞M1a及第2記憶胞M1b所保持之互補性非揮發資料寫入於SRAM2之情形時，可對配置於非揮發記憶體部4a之第1開關閘極線CGT1及第2開關閘極線CGB1分別施加Vdd之電壓，使閘極連接於該第1開關閘極線CGT1之第1開關電晶體ST1、與閘極連接於該第2開關閘極線CGB1之第2開關電晶體SB1分別進行導通動作。藉此，於非揮發記憶體部4a中，藉由第1開關電晶體ST1使第1電阻變化型記憶體RT1與第1儲存節點SNT電性連接，且藉由第2開關電晶體SB1使第2電阻變化型記憶體RB1與第2儲存節點SNB電性連接。
其後，於非揮發性SRAM記憶胞1中，可對施加有Vdd之電壓之電源控制閘極線VSR施加0[V]，使連接於該電源控制閘極線VSR之電源控制電晶體10進行導通動作。藉此，電源線VSp被施加於電源控制電晶體10切斷之Vdd之電源電壓，持續恢復SRAM2之閂鎖功能。此時，第2儲存節點SNB之電位根據自第1儲存節點SNT經由非揮發記憶體部4a之第1開關電晶體ST1流動於第1電阻變化型記憶體RT1之記憶體側電流、與自第2儲存節點SNB經由非揮發記憶體部4a之第2開關電晶體SB1流動於第2電阻變化型記憶體RB1之記憶體側電流之大小，持續變化成較第1儲存節點SNT之電位更高之電位或更低之電位。
此時，例如於第1記憶胞M1a記憶「0」之非揮發資料，且於第2記憶胞M1b保持有「1」之非揮發資料之情形時，保持有「1」之非揮發資料之第2記憶胞M1b係第2電阻變化型記憶體RB1之電阻值變得較第1電阻變化型記憶體RT1之電阻值低。因此，於非揮發性SRAM記憶胞1中，一者之第1儲存節點SNT側之記憶體側電流難以流動於電阻值高之第1電阻變化型記憶體RT1，另一者之第2儲存節點SNB側之記憶體側電流容易流動於電阻值低之第2電阻變化型記憶體RB1，因而相對於0[V]之記憶體源極線MS1電性連接之第2儲存節點SNB之電位降低。
藉此，於SRAM2中，因連接於第2儲存節點SNB之第1負載電晶體7a之閘極之電位亦降低，故可使該第1負載電晶體7a進行導通動作，電源線VSp之電源電壓Vdd經由第1負載電晶體7a而施加於第1儲存節點SNT，該第1儲存節點SNT成為High位準之電位。另一方面，閘極連接於High位準之第1儲存節點SNT之第2驅動電晶體8b可進行導通動作，將基準電壓線VSn之0[V]施加於第2儲存節點SNB，使該第2儲存節點SNB成為Low位準電位。
如此，於SRAM2中，可使流通第2電阻變化型記憶體RB1之記憶 體側電流變得較流通第1電阻變化型記憶體RT1之記憶體側電流更大，將連接於第2電阻變化型記憶體RB1之第2儲存節點SNB閂鎖於Low位準之電位，且將第2記憶胞M1b所保持之「1」之非揮發資料作為Low位準之電位而寫入於第2儲存節點SNB。此外，與之相應，於SRAM2中，可將連接於第1電阻變化型記憶體RT1之第1儲存節點SNT閂鎖於High位準電位，且將第1記憶胞M1a所保持之「0」之非揮發資料作為High位準電位寫入於第1儲存節點SNT。
最後，藉由於施加有Vdd之電壓之第1開關閘極線CGT1及第2開關閘極線CGB1分別施加0[V]，且將第1開關電晶體ST1及第2開關電晶體SB1進行斷開動作，可結束將非揮發記憶體部4a之互補性非揮發資料寫入於SRAM2之SRAM寫入動作。
接著，於將此種非揮發性SRAM記憶胞1配置成矩陣狀之非揮發性半導體記憶裝置中，藉由與上述之「(2-1)使非揮發記憶體部作為獨立型胞發揮功能之情形」同樣，各非揮發性SRAM記憶胞1使第1存取電晶體6a及第2存取電晶體6b進行斷開動作，可保持與第1位元線BLT1及第2位元線BLB1之電性連接被切斷之狀態不變，執行SRAM寫入動作。如此，於配置成矩陣狀之複數個非揮發性SRAM記憶胞1中，即便存在與第1位元線BLT1及第2位元線BLB1電性連接，且對SRAM2進行存取之狀態之非揮發性SRAM記憶胞，亦因同時期於其他列之非揮發性SRAM記憶胞1中，可切斷SRAM2與第1位元線BLT1及第2位元線BLB1之電性連接，故可將SRAM寫入動作作為背景動作執行。
(3)記憶體寫入動作
(3-1)使非揮發記憶體部作為獨立型胞發揮功能之情形
圖6係於圖1所示之非揮發性SRAM記憶胞1之各部位顯示有使第1列非揮發記憶體部4a作為獨立型胞發揮功能，將例如SRAM2之一者 之第1儲存節點SNT所保持之High位準或Low位準之電位之SRAM資料僅寫入於非揮發記憶體部4a之第1記憶胞M1a時之各電壓值之一例之電路圖。該情形時，於字元線WL施加0[V]，使SRAM2之第1存取電晶體6a及第2存取電晶體6b進行斷開動作，切斷SRAM2及第1位元線BLT1之電性連接、與SRAM2及第2位元線BLB1之電性連接。電源控制電晶體10係藉由自電源控制閘極線VSR對閘極施加0[V]而進行導通動作，將施加於另一端之Vdd之電源電壓對電源線VSp施加，使SRAM2閂鎖。
此時，於第1節點控制閘極線VrefT及第2節點控制閘極線VrefB施加0[V]，使第1節點控制電晶體12a及第2節點控制電晶體12b皆進行斷開動作，切斷與SRAM2之電性連接。又，此時，可僅於配置於非揮發記憶體部4a之第1開關閘極線CGT1施加有Vdd，於其他第1開關閘極線CGT2、CGT3、或第2開關閘極線CGB1、CGB2、CGB3施加0[V]。藉此，可僅使連接於施加有Vdd之電壓之第1開關閘極線CGT1之非揮發記憶體部4a之第1開關電晶體ST1進行導通動作，使其以外之第1開關電晶體ST2、ST3及第2開關電晶體SB1、SB2、SB3進行斷開動作。
如此，於非揮發性SRAM記憶胞1中，可使SRAM2之第1儲存節點SNT、與第1列非揮發記憶體部4a中連接於第1開關電晶體ST1之第1電阻變化型記憶體RT1電性連接，且藉由該第1儲存節點SNT之電位使該第1電阻變化型記憶體RT1之電阻值變化。順帶一提，於該情形時，被寫入SRAM資料之非揮發記憶體部4a之第1電阻變化型記憶體RT1係預先被設定成低電阻狀態，且進行資料之初始化。
實際上，此時，於SRAM2之第1儲存節點SNT為High位準之電位之情形時，可自第1儲存節點SNT經由第1開關電晶體ST1對第1電阻變化型記憶體RT1傳輸High位準之電位，使低電阻狀態之第1電阻變化型記憶體RT1變化成高電阻狀態，並設為於第1記憶胞M1a寫入有 「0」之非揮發資料之狀態。另一方面，於SRAM2之第1儲存節點SNT為Low位準之電位之情形時，可自第1儲存節點SNT經由第1開關電晶體ST1對第1電阻變化型記憶體RT1傳輸Low位準之電位，將低電阻狀態之第1電阻變化型記憶體RT1保持為該低電阻狀態不變，設為於第1記憶胞M1a寫入有「1」之非揮發資料之狀態。
此處，於該實施形態之情形時，第1電阻變化型記憶體RT1或第2電阻變化型記憶體RB1係如圖7所示，以可以不滿Vdd之電壓值自高電阻朝低電阻轉變之方式而構成，例如將低電阻狀態設為抹除狀態(保持有「1」之非揮發資料之狀態)。藉此，如上所述，若自第1儲存節點SNT經由第1開關電晶體ST1對第1電阻變化型記憶體RT1傳輸High位準之電位，則可使低電阻狀態之第1電阻變化型記憶體RT1變化成高電阻狀態，成為於第1記憶胞M1a寫入有「0」之非揮發資料之狀態。
另，於非揮發記憶體部4a中，此時，因第2開關電晶體SB1進行斷開動作，切斷SRAM2之第2儲存節點SNB、與第2電阻變化型記憶體RB1之電性連接，故可不對第2記憶胞M1b寫入第2儲存節點SNB之SRAM資料，而僅對一者之第1記憶胞M1a寫入第1儲存節點SNT之SRAM資料，而可作為獨立型胞發揮功能。
順帶一提，於該情形時，於非揮發性半導體記憶裝置中，於例如配置成矩陣狀之複數個非揮發性SRAM記憶胞1中，即便存在第1存取電晶體6a及第2存取電晶體6b進行導通動作且將第1位元線BLT1及第2位元線BLB1與SRAM2電性連接，並對SRAM2進行存取之狀態之非揮發性SRAM記憶胞，亦因同時期於其他列之非揮發性SRAM記憶胞1中，可切斷SRAM2與第1位元線BLT1及第2位元線BLB1之電性連接，故可將記憶體寫入動作作為背景動作執行。
(3-2)使非揮發記憶體部作為互補型胞發揮功能之情形
例如，於欲使第1列非揮發記憶體部4a作為互補型胞發揮功能之情形時，只要於第1列第1開關閘極線CGT1及第2開關閘極線CGB1分別施加Vdd之電壓，使第1開關電晶體ST1及第2開關電晶體SB1進行導通動作即可。藉此，於非揮發性SRAM記憶胞1中，可使SRAM2之第1儲存節點SNT、與第1列非揮發記憶體部4a中連接於第1開關電晶體ST1之第1電阻變化型記憶體RT1電性連接，且藉由該第1儲存節點SNT之電位使該第1電阻變化型記憶體RT1之電阻值變化。又，此時，於非揮發性SRAM記憶胞1中，因亦可使SRAM2之第2儲存節點SNB、與第1列非揮發記憶體部4a中連接於第2開關電晶體SB1之第2電阻變化型記憶體RB1電性連接，故可藉由該第2儲存節點SNB之電位使該第2電阻變化型記憶體RB1之電阻值變化。如此，於非揮發記憶體部4a中，可將SRAM2所保持之互補性SRAM資料寫入於第1記憶胞M1a及第2記憶胞M1b。
順帶一提，於該情形時，於非揮發性半導體記憶裝置中，於例如配置成矩陣狀之複數個非揮發性SRAM記憶胞1中，即便存在第1存取電晶體6a及第2存取電晶體6b進行導通動作且將第1位元線BLT1及第2位元線BLB1與SRAM2電性連接，對SRAM2進行存取之狀態之非揮發性SRAM記憶胞，亦因同時期於其他列之非揮發性SRAM記憶胞1中，可切斷SRAM2與第1位元線BLT1及第2位元線BLB1之電性連接，故可將記憶體寫入動作作為背景動作執行。
(4)非揮發記憶體部中非揮發資料之抹除動作
(4-1)使非揮發記憶體部作為獨立型胞發揮功能之情形
圖8係於圖1所示之非揮發性SRAM記憶胞1之各部位顯示有使第1列非揮發記憶體部4a作為獨立型胞發揮功能，僅將例如非揮發記憶體部4a之第1記憶胞M1a所保持之非揮發資料抹除時之各電壓值之一例之電路圖。該情形時，於字元線WL施加0[V]，使SRAM2之第1存取電 晶體6a及第2存取電晶體6b進行斷開動作，切斷SRAM2及第1位元線BLT1之電性連接、與SRAM2及第2位元線BLB1之電性連接。電源控制電晶體10係藉由自電源控制閘極線VSR對閘極施加Vdd而進行斷開動作，停止施加於另一端之電源電壓Vdd對電源線VSp之施加，使SRAM2之閂鎖功能停止。
此時，可於第1節點控制閘極線VrefT施加Vdd之電壓，且於第2節點控制閘極線VrefB施加0[V]。藉此，可僅使連接於抹除非揮發資料之第1記憶胞M1a之第1節點控制電晶體12a進行導通動作，使連接於不抹除非揮發資料之第2記憶胞M1b之第2節點控制電晶體12b進行斷開動作。又，此時，於節點控制源極線VS施加有0[V]，且相對於該節點控制源極線VS經由電阻元件Rref及第1節點控制電晶體12a使第1儲存節點SNT連接，藉此可將該第1儲存節點SNT之電位設為0[V]。
再者，於抹除非揮發資料之非揮發記憶體部4a之第1記憶胞M1a中，可於第1開關閘極線CGT1施加有Vdd/2之電壓，使連接於第1開關閘極線CGT1之第1開關電晶體ST1進行導通動作。另一方面，於不抹除非揮發資料之非揮發記憶體部4a之第2記憶胞M1b、或其他列之非揮發記憶體部4b、4c中，可於第1開關閘極線CGT2、CGT3、或第2開關閘極線CGB1、CGB2、CGB3施加0[V]，使第1開關電晶體ST2、ST3及第2開關電晶體SB1、SB2、SB3進行斷開動作。
又，此時，於抹除非揮發資料之非揮發記憶體部4a中，可於記憶體源極線MS1施加2×Vdd之電壓。此處，第1電阻變化型記憶體RT1及第2電阻變化型記憶體RB1係以將自高電阻狀態轉變成低電阻狀態所必要之電壓選定為較自低電阻狀態轉變成高電阻狀態時之電壓更大，例如較Vdd更大但不滿2×Vdd而引起自高電阻狀態向低電阻狀態之轉變之方式構成。
藉此，於該實施形態之情形時，第1電阻變化型記憶體RT1可例 如於位於高電阻狀態時，若自記憶體源極線MS1持續施加2×Vdd之電壓，則因較Vdd更大但不滿2×Vdd而引起自高電阻狀態向低電阻狀態之轉變，使第1記憶胞M1a向非揮發資料之抹除狀態(即，「1」之非揮發資料)變化。
順帶一提，雖於圖6中，以第1電阻變化型記憶體RT1為基準，將來自SRAM2側之電壓設為正，且將來自記憶體源極線MS1側之電壓設為負而顯示，但於第1電阻變化型記憶體RT1不滿2×Vdd而自高電阻狀態向低電阻狀態轉變時，因於第1開關電晶體ST1之閘極施加有Vdd/2之電壓，故可以避免流入於第1電阻變化型記憶體RT1之電流之上限值變為特定以上之方式進行抑制。藉此，謀求防止第1電阻變化型記憶體RT1自高電阻狀態向低電阻狀態轉變時產生之急劇性電流上升而引起之破損。
如此，於非揮發記憶體部4a中，可藉由利用開關閘極電壓僅使第1開關電晶體ST1進行導通動作，而使成對之第2記憶胞M1b所保持之非揮發資料維持不變，且僅使例如位於高電阻狀態之第1電阻變化型記憶體RT1向低電阻狀態轉變，並僅使第1記憶胞M1a之非揮發資料向抹除狀態變化，作為獨立型胞發揮功能。順帶一提，於該實施形態之情形時，於第1電阻變化型記憶體RT1位於低電阻狀態時，因已成抹除狀態，故仍為低電阻狀態。
順帶一提，於該情形時，於非揮發性半導體記憶裝置中，於例如配置成矩陣狀之複數個非揮發性SRAM記憶胞1中，即便存在第1存取電晶體6a及第2存取電晶體6b進行導通動作且將第1位元線BLT1及第2位元線BLB1與SRAM2電性連接、且對SRAM2進行存取之狀態之非揮發性SRAM記憶胞1，亦因同時期於其他列之非揮發性SRAM記憶胞1中，可切斷SRAM2與第1位元線BLT1及第2位元線BLB1之電性連接，故可將非揮發資料之抹除動作作為背景動作執行。
(4-2)使非揮發記憶體部作為互補型胞發揮功能之情形
圖9係於圖1所示之非揮發性SRAM記憶胞1之各部位顯示有使第1列非揮發記憶體部4a作為互補型胞發揮功能，將例如非揮發記憶體部4a之第1記憶胞M1a及第2記憶胞M1b所保持之互補性非揮發資料抹除時之各電壓值之一例之電路圖。該情形時，於非揮發性SRAM記憶胞1中，可以遵從上述順序使SRAM2之閂鎖功能停止之狀態，於第1節點控制閘極線VrefT及第2節點控制閘極線VrefB施加Vdd之電壓。藉此，於非揮發性SRAM記憶胞1中，使連接於抹除非揮發資料之第1記憶胞M1a及第2記憶胞M1b之第1節點控制電晶體12a及第2節點控制電晶體12b進行導通動作。
又，此時，於節點控制源極線VS施加有0[V]，相對於該節點控制源極線VS經由電阻元件Rref及第1節點控制電晶體12a而連接第1儲存節點SNT，且同樣相對於節點控制源極線VS經由電阻元件Rref及第2節點控制電晶體12b而連接第2儲存節點SNB，並將該等第1儲存節點SNT及第2儲存節點SNB之電位分別設為0[V]。
再者，於抹除非揮發資料之非揮發記憶體部4a之第1記憶胞M1a及第2記憶胞M1b中，於第1開關閘極線CGT1及第2開關閘極線CGB1分別施加Vdd/2之電壓，且使連接於第1開關閘極線CGT1之第1開關電晶體ST1、與連接於第2開關閘極線CGB1之第2開關電晶體SB1之兩者進行導通動作。另，於不抹除非揮發資料之其他列之非揮發記憶體部4b、4c中，可於第1開關閘極線CGT2、CGT3、或第2開關閘極線CGB2、CGB3施加0[V]，使第1開關電晶體ST2、ST3及第2開關電晶體SB2、SB3分別進行斷開動作。
又，此時，於抹除非揮發資料之非揮發記憶體部4a中，可於記憶體源極線MS1施加2×Vdd之電壓。藉此，第1電阻變化型記憶體RT1及第2電阻變化型記憶體RB1可例如於任一者位於高電阻狀態時，若自 記憶體源極線MS1持續施加2×Vdd之電壓，則較Vdd更大但不滿2×Vdd而引起自高電阻狀態向低電阻狀態之轉變，使位於高電阻狀態之非揮發資料向抹除狀態(即，「1」之非揮發資料)變化。
如此，於非揮發記憶體部4a中，由於亦可藉由開關閘極電壓使第1開關電晶體ST1及第2開關電晶體SB1兩者進行導通動作，故可使第1記憶胞M1a及第2記憶胞M1b兩者之非揮發資料向抹除狀態變化。
順帶一提，於該情形時，於非揮發性半導體記憶裝置1中，於例如配置成矩陣狀之複數個非揮發性SRAM記憶胞1中，即便存在第1存取電晶體6a及第2存取電晶體6b進行導通動作且將第1位元線BLT1及第2位元線BLB1與SRAM2電性連接，對SRAM2進行存取之狀態之非揮發性SRAM記憶胞，亦因同時期於其他列之非揮發性SRAM記憶胞1中，可切斷SRAM2與第1位元線BLT1及第2位元線BLB1之電性連接，故可將非揮發資料之抹除動作作為背景動作執行。
(5)動作及效果
於以上之構成中，於非揮發性SRAM記憶胞1中，相對於SRAM2使複數個非揮發記憶體部4a、4b、4c並聯連接。於SRAM2中，於一端彼此連接之一者之第1負載電晶體7a及第1驅動電晶體8a間具有第1儲存節點SNT，且於一端彼此連接之另一者之第2負載電晶體7b及第2驅動電晶體8b間具有第2儲存節點SNB，使第1負載電晶體7a及第2負載電晶體7b之另一端連接於電源線VSp，並使第1驅動電晶體8a及第2驅動電晶體8b之另一端連接於基準電壓線VSn。
又，於SRAM2中，設置一端連接於另一者之第2負載電晶體7b及第2驅動電晶體8b之閘極、與一者之第1儲存節點SNT，且另一端連接於第1位元線BLT1，閘極連接於字元線WL之第1存取電晶體6a。再者，於SRAM2中，設置一端連接於一者之第1負載電晶體7a及第1驅動電晶體8a之閘極、與另一者之第2儲存節點SNB，且另一端連接於 第2位元線BLB1，閘極連接於字元線WL之第2存取電晶體6b。
另一方面，各非揮發記憶體部4a、4b、4c全部具有相同之構成，例如第1列非揮發記憶體部4a係設置於與第1電阻變化型記憶體RT1串聯連接之第1開關電晶體ST1之一端連接有第1儲存節點SNT之第1記憶胞M1a、及於與第2電阻變化型記憶體RB1串聯連接之第2開關電晶體SB1之一端連接有第2儲存節點SNB之第2記憶胞M1b。
又，除此之外，於非揮發記憶體部4a中，第1開關閘極線CGT1連接於第1開關電晶體ST1，且與第1開關閘極線CGT1不同之第2開關閘極線CGB1連接於第2開關電晶體SB1，且第1開關電晶體ST1及第2開關電晶體SB1獨立進行導通斷開動作。
藉此，於非揮發記憶體部4a中，可藉由使第1開關電晶體ST1及第2開關電晶體SB1兩者同時進行導通動作，而使第1電阻變化型記憶體RT1相對於第1儲存節點SNT電性連接，且第2電阻變化型記憶體RB1亦相對於第2儲存節點SNB電性連接，並可將SRAM2所保持之互補性SRAM資料寫入於第1記憶胞M1a及第2記憶胞M1b。又，同樣，於非揮發記憶體部4a中，亦可使第1記憶胞M1a及第2記憶胞M1b作為互補型胞發揮功能，且將互補性非揮發資料寫入於SRAM2、或同時抹除互補性非揮發資料。
除此之外，於該非揮發記憶體部4a中，因可藉由使第1開關電晶體ST1及第2開關電晶體SB1中僅任一者進行導通動作，而僅使第1電阻變化型記憶體RT1相對於第1儲存節點SNT電性連接、或僅使第2電阻變化型記憶體RB1相對於第2儲存節點SNB電性連接，故可根據使用狀況作為獨立型胞發揮功能，於第1記憶胞M1a或第2記憶胞M1b之一者亦寫入個別資料，增加記憶體容量。又，同樣，於非揮發記憶體部4a中，亦可使第1記憶胞M1a及第2記憶胞M1b作為獨立型胞發揮功能，且僅將個別非揮發資料之一者寫入於SRAM2、或僅抹除個別非 揮發資料之一者。
實際上，於此種非揮發性SRAM記憶胞1中，除了可作為互補型胞發揮功能之外，於作為獨立型胞發揮功能之情形時，可藉由僅使例如複數個非揮發記憶體部4a、4b、4c中、特定之非揮發記憶體部4a之第1開關電晶體ST1或第2開關電晶體SB1中僅任一者進行導通動作，而將第1記憶胞M1a之非揮發資料、或第2記憶胞M1b之非揮發資料中僅任一者寫入於連接於進行導通動作後之第1開關電晶體ST1或第2開關電晶體SB1之、第1儲存節點SNT或第2儲存節點SNB。
又，實際上，於非揮發性SRAM記憶胞1中，除了作為互補型胞發揮功能之外，於作為獨立型胞發揮功能之情形時，可藉由僅使例如複數個非揮發記憶體部4a、4b、4c中、特定之非揮發記憶體部4a之第1開關電晶體ST1或第2開關電晶體SB1中僅任一者進行導通動作，而使第1儲存節點SNT及第1電阻變化型記憶體RT1間、或第2儲存節點SNB及第2電阻變化型記憶體RB1間中僅任一者電性連接，且將第1儲存節點SNT或第2儲存節點SNB中僅任一者之SRAM資料寫入於第1記憶胞M1a或第2記憶胞M1b。
再者，於非揮發性SRAM記憶胞1中，除了作為互補型胞發揮功能之外，於作為獨立型胞發揮功能之情形時，可藉由僅使例如非揮發記憶體部4a中第1開關電晶體ST1或第2開關電晶體SB1中僅任一者進行導通動作，使第1儲存節點SNT或第2儲存節點SNB中僅任一者電性連接記憶體源極線MS1，藉此，利用經連接之第1儲存節點SNT或第2儲存節點SNB之電壓、與記憶體源極線MS1之電壓所產生之電位差，抹除第1記憶胞M1a或第2記憶胞M1b之非揮發資料。
此處，如圖10所示，於將非揮發性SRAM記憶胞1(未圖示)配置成矩陣狀之非揮發性半導體記憶裝置21中，亦可於複數個非揮發性SRAM記憶胞1中，將位於某區域之非揮發性SRAM記憶胞1設為作為 獨立型胞發揮功能之獨立型胞群22，且將位於剩餘區域之非揮發性SRAM記憶胞1設為作為互補型胞發揮功能之互補型胞群23。如此，於非揮發性半導體記憶裝置1中，可謀求優先高速動作及高可靠性之互補型胞群23、與優先記憶體容量之增大之獨立型胞群22之並存，可實現與使用狀況相應之最佳使用形態。
又，非揮發性半導體記憶裝置21a亦可向使配置成矩陣狀之複數個非揮發性SRAM記憶胞1全部作為獨立型胞發揮功能之獨立型胞群22所形成之非揮發性半導體記憶裝置21b變更使用形態，或，再者，根據使用狀況，向使非揮發性SRAM記憶胞1全部作為互補型胞發揮功能之互補型胞群23所形成之非揮發性半導體記憶裝置21c變更使用形態。
除此之外，於本發明之非揮發性SRAM記憶胞1中，具有於SRAM2與非揮發記憶體部4a、4b、4c連接有節點控制部5之構成，藉由利用該節點控制部5進行之切換操作而對節點控制源極線VS選擇性連接第1儲存節點SNT及或第2儲存節點SNB。
於此種非揮發性SRAM記憶胞1中，將例如非揮發記憶體部4a中第1記憶胞M1a或第2記憶胞M1b中任一者之非揮發資料寫入於SRAM2時，設為使第1存取電晶體6a進行斷開動作而切斷SRAM2與第1位元線BLT1之電性連接，且使第2存取電晶體6b進行斷開動作而切斷SRAM2與第2位元線BLB1之電性連接之狀態。
於該狀態下，於非揮發性SRAM記憶胞1中，可根據自被寫入非揮發資料之第1儲存節點SNT或第2儲存節點SNB向將該非揮發資料寫入於SRAM2之第1電阻變化型記憶體RT1或第2電阻變化型記憶體RB1流動之記憶體側電流Imem、與自未寫入非揮發資料之第2儲存節點SNB或第1儲存節點SNT向節點控制部5流動之參照電流Iref之大小，使被寫入非揮發資料之第1儲存節點SNT或第2儲存節點SNB成為高電 位或低電位，其結果，將非揮發資料寫入於SRAM2。
具體而言，於SRAM2寫入非揮發資料之第1電阻變化型記憶體RT1或第2電阻變化型記憶體RB1位於低電阻狀態(例如保持有「1」之非揮發資料之狀態)時，記憶體側電流Imem較參照電流Iref變大，被寫入非揮發資料之一者之第1儲存節點SNT或第2儲存節點SNB之電位較未寫入非揮發資料之另一者之第2儲存節點SNB或第1儲存節點SNT之電位變低。
另一方面，於SRAM2寫入非揮發資料之第1電阻變化型記憶體RT1或第2電阻變化型記憶體RB1位於高電阻狀態(例如保持有「0」之非揮發資料之狀態)時，記憶體側電路Imem較參照電流Iref變小，被寫入非揮發資料之一者之第1儲存節點SNT或第2儲存節點SNB之電位較未寫入非揮發資料之另一者之第2儲存節點SNB或第1儲存節點SNT之電位變高。
如此，於共有第1位元線BLT1及第2位元線BLB1之其他非揮發性SRAM記憶胞1中，於使用第1位元線BLT1及第2位元線BLB1對SRAM2進行存取之狀態下，亦可於其他非揮發性SRAM記憶胞1中，以切斷第1位元線BLT1及第2位元線BLB1之電性連接之狀態，執行將第1記憶胞M1a或第2記憶胞M1b所保持之非揮發資料寫入於SRAM2之SRAM寫入動作，如此，可於背景執行該SRAM寫入動作。
順帶一提，於此種非揮發性SRAM記憶胞1配置成矩陣狀之非揮發性半導體記憶裝置21中，亦可於非揮發性SRAM記憶胞1之各非揮發記憶體部4a、4b、4c中進行驗證是否成為對第1記憶胞M1a、M2a、M3a及或第2記憶胞M1b、M2b、M3b寫入有SRAM2之SRAM資料之狀態之驗證動作。該情形時，於非揮發性SRAM記憶胞1中，根據上述之「(2)SRAM寫入動作」之「(2-1)使非揮發記憶體部作為獨立型胞發揮功能之情形」及「(2-2)使非揮發記憶體部作為互補型胞發揮功能之 情形」，於背景預先執行將例如非揮發記憶體部4a之第1記憶胞M1a及或第2記憶胞M1b所保持之非揮發資料寫入於SRAM2之SRAM寫入動作為止。其後，於非揮發性SRAM記憶胞1中，可自第1位元線BLT1及第2位元線BLB1讀取SRAM2之第1儲存節點SNT及或第2儲存節點SNB之電位，且基於該讀取結果，驗證是否已將期望之「1」或「0」之非揮發資料寫入於非揮發記憶體部4a。
如此，於例如其他列之非揮發性SRAM記憶胞1中進行經由第1位元線BLT1及第2位元線BLB1之向SRAM2之存取動作過程中，於進行驗證動作之非揮發性SRAM記憶胞1中，亦可預先於背景執行使用第1位元線BLT1及第2位元線BLB1讀取驗證結果即SRAM2之SRAM資料前之SRAM寫入動作為止。
藉此，於進行驗證動作之非揮發性SRAM記憶胞1中，因於其他列之非揮發性SRAM記憶胞1中進行之經由第1位元線BLT1及第2位元線BLB1之向SRAM2之存取結束後，讀取已向SRAM2之第1儲存節點SNT及或第2儲存節點SNB寫入之驗證結果即可，故可迅速獲得驗證結果。
(6)設置有第1共有開關電晶體及第2共有開關電晶體之情形
於與圖1之對應部分標註相同符號而顯示之圖11中，31表示其他實施形態之非揮發性SRAM記憶胞，與上述圖1之非揮發性SRAM記憶胞1之不同點在於：設置有第1共有開關電晶體38a及第2共有開關電晶體38b；於SRAM2及第1共有開關電晶體38a間與SRAM2及第2共有開關電晶體38b間配置有節點控制部35；於各非揮發記憶體部4a、4b、4c以第1開關電晶體ST1、ST2、ST3及第2開關電晶體SB1、SB2、SB3共有1條開關閘極線CG1、CG2、CG3。
於此種非揮發性SRAM記憶胞31中，藉由例如於開關閘極線CG1、CG2、CG3中，僅於第1列開關閘極線CG1施加Vdd之電壓，且 於其他剩餘之開關閘極線CG2、CG3施加0[V]，而使非揮發記憶體部4a之第1開關電晶體ST1及第2開關電晶體SB1同時進行導通動作。
此處，可藉由於連接於一者之第1共有開關電晶體38a之閘極之第1共有開關閘極線CGT施加Vdd之電壓，且於連接於另一者之第2共有開關電晶體38b之閘極之第2共有開關閘極線CGB施加0[V]，而僅使一者之第1共有開關電晶體38a進行導通動作，且使另一者之第2共有開關電晶體38b進行斷開動作。
藉此，於非揮發性SRAM記憶胞31中，可僅使位於例如非揮發記憶體部4a之第1記憶胞M1a之第1電阻變化型記憶體RT1相對於第1儲存節點SNT電性連接，且切斷與該第1電阻變化型記憶體RT1成對之第2電阻變化型記憶體RB1與第2儲存節點SNB之電性連接。因此，於此種非揮發性SRAM記憶胞31中，亦可與上述實施形態之非揮發性SRAM記憶胞1同樣，使非揮發記憶體部4a作為獨立型胞發揮功能。
又，亦可藉由於連接於第1共有開關電晶體38a之閘極之第1共有開關閘極線CGT、與連接於第2共有開關電晶體38b之閘極之第2共有開關閘極線CGB皆施加Vdd之電壓，而使第1共有開關電晶體38a及第2共有開關電晶體38b兩者同時進行導通動作。
藉此，於非揮發性SRAM記憶胞31中，可使位於非揮發記憶體部4a之第1記憶胞M11a之第1電阻變化型記憶體RT1相對於第1儲存節點SNT電性連接，且可使與該第1電阻變化型記憶體RT1成對之第2電阻變化型記憶體RB1亦相對於第2儲存節點SNB電性連接。因此，於此種非揮發性SRAM記憶胞31中，亦與上述實施形態之非揮發性SRAM記憶胞1同樣，可使非揮發記憶體部4a作為互補型胞發揮功能。
另，關於該實施形態之非揮發性SRAM記憶胞31中執行之SRAM寫入動作、或記憶體寫入動作、非揮發資料之抹除動作，因可以與上述之非揮發性SRAM記憶胞1同樣之原理進行，故此處省略其說明。
於以上之構成中，於非揮發記憶體部4a中，可藉由使第1開關電晶體ST1及第2開關電晶體SB1兩者同時進行導通動作，而使第1電阻變化型記憶體RT1相對於第1儲存節點SNT電性連接，且第2電阻變化型記憶體RB1亦相對於第2儲存節點SNB電性連接，而可將SRAM2所保持之互補性SRAM資料寫入於非揮發記憶體部4a。又，同樣，於非揮發記憶體部4a中，亦可使第1記憶胞M11a及第2記憶胞M11b作為互補型胞發揮功能，且將互補性非揮發資料寫入於SRAM2、或同時抹除互補性非揮發資料。
除此之外，於該非揮發記憶體部4a中，亦因可藉由使第1開關電晶體ST1及第2開關電晶體SB1中僅任一者進行導通動作，而僅使第1電阻變化型記憶體RT1相對於第1儲存節點SNT電性連接、或僅使第2電阻變化型記憶體RB1相對於第2儲存節點SNB電性連接，故可根據使用狀況作為獨立型胞發揮功能，於非揮發記憶體部4a亦寫入個別資料，增加記憶體容量。同樣，於非揮發記憶體部4a中，亦可使第1記憶胞M11a及第2記憶胞M11b作為獨立型胞發揮功能，且僅將個別之非揮發資料之一者寫入於SRAM2、或僅抹除個別之非揮發資料之一者。
順帶一提，此種非揮發SRAM記憶胞31亦與上述實施形態同樣，於共有第1位元線BLT1及第2位元線BLB1之一個非揮發性SRAM記憶胞31中，於使用第1位元線BLT1及第2位元線BLB1對SRAM2進行存取之狀態下，於其他非揮發SRAM記憶胞31中，亦可切斷第1位元線BLT1及第2位元線BLB1與SRAM2之電性連接，因而可於背景執行SRAM寫入動作、或記憶體寫入動作、非揮發資料之抹除動作。
(7)其他實施形態之非揮發性SRAM記憶胞
於上述之實施形態中，雖對作為第1記憶體及第2記憶體，應用可基於電阻值之變化而保持「1」或「0」之任一者之非揮發資料之第 1電阻變化型記憶體RT1、RT2、RT3及第2電阻變化型記憶體RB1、RB2、RB3之情形進行說明，但本發明並未限定於此，只要具有可保持「1」或「0」之任一者之非揮發資料，即可應用例如浮動閘極型、或離散陷阱型記憶體等其他各種第1記憶體及第2記憶體。
例如，於與圖1之對應部分標註相同符號而顯示之圖12中，41表示其他實施形態之非揮發性SRAM記憶胞，具有作為第1記憶體設置有第1浮動閘極FT1、FT2、FT3，且作為第2記憶體設置有第2浮動閘極FB1、FB2、FB3之構成。於此種情形時，非揮發記憶體部44a(44b、44c)亦於第1開關電晶體ST1(ST2、ST3)之閘極連接有第1開關閘極線CGT1(CGT2、CGT3)，且與第1開關閘極線CGT1(CGT2、CGT3)不同之其他第2開關閘極線CGB1(CGB2、CGB3)連接於第2開關電晶體SB1(SB2、SB3)之閘極。
藉此，非揮發記憶體部44a(44b、44c)係以可藉由第1開關閘極線CGT1(CGT2、CGT3)及第2開關閘極線CGB1(CGB2、CGB3)而於第1開關電晶體ST1(ST2、ST3)及第2開關電晶體SB1(SB2、SB3)施加各自之開關閘極電壓，且可藉由閘極與一端之電壓差而使第1開關電晶體ST1(ST2、ST3)及第2開關電晶體SB1(SB2、SB3)分別獨立進行導通斷開動作之方式構成。
於以上之構成中，亦與上述之實施形態同樣，藉由於例如非揮發記憶體部44a中，使第1開關電晶體ST1及第2開關電晶體SB1兩者同時進行導通動作，可使第1浮動閘極FT1相對於第1儲存節點SNT電性連接，且可使第2浮動閘極FB1亦相對於第2儲存節點SNB電性連接，而可將SRAM2所保持之互補性SRAM資料相對於非揮發記憶體部44a同時寫入。
除此之外，於該非揮發記憶體部44a中，亦因可使第1開關電晶體ST1及第2開關電晶體SB1中僅任一者進行導通動作，故可僅使第1浮 動閘極FT1相對於第1儲存節點SNT電性連接、或僅使第2浮動閘極FB1相對於第2儲存節點SNB電性連接，且可根據使用狀況作為獨立型胞發揮功能，於非揮發記憶體部44a亦寫入個別資料，增加記憶體容量。
順帶一提，此種非揮發SRAM記憶胞41亦與上述之實施形態同樣，因於共有第1位元線BLT1及第2位元線BLB1之一個非揮發性SRAM記憶胞41中，於使用第1位元線BLT1及第2位元線BLB1對SRAM2進行存取之狀態下，於其他非揮發SRAM記憶胞41中，亦可切斷第1位元線BLT1及第2位元線BLB1與SRAM2之電性連接，故可於背景執行SRAM寫入動作、或記憶體寫入動作、非揮發資料之抹除動作。
(8)其他實施形態
另，雖對作為上述之第1電阻變化型記憶體及第2電阻變化型記憶體，應用雙極型之第1電阻變化型記憶體RT1、RT2、RT3及第2電阻變化型記憶體RB1、RB2、RB3之情形進行說明，但本發明並未限定於此，亦可應用單極型之第1電阻變化型記憶體及第2電阻變化型記憶體。
又，雖於上述之「(2)SRAM寫入動作」之「(2-1)使非揮發記憶體部作為獨立型胞發揮功能之情形」之說明中，設置節點控制部5，使參照電流Iref供給至節點控制部5，但本發明並未限定於此，即便不設置節點控制部5，亦可使第1存取電晶體6a或第2存取電晶體6b進行導通動作且將參照電流Iref供給至第1位元線BLT1或第2位元線BLB1之任一者。該情形時，因使用第1位元線BLT1及第2位元線BLB1，故雖然無法執行SRAM寫入動作作為背景動作，但可與上述之「(2-1)使非揮發記憶體部作為獨立型胞發揮功能之情形」同樣作為獨立型胞發揮功能。
又，於上述之實施形態中，對作為電阻元件使用具有特定之電阻值之非變化之電阻元件Rref之情形進行說明，但本發明並未限定於此，亦可設置電阻變化型之電阻元件、或將產生於第1節點控制電晶體12a及第2控制電晶體12b之電阻視為電阻元件。
又，於上述之實施形態中，雖對作為SRAM，應用以6個電晶體構成之SRAM2之情形進行說明，但本發明並未限定於此，亦可應用如例如以4個電晶體與2個電阻元件構成之SRAM等，具有第1儲存節點及第2儲存節點，且具有閂鎖之功能之多種SRAM。
另，此處以4個電晶體與2個電阻元件構成之SRAM係具有設置電阻元件代替圖1所示之SRAM2之第1負載電晶體7a及第2負載電晶體7b之構成，且與SRAM2同樣具有第1儲存節點及第2儲存節點，並具有閂鎖功能者。
1‧‧‧非揮發性SRAM記憶胞
2‧‧‧SRAM
4a‧‧‧非揮發記憶體部
4b‧‧‧非揮發記憶體部
4c‧‧‧非揮發記憶體部
5‧‧‧節點控制部
6a‧‧‧第1存取電晶體
6b‧‧‧第2存取電晶體
7a‧‧‧第1負載電晶體
7b‧‧‧第2負載電晶體
8a‧‧‧第1驅動電晶體
8b‧‧‧第2驅動電晶體
10‧‧‧電源控制電晶體
12a‧‧‧第1節點控制電晶體
12b‧‧‧第2節點控制電晶體
BLB1‧‧‧第2位元線
BLT1‧‧‧第1位元線
CGB1~CGB3‧‧‧第2開關閘極線
CGT1~CGT3‧‧‧第1開關閘極線
M1a‧‧‧第1記憶胞
M1b‧‧‧第2記憶胞
M2a‧‧‧第1記憶胞
M2b‧‧‧第2記憶胞
M3a‧‧‧第1記憶胞
M3b‧‧‧第2記憶胞
MS1~MS3‧‧‧記憶體源極線
RB1~RB3‧‧‧第2電阻變化型記憶體(第2記憶體)
Rref‧‧‧電阻元件
RT1~RT3‧‧‧第1電阻變化型記憶體(第1記憶體)
SB1~SB3‧‧‧第2開關電晶體
SNB‧‧‧第2儲存節點
SNT‧‧‧第1儲存節點
ST1~ST3‧‧‧第1開關電晶體
Vdd‧‧‧電源電壓
VrefB‧‧‧第2節點控制閘極線
VrefT‧‧‧第1節點控制閘極線
VS‧‧‧節點控制源極線
VSn‧‧‧基準電壓線
VSp‧‧‧電源線
VSR‧‧‧電源控制閘極線
WL‧‧‧字元線

Claims (14)

  1. 一種非揮發性SRAM記憶胞，其特徵在於包含：SRAM(Static Random Access Memory：靜態隨機存取記憶體)，其具有第1儲存節點、及與該第1儲存節點互補之第2儲存節點；及複數個非揮發記憶體部，其與上述SRAM並聯連接；且各上述非揮發記憶體部具有：第1記憶胞，其可於第1記憶體經由第1開關電晶體而與上述第1儲存節點電性連接；及第2記憶胞，其可於第2記憶體經由第2開關電晶體而與上述第2儲存節點電性連接；且上述第1開關電晶體及上述第2開關電晶體獨立進行導通斷開動作。
  2. 如請求項1之非揮發性SRAM記憶胞，其中第1開關閘極線連接於上述第1開關電晶體，且與上述第1開關閘極線不同之第2開關閘極線連接於上述第2開關電晶體；上述第1開關電晶體係基於自上述第1開關閘極線施加於閘極之電壓進行導通斷開動作；上述第2開關電晶體係基於自上述第2開關閘極線施加於閘極之電壓進行導通斷開動作。
  3. 如請求項1之非揮發性SRAM記憶胞，其中於各上述非揮發記憶體部，於上述第1開關電晶體之一端經由第1共有開關電晶體而連接有上述第1儲存節點，且於上述第2開關電晶體之一端經由第2共有開關電晶體而連接有上述第2儲存節點。
  4. 如請求項1之非揮發性SRAM記憶胞，其中使複數個上述非揮發記憶體部中特定之上述非揮發記憶體部 之上述第1開關電晶體或上述第2開關電晶體中僅任一者導通動作，且將上述第1記憶胞之非揮發資料、或上述第2記憶胞之非揮發資料中僅任一者寫入於連接於導通動作之上述第1開關電晶體或上述第2開關電晶體之、上述SRAM之上述第1儲存節點或上述第2儲存節點。
  5. 如請求項1之非揮發性SRAM記憶胞，其中使複數個上述非揮發記憶體部中特定之上述非揮發記憶體部之上述第1開關電晶體或上述第2開關電晶體中僅任一者進行導通動作，且使上述第1儲存節點及上述第1記憶體間、或上述第2儲存節點及上述第2記憶體間之中僅任一者電性連接，而僅將上述第1儲存節點或上述第2儲存節點中任一者之SRAM資料寫入於上述第1記憶胞或上述第2記憶胞。
  6. 如請求項1之非揮發性SRAM記憶胞，其中上述第1記憶體具有於一端連接有上述第1開關電晶體、且於另一端連接有記憶體源極線之構成；上述第2記憶體具有於一端連接有上述第2開關電晶體、且於另一端連接有上述記憶體源極線之構成；上述非揮發記憶體部係藉由使上述第1開關電晶體或上述第2開關電晶體中僅任一者進行導通動作，而使上述記憶體源極線連接於上述第1儲存節點或上述第2儲存節點中僅任一者，且藉由因所連接之上述第1儲存節點或上述第2儲存節點之電壓、與上述記憶體源極線之電壓所產生之電位差，而抹除上述第1記憶胞或上述第2記憶胞之非揮發資料。
  7. 如請求項1之非揮發性SRAM記憶胞，其中包含：連接於上述SRAM與上述非揮發記憶體部之節點控制部；且上述節點控制部係 藉由切換操作而使上述第1儲存節點及或上述第2儲存節點對節點控制源極線選擇性連接。
  8. 如請求項4之非揮發性SRAM記憶胞，其中包含：連接於上述SRAM與上述非揮發記憶體部之節點控制部；且於將上述第1記憶胞或上述第2記憶胞中任一者之非揮發資料寫入於上述SRAM時，設為使設置於上述SRAM之第1存取電晶體進行斷開動作而切斷上述SRAM與第1位元線之電性連接，且使設置於上述SRAM之第2存取電晶體進行斷開動作而切斷上述SRAM與第2位元線之電性連接之狀態；於自被寫入上述非揮發資料之上述第1儲存節點或上述第2儲存節點，流向將該非揮發資料寫入於上述SRAM之上述第1記憶體或上述第2記憶體之記憶體側電流，大於自未被寫入上述非揮發資料之上述第2儲存節點或上述第1儲存節點流向上述節點控制部之參照電流時，被寫入上述非揮發資料之一者之上述第1儲存節點或上述第2儲存節點之電位，低於未被寫入該非揮發資料之另一者之上述第2儲存節點或上述第1儲存節點之電位；於上述記憶體側電流小於上述參照電流時，被寫入上述非揮發資料之一者之上述第1儲存節點或上述第2儲存節點之電位，高於未被寫入該非揮發資料之另一者之上述第2儲存節點或上述第1儲存節點之電位。
  9. 如請求項7之非揮發性SRAM記憶胞，其中上述節點控制部包含：第1節點控制電晶體，其連接於上述第1儲存節點、與各上述非揮發記憶體部之上述第1開關電晶體之一端；第2節點控制電晶體，其連接於上述第2儲存節點、與各上述非揮發記憶體部之上述第2開關電晶體之一端；及 電阻元件，其設置於上述第1節點控制電晶體及上述節點控制源極線間、與上述第2節點控制電晶體及上述節點控制源極線間，流通規定值以上之電流；且第1節點控制閘極線連接於上述第1節點控制電晶體，且與上述第1節點控制閘極線不同之第2節點控制閘極線連接於上述第2節點控制電晶體；上述第1節點控制電晶體及上述第2節點控制電晶體獨立進行導通斷開動作。
  10. 如請求項7之非揮發性SRAM記憶胞，其中於使設置於上述SRAM之第1存取電晶體進行斷開動作而切斷上述SRAM與第1位元線之電性連接，且使設置於上述SRAM之第2存取電晶體進行斷開動作而切斷上述SRAM與第2位元線之電性連接之狀態下，停止向上述第1儲存節點及上述第2儲存節點施加電源電壓，且經由上述節點控制部使上述第1儲存節點及上述第2儲存節點連接於上述節點控制源極線，藉此降低上述第1儲存節點及上述第2儲存節點之電位而設為初始狀態。
  11. 如請求項8之非揮發性SRAM記憶胞，其中上述節點控制部包含：第1節點控制電晶體，其連接於上述第1儲存節點、與各上述非揮發記憶體部之上述第1開關電晶體之一端；第2節點控制電晶體，其連接於上述第2儲存節點、與各上述非揮發記憶體部之上述第2開關電晶體之一端；及電阻元件，其設置於上述第1節點控制電晶體及上述節點控制源極線間、與上述第2節點控制電晶體及上述節點控制源極線間，流通規定值以上之電流；且第1節點控制閘極線連接於上述第1節點控制電晶體，且與上 述第1節點控制閘極線不同之第2節點控制閘極線連接於上述第2節點控制電晶體；上述第1節點控制電晶體及上述第2節點控制電晶體獨立進行導通斷開動作。
  12. 如請求項8之非揮發性SRAM記憶胞，其中於使設置於上述SRAM之第1存取電晶體進行斷開動作而切斷上述SRAM與第1位元線之電性連接，且使設置於上述SRAM之第2存取電晶體進行斷開動作而切斷上述SRAM與第2位元線之電性連接之狀態下，停止向上述第1儲存節點及上述第2儲存節點施加電源電壓，且經由上述節點控制部使上述第1儲存節點及上述第2儲存節點連接於上述節點控制源極線，藉此降低上述第1儲存節點及上述第2儲存節點之電位而設為初始狀態。
  13. 如請求項9之非揮發性SRAM記憶胞，其中於使設置於上述SRAM之第1存取電晶體進行斷開動作而切斷上述SRAM與第1位元線之電性連接，且使設置於上述SRAM之第2存取電晶體進行斷開動作而切斷上述SRAM與第2位元線之電性連接之狀態下，停止向上述第1儲存節點及上述第2儲存節點施加電源電壓，且經由上述節點控制部使上述第1儲存節點及上述第2儲存節點連接於上述節點控制源極線，藉此降低上述第1儲存節點及上述第2儲存節點之電位而設為初始狀態。
  14. 一種非揮發性半導體記憶裝置，其特徵在於：將如請求項1至13中任一項之非揮發性SRAM記憶胞配置成矩陣狀，且由排列於一側之複數個上述非揮發性SRAM記憶胞共有上述第1位元線及上述第2位元線。
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