JP3486723B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【００１０】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特にダイナミックランダムアクセスメモリ等の
メモリデバイスに関する。
に係り、特にダイナミックランダムアクセスメモリ等の
メモリデバイスに関する。
【００２０】
【従来の技術】６４メガビットクラスのダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）においては、チップ
面積の増大による抵抗容量の増大およびこれに起因する
信号伝搬遅延時間の増大がメモリアクセス速度を制限す
る大きな要因となっている。
ンダムアクセスメモリ（ＤＲＡＭ）においては、チップ
面積の増大による抵抗容量の増大およびこれに起因する
信号伝搬遅延時間の増大がメモリアクセス速度を制限す
る大きな要因となっている。
【００３０】図６〜図１２を参照して超大規模集積回路
（ＵＬＳＩ）のＤＲＡＭにおける従来のアーキテクチャ
を説明する。図６は４Ｍ×１６ビット構成の６４ＭＤＲ
ＡＭにおける一標準のピン配置図を示し、図７はこのＤ
ＲＡＭ内のデータ入出力用のボンドパッドと各対応する
ピンとの接続関係を示す。図８はこの種ＤＲＡＭにおけ
る従来のメモリ・アレイ・マット配置構造およびデータ
入出力線の配線構造を示し、図９は従来のメモリ・ブロ
ック配置構造およびデータ入出力線の配線構造を示す。
図１０はメモリブロック内の要部の構成とメモリアクセ
ス制御回路の構成を示し、図１１は従来におけるメモリ
アクセス制御回路の配置位置および配線構成を示し、図
１２は従来におけるメモリアクセス時の各部の信号また
はデータの波形またはタイミングを示す。
（ＵＬＳＩ）のＤＲＡＭにおける従来のアーキテクチャ
を説明する。図６は４Ｍ×１６ビット構成の６４ＭＤＲ
ＡＭにおける一標準のピン配置図を示し、図７はこのＤ
ＲＡＭ内のデータ入出力用のボンドパッドと各対応する
ピンとの接続関係を示す。図８はこの種ＤＲＡＭにおけ
る従来のメモリ・アレイ・マット配置構造およびデータ
入出力線の配線構造を示し、図９は従来のメモリ・ブロ
ック配置構造およびデータ入出力線の配線構造を示す。
図１０はメモリブロック内の要部の構成とメモリアクセ
ス制御回路の構成を示し、図１１は従来におけるメモリ
アクセス制御回路の配置位置および配線構成を示し、図
１２は従来におけるメモリアクセス時の各部の信号また
はデータの波形またはタイミングを示す。
【００４０】図６に示すように、この６４ＭＤＲＡＭで
はデータ入出力用の１６個のピンＤＱ0 〜ＤＱ15がＬＳ
Ｉパッケージ１０の上半部に集められている。ＬＳＩパ
ッケージ１００の上半部の左側面には８個のピンＤＱ0
，ＤＱ1 ，ＤＱ2 ，ＤＱ3 ，ＤＱ4 ，ＤＱ6 ，ＤＱ7
がこの順に上から下へ一列に配置され、パッケージ１０
０の上半部の右側面には８個のピンＤＱ8 ，ＤＱ9 ，Ｄ
Ｑ10，ＤＱ11，ＤＱ12，ＤＱ13，ＤＱ14，ＤＱ15がこの
順に下から上へ一列に配置されている。
はデータ入出力用の１６個のピンＤＱ0 〜ＤＱ15がＬＳ
Ｉパッケージ１０の上半部に集められている。ＬＳＩパ
ッケージ１００の上半部の左側面には８個のピンＤＱ0
，ＤＱ1 ，ＤＱ2 ，ＤＱ3 ，ＤＱ4 ，ＤＱ6 ，ＤＱ7
がこの順に上から下へ一列に配置され、パッケージ１０
０の上半部の右側面には８個のピンＤＱ8 ，ＤＱ9 ，Ｄ
Ｑ10，ＤＱ11，ＤＱ12，ＤＱ13，ＤＱ14，ＤＱ15がこの
順に下から上へ一列に配置されている。
【００５０】なお、他のピンのうち、ＶCC，ＶSSは電源
電圧または基準電圧入力用のピン、／ＷＥ，／ＲＡＳ，
／ＬＣＡＳ，／ＯＥおよび／ＵＣＡＳは各種制御信号入
力用のピン、Ａ0 〜Ａ12はアドレス入力用のピンであ
る。
電圧または基準電圧入力用のピン、／ＷＥ，／ＲＡＳ，
／ＬＣＡＳ，／ＯＥおよび／ＵＣＡＳは各種制御信号入
力用のピン、Ａ0 〜Ａ12はアドレス入力用のピンであ
る。
【００６０】このＤＲＡＭでは、一時に１６ビット構成
の１個のデータが各ビット・データ毎にピンＤＱ0〜Ｄ
Ｑ15でパラレルに入出力されるようになっている。たと
えば１６ビットのデータにおけるビット配列構成を[ｄ
0，ｄ1，ｄ2，…ｄ14，ｄ15]とすると、最上位のビット
・データｄ0はピンＤＱ0で入出力され、第２番目の上位
のビット・データｄ1はピンＤＱ1で入出力され、……、
最下位のビット・データｄ15はピンＤＱ15で入出力され
るようになっている。
の１個のデータが各ビット・データ毎にピンＤＱ0〜Ｄ
Ｑ15でパラレルに入出力されるようになっている。たと
えば１６ビットのデータにおけるビット配列構成を[ｄ
0，ｄ1，ｄ2，…ｄ14，ｄ15]とすると、最上位のビット
・データｄ0はピンＤＱ0で入出力され、第２番目の上位
のビット・データｄ1はピンＤＱ1で入出力され、……、
最下位のビット・データｄ15はピンＤＱ15で入出力され
るようになっている。
【００７０】図７に示すように、この６４ＭＤＲＡＭを
搭載する半導体チップ１２の表装面の中央部には縦一列
にボンドパッドＤＱ0 ，ＤＱ15，……，Ｖss，ＶCC が
配置されている。これらのパッドは、ワイヤ１４および
リードフレーム１６を介してそれぞれ対応するピンに接
続されている。ビット・データ入出力用のパッドＤＱに
注目してみると、両側（左右）のピン配列順序に対応し
て上から順に一列にＤＱ0 ，ＤＱ15，ＤＱ1 ，ＤＱ14，
ＤＱ2 ，ＤＱ13，ＤＱ3 ，ＤＱ12，ＤＱ4 ，ＤＱ11，Ｄ
Ｑ5 ，ＤＱ10，ＤＱ6 ，ＤＱ9 ，ＤＱ7 ，ＤＱ8 が配置
されている。このようなビット・データ入出力用パッド
ＤＱ0 〜ＤＱ15の配置場所および配列順序は、それらの
パッドとそれぞれ対応するフレームリードないしピンと
を連絡するワイヤ１４，１４が互いに交差（ショート）
しないようにするためであり、ピンの配置場所および配
列順序に対応して必然的に定まるものである。
搭載する半導体チップ１２の表装面の中央部には縦一列
にボンドパッドＤＱ0 ，ＤＱ15，……，Ｖss，ＶCC が
配置されている。これらのパッドは、ワイヤ１４および
リードフレーム１６を介してそれぞれ対応するピンに接
続されている。ビット・データ入出力用のパッドＤＱに
注目してみると、両側（左右）のピン配列順序に対応し
て上から順に一列にＤＱ0 ，ＤＱ15，ＤＱ1 ，ＤＱ14，
ＤＱ2 ，ＤＱ13，ＤＱ3 ，ＤＱ12，ＤＱ4 ，ＤＱ11，Ｄ
Ｑ5 ，ＤＱ10，ＤＱ6 ，ＤＱ9 ，ＤＱ7 ，ＤＱ8 が配置
されている。このようなビット・データ入出力用パッド
ＤＱ0 〜ＤＱ15の配置場所および配列順序は、それらの
パッドとそれぞれ対応するフレームリードないしピンと
を連絡するワイヤ１４，１４が互いに交差（ショート）
しないようにするためであり、ピンの配置場所および配
列順序に対応して必然的に定まるものである。
【００８０】なお、図７において、アドレス信号を入力
するためのパッド（アドレスパッド）Ａ0 〜Ａ12は、ア
ドレスピンＡ0 〜Ａ12の配置場所および配列順序に対応
してチップ１２の下部の中心部に上からＡ12, Ａ0 ，Ａ
11，Ａ1 ，…，Ａ7 ，Ａ5 ，Ａ6 の順序で一列に配置さ
れている。
するためのパッド（アドレスパッド）Ａ0 〜Ａ12は、ア
ドレスピンＡ0 〜Ａ12の配置場所および配列順序に対応
してチップ１２の下部の中心部に上からＡ12, Ａ0 ，Ａ
11，Ａ1 ，…，Ａ7 ，Ａ5 ，Ａ6 の順序で一列に配置さ
れている。
【００９０】図８に示すように、この６４ＭＤＲＡＭの
半導体チップには、横一列に４個のメモリアレイ・マッ
トＭＭ0 〜ＭＭ3 が上下２段に配置されている。上下で
相対向する一対のメモリアレイ・マット（たとえば上部
のＭＭ0 と下部のＭＭ0 ）はロウ・アドレスの割り付け
が相違するだけで、実質的には一体のメモリアレイ・マ
ットとして扱われる。図８において、左半部（Ｌ−ｓｉ
ｄｅ）および右半部（Ｒ−ｓｉｄｅ）は、ほぼ図６のパ
ッケージ１０または図７の半導体チップ１２の下半部お
よび上半部にそれぞれ対応している。
半導体チップには、横一列に４個のメモリアレイ・マッ
トＭＭ0 〜ＭＭ3 が上下２段に配置されている。上下で
相対向する一対のメモリアレイ・マット（たとえば上部
のＭＭ0 と下部のＭＭ0 ）はロウ・アドレスの割り付け
が相違するだけで、実質的には一体のメモリアレイ・マ
ットとして扱われる。図８において、左半部（Ｌ−ｓｉ
ｄｅ）および右半部（Ｒ−ｓｉｄｅ）は、ほぼ図６のパ
ッケージ１０または図７の半導体チップ１２の下半部お
よび上半部にそれぞれ対応している。
【０１００】各メモリアレイ・マットＭＭK （ｋ＝０，
１，２，３）は、各々が１２５Ｋビット容量を有する６
４個のメモリアレイＭＲをマトリクス状に配置してな
り、全体で８メガビットの記憶容量を有している。各メ
モリアレイ・マットＭＭk には各々が２列（１６個）の
メモリアレイＭＲからなる４個のメモリブロックＭＢn
（ｎ＝０，１，…，１５）が設けられており、チップの
中心軸線またはパッド配置位置側から見て各メモリブロ
ックＭＢn の正面部にメインアンプＭＡn が設けられて
いる。
１，２，３）は、各々が１２５Ｋビット容量を有する６
４個のメモリアレイＭＲをマトリクス状に配置してな
り、全体で８メガビットの記憶容量を有している。各メ
モリアレイ・マットＭＭk には各々が２列（１６個）の
メモリアレイＭＲからなる４個のメモリブロックＭＢn
（ｎ＝０，１，…，１５）が設けられており、チップの
中心軸線またはパッド配置位置側から見て各メモリブロ
ックＭＢn の正面部にメインアンプＭＡn が設けられて
いる。
【０１１０】図９に示すように、これら１６個のメモリ
ブロックＭＢ0 〜ＭＢ15は、共通のロウ・アドレス信号
ＡＸおよびカラム・アドレス信号ＡＹによって同時にア
ドレス指定され、一時に１６ビットのデータ［ｄ0 〜ｄ
15］を書き込み、または読み出すようになっている。こ
うして、第１のメモリブロックＭＢ0 は最上位のビット
・データｄ0 を格納し、第２のメモリブロックＭＢ1 は
第２番目の上位のビット・データｄ1 を格納し、…、第
１６のメモリブロックＭＢ15は最下位のビット・データ
ｄ15を格納する。
ブロックＭＢ0 〜ＭＢ15は、共通のロウ・アドレス信号
ＡＸおよびカラム・アドレス信号ＡＹによって同時にア
ドレス指定され、一時に１６ビットのデータ［ｄ0 〜ｄ
15］を書き込み、または読み出すようになっている。こ
うして、第１のメモリブロックＭＢ0 は最上位のビット
・データｄ0 を格納し、第２のメモリブロックＭＢ1 は
第２番目の上位のビット・データｄ1 を格納し、…、第
１６のメモリブロックＭＢ15は最下位のビット・データ
ｄ15を格納する。
【０１２０】各メインアンプＭＡn は、各対応するグロ
ーバルＩ／ＯラインＧＬn を介して各対応するビット・
データｄn の入出力用のパッドＤＱn に接続されてい
る。データの書き込み時には、外部よりパッドＤＱn に
入力されたビット・データｄnが、グローバルＩ／Ｏラ
インＧＬn を介してメインアンプＭＡn に転送されたの
ち、メインアンプＭＡn 内のバッファから内部データ入
出力線およびセンスアンプを経由してアドレス信号Ａ
Ｘ，ＡＹによりアドレス指定されたメモリブロックＭＢ
n 内の記憶位置に書き込まれるようになっている。
ーバルＩ／ＯラインＧＬn を介して各対応するビット・
データｄn の入出力用のパッドＤＱn に接続されてい
る。データの書き込み時には、外部よりパッドＤＱn に
入力されたビット・データｄnが、グローバルＩ／Ｏラ
インＧＬn を介してメインアンプＭＡn に転送されたの
ち、メインアンプＭＡn 内のバッファから内部データ入
出力線およびセンスアンプを経由してアドレス信号Ａ
Ｘ，ＡＹによりアドレス指定されたメモリブロックＭＢ
n 内の記憶位置に書き込まれるようになっている。
【０１３０】データの読み出し時には、アドレス信号Ａ
Ｘ，ＡＹによりアドレス指定されたメモリブロックＭＢ
n 内の記憶位置からビット線上に読み出されたビット・
データが、センスアンプおよび内部データ入出力線を介
してメインアンプＭＡn に転送され、そこで増幅された
後、メインアンプＭＡn 内のバッファからグローバルＩ
／ＯラインＧＬn を介してパッドＤＱn に転送されるよ
うになっている。
Ｘ，ＡＹによりアドレス指定されたメモリブロックＭＢ
n 内の記憶位置からビット線上に読み出されたビット・
データが、センスアンプおよび内部データ入出力線を介
してメインアンプＭＡn に転送され、そこで増幅された
後、メインアンプＭＡn 内のバッファからグローバルＩ
／ＯラインＧＬn を介してパッドＤＱn に転送されるよ
うになっている。
【０１４０】図１０に示すように、各メモリブロックＭ
Ｂn におけるメモリアクセスは、主としてアドレスバッ
ファ２０、アドレス遷移検出回路（ＡＴＤ）２２、メイ
ンアンプ制御回路（ＭＡＣ）２４、メインアンプ・イコ
ライズ制御回路（ＭＡＥＱ）２６およびカラムアドレス
・プリデコーダ（ＹＳ）２８からなる全メモリブロック
共通のメモリアクセス制御回路によって制御される。
Ｂn におけるメモリアクセスは、主としてアドレスバッ
ファ２０、アドレス遷移検出回路（ＡＴＤ）２２、メイ
ンアンプ制御回路（ＭＡＣ）２４、メインアンプ・イコ
ライズ制御回路（ＭＡＥＱ）２６およびカラムアドレス
・プリデコーダ（ＹＳ）２８からなる全メモリブロック
共通のメモリアクセス制御回路によって制御される。
【０１５０】図１１に示すように、このメモリアクセス
制御回路の各部２０〜２８は、アドレスパッドＡ12〜Ａ
6 の付近に設けられている。
制御回路の各部２０〜２８は、アドレスパッドＡ12〜Ａ
6 の付近に設けられている。
【０１６０】図１２のタイミング図につきこのＤＲＡＭ
におけるデータ読み出しのメモリアクセス時の各部の動
作を説明する。
におけるデータ読み出しのメモリアクセス時の各部の動
作を説明する。
【０１７０】このＤＲＡＭからデータが読み出されると
きは、メモリアドレス信号と一緒にロウ・アドレス・ス
トローブ信号ＲＡＳ- およびカラム・アドレス・ストロ
ーブ信号ＣＡＳ- が与えられる。
きは、メモリアドレス信号と一緒にロウ・アドレス・ス
トローブ信号ＲＡＳ- およびカラム・アドレス・ストロ
ーブ信号ＣＡＳ- が与えられる。
【０１８０】先ず、ＲＡＳ- がイネーブル状態になるこ
とで（図１２の(A) ）、各メモリアレイＭＲにおいて各
ビット線のプリチャージが終了するとともに、少し遅れ
てロウ・アドレス信号ＡＸi がＸアドレスデコーダ（図
示せず）に取り込まれ（図１２の(C) ）、このロウ・ア
ドレス信号ＡＸi によって指定される行のワード線ＷＬ
i が活性化される。このワード線ＷＬi が活性化される
ことで、これに接続されている各メモリセルの記憶情報
（データ）がビット線ＢＬ上に読み出され、読み出され
たデータはビット補線ＢＬ- 上の相補的なデータと一緒
に各行のセンスアンプＳＡに入力され、そこで差動増幅
される。
とで（図１２の(A) ）、各メモリアレイＭＲにおいて各
ビット線のプリチャージが終了するとともに、少し遅れ
てロウ・アドレス信号ＡＸi がＸアドレスデコーダ（図
示せず）に取り込まれ（図１２の(C) ）、このロウ・ア
ドレス信号ＡＸi によって指定される行のワード線ＷＬ
i が活性化される。このワード線ＷＬi が活性化される
ことで、これに接続されている各メモリセルの記憶情報
（データ）がビット線ＢＬ上に読み出され、読み出され
たデータはビット補線ＢＬ- 上の相補的なデータと一緒
に各行のセンスアンプＳＡに入力され、そこで差動増幅
される。
【０１９０】一方、アドレスバッファ２０にカラム・ア
ドレス信号ＡＹj が入力またはラッチされると（図１２
の(C) ）、これに応答してアドレス遷移検出回路２２が
ＡＴＤパルス［ＡＴＤ］を発生する（図１２の(D) ）。
ドレス信号ＡＹj が入力またはラッチされると（図１２
の(C) ）、これに応答してアドレス遷移検出回路２２が
ＡＴＤパルス［ＡＴＤ］を発生する（図１２の(D) ）。
【０２００】プリデコーダ２８は、アドレスバッファ２
０からのカラム・アドレス信号［ＡＹj ］をＡＴＤパル
ス［ＡＴＤ］に応答してプリデコードし、プリデコード
信号［ＰＹj ］を各メモリブロックＭＢn に割り当てら
れているＹアドレスデコーダＹＤn に与える。各Ｙアド
レスデコーダＹＤj は、プリデコード信号［ＰＹj ］を
デコードし、カラム・アドレス信号［ＡＹj ］によって
指定された列のＹアドレス線ＹＳj を立ち上げて所定時
間活性化する（図１２の(E) ）。
０からのカラム・アドレス信号［ＡＹj ］をＡＴＤパル
ス［ＡＴＤ］に応答してプリデコードし、プリデコード
信号［ＰＹj ］を各メモリブロックＭＢn に割り当てら
れているＹアドレスデコーダＹＤn に与える。各Ｙアド
レスデコーダＹＤj は、プリデコード信号［ＰＹj ］を
デコードし、カラム・アドレス信号［ＡＹj ］によって
指定された列のＹアドレス線ＹＳj を立ち上げて所定時
間活性化する（図１２の(E) ）。
【０２１０】各メモリブロックＭＢn において、指定さ
れたＹアドレス線ＹＳj が活性化されることで、このＹ
アドレス線ＹＳj に接続されたセンスアンプＳＡj の出
力トランスファゲートがオンし、このセンスアンプで増
幅された互いに相補的な一対の読出しデータ［ＩＯ］，
［ＩＯ- ］がそれぞれメモリアレイＭＲ内のローカルＩ
／ＯラインＩＯ，ＩＯ- 上に出力される。
れたＹアドレス線ＹＳj が活性化されることで、このＹ
アドレス線ＹＳj に接続されたセンスアンプＳＡj の出
力トランスファゲートがオンし、このセンスアンプで増
幅された互いに相補的な一対の読出しデータ［ＩＯ］，
［ＩＯ- ］がそれぞれメモリアレイＭＲ内のローカルＩ
／ＯラインＩＯ，ＩＯ- 上に出力される。
【０２２０】また、センスアンプＳＡj に接続されてい
るメモリアレイＭＲ外部のＩＯスイッチ３０もオンし、
センスアンプＳＡj からのメモリ読出しデータ［Ｉ
Ｏ］，［ＩＯ- ］はＩＯスイッチ３０およびメモリブロ
ックＭＢ内の内部データ入出力線ＭＩＯ，ＭＩＯ- を介
してメインアンプＭＡn へ送られる。
るメモリアレイＭＲ外部のＩＯスイッチ３０もオンし、
センスアンプＳＡj からのメモリ読出しデータ［Ｉ
Ｏ］，［ＩＯ- ］はＩＯスイッチ３０およびメモリブロ
ックＭＢ内の内部データ入出力線ＭＩＯ，ＭＩＯ- を介
してメインアンプＭＡn へ送られる。
【０２３０】一方、メインアンプ制御回路２４は、アド
レス遷移検出回路２２からのＡＴＤパルス［ＡＴＤ］に
応答して、各メインアンプＭＡn を活性化させるための
ＭＡＣパルス［ＭＡＣ］を発生する（図１２の(F) ）。
また、この［ＭＡＣ］が立ち上がるのとほぼ同時または
直前に、メインアンプ・イコライズ制御回路２６よりＭ
ＡＥＱパルス［ＭＡＥＱ］が発生される（図１２の(G)
）。このＭＡＥＱパルス［ＭＡＥＱ］は、各メインア
ンプＭＡn 内の所定の節点をイコライズ（短絡状態）し
て実質的な増幅動作を止めておくためのイコライズ制御
信号である。
レス遷移検出回路２２からのＡＴＤパルス［ＡＴＤ］に
応答して、各メインアンプＭＡn を活性化させるための
ＭＡＣパルス［ＭＡＣ］を発生する（図１２の(F) ）。
また、この［ＭＡＣ］が立ち上がるのとほぼ同時または
直前に、メインアンプ・イコライズ制御回路２６よりＭ
ＡＥＱパルス［ＭＡＥＱ］が発生される（図１２の(G)
）。このＭＡＥＱパルス［ＭＡＥＱ］は、各メインア
ンプＭＡn 内の所定の節点をイコライズ（短絡状態）し
て実質的な増幅動作を止めておくためのイコライズ制御
信号である。
【０２４０】しかして、［ＭＡＥＱ］が立ち下がると、
各メインアンプＭＡj はセンスアンプからのメモリ読出
しデータに対する増幅動作を開始し、所定電圧レベルの
相補的なメモリ読出しデータを出力する（図１２の(I)
）。各メインアンプＭＡn から出力されたメモリ読出
しデータＧＩＯ，ＧＩＯ- は、各対応するグローバルＩ
／Ｏ線ＧＬn を介してビット・データ入出力パッドＤＱ
0 〜ＤＱ15付近に設けられている出力バッファ３２に転
送され（図１２の(J) ）、この出力バッファ３２からビ
ット・データｄn が各対応するパッドＤＱn へ出力され
る（図１２の(L)）。なお、［ＭＡＣ］がディセイブル
状態になると、各メインアンプＭＣn の動作は終了す
る。
各メインアンプＭＡj はセンスアンプからのメモリ読出
しデータに対する増幅動作を開始し、所定電圧レベルの
相補的なメモリ読出しデータを出力する（図１２の(I)
）。各メインアンプＭＡn から出力されたメモリ読出
しデータＧＩＯ，ＧＩＯ- は、各対応するグローバルＩ
／Ｏ線ＧＬn を介してビット・データ入出力パッドＤＱ
0 〜ＤＱ15付近に設けられている出力バッファ３２に転
送され（図１２の(J) ）、この出力バッファ３２からビ
ット・データｄn が各対応するパッドＤＱn へ出力され
る（図１２の(L)）。なお、［ＭＡＣ］がディセイブル
状態になると、各メインアンプＭＣn の動作は終了す
る。
【０２５０】
【発明が解決しようとする課題】図１１に示すように、
従来のこの種ＤＲＡＭにおいては、ピン配置の規格上か
らビット・データ入出力用パッドＤＱ0 〜ＤＱ15が半導
体チップ１２の片側部分に所定の順序で一列に配置され
る一方で、複数ビットたとえば１６ビット構成のデータ
［ｄ0 ，ｄ1 ，……，ｄ15］について各桁のビット・デ
ータｄ0 〜ｄ15をそれぞれ格納する複数個のメモリブロ
ックＭＢ0 〜ＭＢ15がこの順序で、つまりビット・デー
タの桁の順序に対応した順序で、半導体チップ１２のほ
ぼ全領域にわたってパッドと同方向に一列に配置されて
いる。
従来のこの種ＤＲＡＭにおいては、ピン配置の規格上か
らビット・データ入出力用パッドＤＱ0 〜ＤＱ15が半導
体チップ１２の片側部分に所定の順序で一列に配置され
る一方で、複数ビットたとえば１６ビット構成のデータ
［ｄ0 ，ｄ1 ，……，ｄ15］について各桁のビット・デ
ータｄ0 〜ｄ15をそれぞれ格納する複数個のメモリブロ
ックＭＢ0 〜ＭＢ15がこの順序で、つまりビット・デー
タの桁の順序に対応した順序で、半導体チップ１２のほ
ぼ全領域にわたってパッドと同方向に一列に配置されて
いる。
【０２６０】ここで、各対応するビット・データ入出力
用のパッドＤＱn とメインアンプＭＡn とを結ぶグロー
バルＩ／ＯラインＧＬn の長さまたは配線距離に注目し
てみる。
用のパッドＤＱn とメインアンプＭＡn とを結ぶグロー
バルＩ／ＯラインＧＬn の長さまたは配線距離に注目し
てみる。
【０２７０】そうすると、図８および図９において右か
ら左へ向かって順に配置された組（第１の組）に属する
８個のパッド［ＤＱ0 ，ＤＱ1 ，ＤＱ2 ，ＤＱ3 ，ＤＱ
4 ，ＤＱ5 ，ＤＱ6 ，ＤＱ7 ］とそれぞれ対応する左半
部（Ｌ−ｓｉｄｅ）のメインアンプＭＡ0 ，ＭＡ1 ，Ｍ
Ａ2 ，ＭＡ3 ，ＭＡ4 ，ＭＡ5 ，ＭＡ6 ，ＭＡ7 とを相
互に結ぶグローバルＩ／ＯラインＧＬ0 ，ＧＬ1 ，ＧＬ
2 ，ＧＬ3 ，ＧＬ4 ，ＧＬ5 ，ＧＬ6 ，ＧＬ7 は、それ
ぞれの配線距離にバラツキがあり、負荷容量は配列順と
逆の順に大きくなっている。特に、右端の第１のパッド
ＤＱ0 と左端の第１のメインアンプＭＡ0 とを結ぶ第１
のグローバルＩ／ＯラインＧＬ0 は配線距離が最も長
く、負荷容量は極めて大きい。
ら左へ向かって順に配置された組（第１の組）に属する
８個のパッド［ＤＱ0 ，ＤＱ1 ，ＤＱ2 ，ＤＱ3 ，ＤＱ
4 ，ＤＱ5 ，ＤＱ6 ，ＤＱ7 ］とそれぞれ対応する左半
部（Ｌ−ｓｉｄｅ）のメインアンプＭＡ0 ，ＭＡ1 ，Ｍ
Ａ2 ，ＭＡ3 ，ＭＡ4 ，ＭＡ5 ，ＭＡ6 ，ＭＡ7 とを相
互に結ぶグローバルＩ／ＯラインＧＬ0 ，ＧＬ1 ，ＧＬ
2 ，ＧＬ3 ，ＧＬ4 ，ＧＬ5 ，ＧＬ6 ，ＧＬ7 は、それ
ぞれの配線距離にバラツキがあり、負荷容量は配列順と
逆の順に大きくなっている。特に、右端の第１のパッド
ＤＱ0 と左端の第１のメインアンプＭＡ0 とを結ぶ第１
のグローバルＩ／ＯラインＧＬ0 は配線距離が最も長
く、負荷容量は極めて大きい。
【０２８０】一方で、図８および図９において左から右
へ向かって順に配置された第２の組に属する８個のパッ
ド［ＤＱ8 ，ＤＱ9 ，ＤＱ10，ＤＱ11，ＤＱ12，ＤＱ1
3，ＤＱ14，ＤＱ15］とそれぞれ対応する右半部（Ｒ−
ｓｉｄｅ）のメインアンプＭＡ8 ，ＭＡ9 ，ＭＡ10，Ｍ
Ａ11，ＭＡ12，ＭＡ13，ＭＡ14，ＭＡ15とを相互に結ぶ
グローバルＩ／ＯラインＧＬ8 ，ＧＬ9 ，ＧＬ10，ＧＬ
11，ＧＬ12，ＧＬ13，ＧＬ14，ＧＬ15は、ほぼ均一で短
い配線距離を有し、各々の負荷容量は小さい。
へ向かって順に配置された第２の組に属する８個のパッ
ド［ＤＱ8 ，ＤＱ9 ，ＤＱ10，ＤＱ11，ＤＱ12，ＤＱ1
3，ＤＱ14，ＤＱ15］とそれぞれ対応する右半部（Ｒ−
ｓｉｄｅ）のメインアンプＭＡ8 ，ＭＡ9 ，ＭＡ10，Ｍ
Ａ11，ＭＡ12，ＭＡ13，ＭＡ14，ＭＡ15とを相互に結ぶ
グローバルＩ／ＯラインＧＬ8 ，ＧＬ9 ，ＧＬ10，ＧＬ
11，ＧＬ12，ＧＬ13，ＧＬ14，ＧＬ15は、ほぼ均一で短
い配線距離を有し、各々の負荷容量は小さい。
【０２９０】上記のように、従来のＤＲＡＭでは、グロ
ーバルＩ／ＯラインＧＬn の配線距離ないし負荷容量に
相当のバラツキがあり、とりわけ第１のグローバルＩ／
ＯラインＧＬ0 の配線距離および負荷容量が極めて大き
いため、メインアンプＭＡからパッドＤＱへの全体的な
所要信号伝搬時間を律則し、メモリアクセス速度を制限
していた。
ーバルＩ／ＯラインＧＬn の配線距離ないし負荷容量に
相当のバラツキがあり、とりわけ第１のグローバルＩ／
ＯラインＧＬ0 の配線距離および負荷容量が極めて大き
いため、メインアンプＭＡからパッドＤＱへの全体的な
所要信号伝搬時間を律則し、メモリアクセス速度を制限
していた。
【０３００】さらに、メモリアクセス時に、アドレス遷
移検出回路２２よりＡＴＤパルス［ＡＴＤ］が出力され
てから各メモリブロックＭＢn でＹアドレス線ＹＳが立
ち上がるまでの遅延時間Ｔa は、プリデコーダ２８から
各メモリブロックＭＢn までの配線距離によって異な
り、左端の第１のメモリブロックＭＢ1 では最も短く、
右端の第１６のメモリブロックＭＢ15では最も長い。し
たがって、各メモリブロックＭＢn でアドレス指定され
た記憶位置（メモリセルＭＣ）から読み出されたデータ
が各メインアンプＭＡn に送られてくるまでの時間に相
当のバラツキがある。
移検出回路２２よりＡＴＤパルス［ＡＴＤ］が出力され
てから各メモリブロックＭＢn でＹアドレス線ＹＳが立
ち上がるまでの遅延時間Ｔa は、プリデコーダ２８から
各メモリブロックＭＢn までの配線距離によって異な
り、左端の第１のメモリブロックＭＢ1 では最も短く、
右端の第１６のメモリブロックＭＢ15では最も長い。し
たがって、各メモリブロックＭＢn でアドレス指定され
た記憶位置（メモリセルＭＣ）から読み出されたデータ
が各メインアンプＭＡn に送られてくるまでの時間に相
当のバラツキがある。
【０３１０】このような信号伝搬遅延時間のバラツキに
拘らず全てのメモリブロックＭＢ0〜ＭＢ15でメインア
ンプＭＡ0 〜ＭＡ15がそれぞれの読出しデータを適時に
増幅できるようにするため、メインアンプ制御回路２４
およびメインアンプ・イコライズ制御回路２６でそれぞ
れ生成されるＭＡＣパルス［ＭＡＣ］，［ＭＡＥＱ］の
パルス幅Ｔb ，Ｔc を大きな幅に設定し、各メインアン
プＭＡj の動作時間に相当のマージンをもたせていた。
しかし、このようにメインアンプＭＡを必要以上に長い
時間動作させることは、メインアンプＭＡの消費電力を
増大させるだけでなく、メモリアクセス時間の増大をも
たらしていた。
拘らず全てのメモリブロックＭＢ0〜ＭＢ15でメインア
ンプＭＡ0 〜ＭＡ15がそれぞれの読出しデータを適時に
増幅できるようにするため、メインアンプ制御回路２４
およびメインアンプ・イコライズ制御回路２６でそれぞ
れ生成されるＭＡＣパルス［ＭＡＣ］，［ＭＡＥＱ］の
パルス幅Ｔb ，Ｔc を大きな幅に設定し、各メインアン
プＭＡj の動作時間に相当のマージンをもたせていた。
しかし、このようにメインアンプＭＡを必要以上に長い
時間動作させることは、メインアンプＭＡの消費電力を
増大させるだけでなく、メモリアクセス時間の増大をも
たらしていた。
【０３２０】また、上記したように、グローバルＩ／Ｏ
ラインＧＬn の配線距離ないし負荷容量のバラツキによ
り、メインアンプＭＡ0 〜ＭＡ15より出力された読み出
しデータがそれぞれ対応するパッドＤＱ0 〜ＤＱ15に到
達するまでの時間Ｔd にバラツキがあった。総じて、各
種信号伝搬遅延時間のうち、このグローバルＩ／Ｏライ
ンＧＬn での信号伝搬遅延時間の割合が最も大きいた
め、第１のメモリブロックＭＢ1 から最上位桁のビット
・データｄ0 が第１のビット・データ入出力用パッドＤ
Ｑ1 に読み出されるまでの所要時間が最も大きく、これ
がＤＲＡＭ全体のメモリアクセスの高速化を困難にして
いた。
ラインＧＬn の配線距離ないし負荷容量のバラツキによ
り、メインアンプＭＡ0 〜ＭＡ15より出力された読み出
しデータがそれぞれ対応するパッドＤＱ0 〜ＤＱ15に到
達するまでの時間Ｔd にバラツキがあった。総じて、各
種信号伝搬遅延時間のうち、このグローバルＩ／Ｏライ
ンＧＬn での信号伝搬遅延時間の割合が最も大きいた
め、第１のメモリブロックＭＢ1 から最上位桁のビット
・データｄ0 が第１のビット・データ入出力用パッドＤ
Ｑ1 に読み出されるまでの所要時間が最も大きく、これ
がＤＲＡＭ全体のメモリアクセスの高速化を困難にして
いた。
【０３３０】本発明は、かかる従来技術の問題点に鑑み
てなされたもので、メモリアクセス時間の重要な割合を
占める信号伝搬遅延時間を短縮して、メモリアクセス速
度の大幅な向上を実現する半導体メモリ装置を提供する
ことを目的とする。
てなされたもので、メモリアクセス時間の重要な割合を
占める信号伝搬遅延時間を短縮して、メモリアクセス速
度の大幅な向上を実現する半導体メモリ装置を提供する
ことを目的とする。
【０３４０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の半導体メモリ装置は、各々がそれぞ
れ各桁を構成する複数個のビット・データからなる１つ
のデータが各ビット・データずつ独立したメモリブロッ
クに分配されて格納され、各メモリブロックには各ビッ
ト・データを読み出し時に増幅するためのメインアンプ
が割り当てられ、半導体チップの所定の場所に所定の配
列順序で設けられた複数個のパッドの中で各ビット・デ
ータに割り当てられたパッドが所定のデータ伝送線を介
してそれと対応する前記メインアンプと接続されている
半導体メモリ装置において、前記複数個のビット・デー
タにそれぞれ対応する前記複数個のメモリブロックが前
記データの桁の順序から独立した配列順序で前記チップ
上に配列されている構成とした。
に、本発明の第１の半導体メモリ装置は、各々がそれぞ
れ各桁を構成する複数個のビット・データからなる１つ
のデータが各ビット・データずつ独立したメモリブロッ
クに分配されて格納され、各メモリブロックには各ビッ
ト・データを読み出し時に増幅するためのメインアンプ
が割り当てられ、半導体チップの所定の場所に所定の配
列順序で設けられた複数個のパッドの中で各ビット・デ
ータに割り当てられたパッドが所定のデータ伝送線を介
してそれと対応する前記メインアンプと接続されている
半導体メモリ装置において、前記複数個のビット・デー
タにそれぞれ対応する前記複数個のメモリブロックが前
記データの桁の順序から独立した配列順序で前記チップ
上に配列されている構成とした。
【０３５０】本発明の第２の半導体メモリ装置は、上記
第１の半導体メモリ装置において、前記複数個のビット
・データにそれぞれ対応する前記複数個のメモリプロッ
クが前記ビット・データ用のパッドの配列順序に対応し
た配列順序で前記チップ上に配置されている構成とし
た。
第１の半導体メモリ装置において、前記複数個のビット
・データにそれぞれ対応する前記複数個のメモリプロッ
クが前記ビット・データ用のパッドの配列順序に対応し
た配列順序で前記チップ上に配置されている構成とし
た。
【０３６０】本発明の第３の半導体メモリ装置は、上記
第２の半導体メモリ装置において、前記ビット・データ
用のパッドは配列順序に関して互いに逆方向の第１の組
と第２の組とに分割され、前記第１の組に属する複数個
の前記パッドにそれぞれ対応する複数個の前記メモリブ
ロックは前記第１の組における前記パッドの配列順序と
同方向の配列順序で配置され、前記第２の組に属する複
数個の前記パッドにそれぞれ対応する複数個の前記メモ
リブロックは前記第２の組における前記パッドの配列順
序と同方向の配列順序で配置される構成とした。
第２の半導体メモリ装置において、前記ビット・データ
用のパッドは配列順序に関して互いに逆方向の第１の組
と第２の組とに分割され、前記第１の組に属する複数個
の前記パッドにそれぞれ対応する複数個の前記メモリブ
ロックは前記第１の組における前記パッドの配列順序と
同方向の配列順序で配置され、前記第２の組に属する複
数個の前記パッドにそれぞれ対応する複数個の前記メモ
リブロックは前記第２の組における前記パッドの配列順
序と同方向の配列順序で配置される構成とした。
【０３７０】本発明の第４の半導体メモリ装置は、上記
第２の半導体メモリ装置において、前記ビット・データ
用のパッドは配列順序に関して互いに逆方向の第１の組
と第２の組とに分割され、前記第１の組に属する複数個
の前記パッドはほぼ等しい長さの前記データ伝送線を介
してそれぞれ対応する複数個の前記メインアンプに接続
され、前記第２の組に属する複数個の前記パッドはほぼ
等しい長さの前記データ伝送線を介してそれぞれ対応す
る複数個の前記メインアンプに接続される構成とした。
第２の半導体メモリ装置において、前記ビット・データ
用のパッドは配列順序に関して互いに逆方向の第１の組
と第２の組とに分割され、前記第１の組に属する複数個
の前記パッドはほぼ等しい長さの前記データ伝送線を介
してそれぞれ対応する複数個の前記メインアンプに接続
され、前記第２の組に属する複数個の前記パッドはほぼ
等しい長さの前記データ伝送線を介してそれぞれ対応す
る複数個の前記メインアンプに接続される構成とした。
【０３８０】また、本発明の第５の半導体メモリ装置
は、複数個のビット・データからなる１つのデータが各
ビット・データずつ独立したメモリブロックに分配され
て格納され、各メモリブロックには各ビット・データを
読出し時に増幅するためのメインアンプが割当てられ、
半導体チップの所定の場所に所定の配列順序で設けられ
た複数個のパッドの中で各ビット・データに割り当てら
れたパッドが所定のデータ伝送線を介してそれと対応す
る前記メインアンプと接続されている半導体メモリ装置
において、前記複数個のメモリブロックの配列位置に関
して前記複数個のメインアンプが複数の組に分割され、
各組毎に異なるタイミングで前記メインアンプの動作を
制御するメインアンプ制御手段が設けられている構成と
した。
は、複数個のビット・データからなる１つのデータが各
ビット・データずつ独立したメモリブロックに分配され
て格納され、各メモリブロックには各ビット・データを
読出し時に増幅するためのメインアンプが割当てられ、
半導体チップの所定の場所に所定の配列順序で設けられ
た複数個のパッドの中で各ビット・データに割り当てら
れたパッドが所定のデータ伝送線を介してそれと対応す
る前記メインアンプと接続されている半導体メモリ装置
において、前記複数個のメモリブロックの配列位置に関
して前記複数個のメインアンプが複数の組に分割され、
各組毎に異なるタイミングで前記メインアンプの動作を
制御するメインアンプ制御手段が設けられている構成と
した。
【０３９０】本発明の第６の半導体メモリ装置は、上記
第５の半導体メモリ装置において、各組に属する複数個
の前記メインアンプはほぼ等しい長さの前記データ伝送
線を介してそれぞれ対応する複数個の前記ビット・デー
タ用のパッドに接続されている構成とした。
第５の半導体メモリ装置において、各組に属する複数個
の前記メインアンプはほぼ等しい長さの前記データ伝送
線を介してそれぞれ対応する複数個の前記ビット・デー
タ用のパッドに接続されている構成とした。
【０４００】
【発明の実施の形態】以下、図１〜図５を参照して本発
明の実施例を説明する。なお、これらの図において従来
技術（図６〜図１２）と構成または機能的に共通する部
分には同一の符号を使用している。
明の実施例を説明する。なお、これらの図において従来
技術（図６〜図１２）と構成または機能的に共通する部
分には同一の符号を使用している。
【０４１０】図１は、本発明の一実施例による４Ｍ×１
６ビット構成の６４ＭＤＲＡＭにおけるメモリアレイ・
マット配置構造およびデータ入出力線の配線構造を示
す。図２は、この実施例によるメモリ・ブロック配置構
造およびデータ入出力線の配線構造を示す。図３は、実
施例によるメモリアクセス制御回路の回路構成、配置位
置および配線構成を示す。図４は、実施例におけるメモ
リアクセス時の各部の信号またはデータの波形またはタ
イミングを示す。図５は、実施例によるメモリアクセス
速度の向上の度合いを従来例と比較して示す。
６ビット構成の６４ＭＤＲＡＭにおけるメモリアレイ・
マット配置構造およびデータ入出力線の配線構造を示
す。図２は、この実施例によるメモリ・ブロック配置構
造およびデータ入出力線の配線構造を示す。図３は、実
施例によるメモリアクセス制御回路の回路構成、配置位
置および配線構成を示す。図４は、実施例におけるメモ
リアクセス時の各部の信号またはデータの波形またはタ
イミングを示す。図５は、実施例によるメモリアクセス
速度の向上の度合いを従来例と比較して示す。
【０４２０】本実施例におけるＤＲＡＭの基本構成ない
し仕様は、上記した従来のＤＲＡＭと共通している。重
要な特徴部分は、図１および図２に示すように、半導体
チップ１２の左半部（Ｌ−ｓｉｄｅ）においてメモリア
レイ・マットＭＭ0 ，ＭＭ1の配置位置およびこれらの
メモリアレイ・マットＭＭ0 ，ＭＭ1 内のメモリブロッ
ク（ＭＢ0 〜ＭＢ3 ），（ＭＢ4 〜ＭＢ7 ）の配置位置
がそれぞれ従来のものと比べて反転していることであ
る。
し仕様は、上記した従来のＤＲＡＭと共通している。重
要な特徴部分は、図１および図２に示すように、半導体
チップ１２の左半部（Ｌ−ｓｉｄｅ）においてメモリア
レイ・マットＭＭ0 ，ＭＭ1の配置位置およびこれらの
メモリアレイ・マットＭＭ0 ，ＭＭ1 内のメモリブロッ
ク（ＭＢ0 〜ＭＢ3 ），（ＭＢ4 〜ＭＢ7 ）の配置位置
がそれぞれ従来のものと比べて反転していることであ
る。
【０４３０】左半部（Ｌ−ｓｉｄｅ）において、右側
（内側）に第１のメモリアレイ・マットＭＭ0 が配置さ
れ、このマットＭＭ0 内で第１，第２，第３および第４
のメモリブロックＭＢ0 ，ＭＢ1 ，ＭＢ2 ，ＭＢ3 がこ
の順に右から左に向かって一列に配置されている。左側
（外側）には、第２のメモリアレイ・マットＭＭ1 が配
置され、このマットＭＭ1 内で第５，第６，第７および
第８のメモリブロックＭＢ4 ，ＭＢ5 ，ＭＢ6 ，ＭＢ7
がこの順に右から左に向かって一列に配置されている。
チップ中心軸線からみてこれら第１〜第８のメモリブロ
ックＭＢ0 〜ＭＢ7 の正面部にはメインアンプＭＡ0 〜
ＭＡ7 がそれぞれ設けられている。
（内側）に第１のメモリアレイ・マットＭＭ0 が配置さ
れ、このマットＭＭ0 内で第１，第２，第３および第４
のメモリブロックＭＢ0 ，ＭＢ1 ，ＭＢ2 ，ＭＢ3 がこ
の順に右から左に向かって一列に配置されている。左側
（外側）には、第２のメモリアレイ・マットＭＭ1 が配
置され、このマットＭＭ1 内で第５，第６，第７および
第８のメモリブロックＭＢ4 ，ＭＢ5 ，ＭＢ6 ，ＭＢ7
がこの順に右から左に向かって一列に配置されている。
チップ中心軸線からみてこれら第１〜第８のメモリブロ
ックＭＢ0 〜ＭＢ7 の正面部にはメインアンプＭＡ0 〜
ＭＡ7 がそれぞれ設けられている。
【０４４０】このように、第１〜第８のメモリブロック
ＭＢ0 〜ＭＢ7 およびメインアンプＭＡ0 〜ＭＡ7 がこ
の順に右から左に向かって一列に配置されている構成
は、これらのメモリブロックまたはメインアンプと対応
する第１の組のビット・データ入出力用のパッドＤＱ0
〜ＤＱ7 の配列方向および配列順序と対応している。
ＭＢ0 〜ＭＢ7 およびメインアンプＭＡ0 〜ＭＡ7 がこ
の順に右から左に向かって一列に配置されている構成
は、これらのメモリブロックまたはメインアンプと対応
する第１の組のビット・データ入出力用のパッドＤＱ0
〜ＤＱ7 の配列方向および配列順序と対応している。
【０４５０】このようなメモリブロックＭＢ0 〜ＭＢ7
の配列構成により、それぞれのメインアンプＭＡ0 〜Ｍ
Ａ7 と第１の組のバッドＤＱ0 〜ＤＱ7 とをそれぞれ電
気的に接続する８本のグローバルＩ／ＯラインＧＬ0 〜
ＧＬ7 はほぼ均一な長さまたは配線距離を有しており、
したがってそれぞれの負荷または抵抗容量もほぼ均一化
されている。この均一化または平均化により、グローバ
ルＩ／ＯラインＧＬの最大配線距離が従来のほぼ半分に
短縮され、最大負荷容量も半減している。
の配列構成により、それぞれのメインアンプＭＡ0 〜Ｍ
Ａ7 と第１の組のバッドＤＱ0 〜ＤＱ7 とをそれぞれ電
気的に接続する８本のグローバルＩ／ＯラインＧＬ0 〜
ＧＬ7 はほぼ均一な長さまたは配線距離を有しており、
したがってそれぞれの負荷または抵抗容量もほぼ均一化
されている。この均一化または平均化により、グローバ
ルＩ／ＯラインＧＬの最大配線距離が従来のほぼ半分に
短縮され、最大負荷容量も半減している。
【０４６０】右半部（Ｒ−ｓｉｄｅ）において、メモリ
アレイ・マットＭＭ2 ，ＭＭ3 の配置位置およびこれら
のメモリアレイ・マットＭＭ2，ＭＭ3内のメモリブロッ
ク（ＭＢ8 〜ＭＢ11），（ＭＢ12〜ＭＢ15）の配置位置
は、それぞれ従来と同様にこの順序で左から右へ一列に
配置されている。これら第９〜第１６のメモリブロック
ＭＢ8 〜ＭＢ15の正面部にはメインアンプＭＡ8 〜ＭＡ
15がそれぞれ設けられている。これらのメインアンプＭ
Ａ8 〜ＭＡ15は、ほぼ均一で最短距離のグローバルＩ／
ＯラインＧＬ8 〜ＧＬ15を介して第２の組のそれぞれ対
応するビット・データ入出力用パッドＤＱ8 〜ＤＱ15に
電気的に接続されている。
アレイ・マットＭＭ2 ，ＭＭ3 の配置位置およびこれら
のメモリアレイ・マットＭＭ2，ＭＭ3内のメモリブロッ
ク（ＭＢ8 〜ＭＢ11），（ＭＢ12〜ＭＢ15）の配置位置
は、それぞれ従来と同様にこの順序で左から右へ一列に
配置されている。これら第９〜第１６のメモリブロック
ＭＢ8 〜ＭＢ15の正面部にはメインアンプＭＡ8 〜ＭＡ
15がそれぞれ設けられている。これらのメインアンプＭ
Ａ8 〜ＭＡ15は、ほぼ均一で最短距離のグローバルＩ／
ＯラインＧＬ8 〜ＧＬ15を介して第２の組のそれぞれ対
応するビット・データ入出力用パッドＤＱ8 〜ＤＱ15に
電気的に接続されている。
【０４７０】図２に示すように、第１〜第１６のメモリ
ブロックＭＢ0 〜ＭＢ15は、共通のロウ・アドレス信号
ＡＸおよびカラム・アドレス信号ＡＹによって同時にア
ドレス指定され、一時に１６ビットのデータ［ｄ0 〜ｄ
15］を書き込み、または読み出すようになっている。し
たがって、第１のメモリブロックＭＢ0 は最上位のビッ
ト・データｄ0 を格納し、第２のメモリブロックＭＢ1
は第２番目の上位のビット・データｄ1 を格納し、…、
第１６のメモリブロックＭＢ15は最下位のビット・デー
タｄ15を格納する。
ブロックＭＢ0 〜ＭＢ15は、共通のロウ・アドレス信号
ＡＸおよびカラム・アドレス信号ＡＹによって同時にア
ドレス指定され、一時に１６ビットのデータ［ｄ0 〜ｄ
15］を書き込み、または読み出すようになっている。し
たがって、第１のメモリブロックＭＢ0 は最上位のビッ
ト・データｄ0 を格納し、第２のメモリブロックＭＢ1
は第２番目の上位のビット・データｄ1 を格納し、…、
第１６のメモリブロックＭＢ15は最下位のビット・デー
タｄ15を格納する。
【０４８０】このように、本実施例のＤＲＡＭでは、１
６ビット構成のデータについて各桁のビット・データ
［ｄ0 ，ｄ1 ，…ｄ14，ｄ15］をそれぞれ格納する１６
個のメモリブロックＭＢ0 〜ＭＢ15の配列順序が、それ
ら１６個のビット・データ［ｄ0 ，ｄ1 ，…ｄ14，ｄ1
5］の桁の順序または順位から独立していて、むしろビ
ット・データ入出力用のパッドＤＱ0 〜ＤＱ15の配列順
序に対応している。
６ビット構成のデータについて各桁のビット・データ
［ｄ0 ，ｄ1 ，…ｄ14，ｄ15］をそれぞれ格納する１６
個のメモリブロックＭＢ0 〜ＭＢ15の配列順序が、それ
ら１６個のビット・データ［ｄ0 ，ｄ1 ，…ｄ14，ｄ1
5］の桁の順序または順位から独立していて、むしろビ
ット・データ入出力用のパッドＤＱ0 〜ＤＱ15の配列順
序に対応している。
【０４９０】すなわち、図１および図２において右から
左へ順に配置された第１の組に属する８個のパッド［Ｄ
Ｑ0 ，ＤＱ1 ，…ＤＱ6 ，ＤＱ7 ］にそれぞれ対応する
左半部（Ｌ−ｓｉｄｅ）の８個のメモリブロックＭＢ0
，ＭＡＢ，…，ＭＢ6 ，ＭＢ7 は、それら第１の組の
パッドの配列順序と同方向の配列順序で配置される。こ
れにより、第１の組のパッドＤＱ0 〜ＤＱ7 は、ほぼ均
一な長さのグローバルＩ／ＯラインＧＬ0 〜ＧＬ7 を介
してそれぞれ対応するメモリブロックＭＢ0 〜ＭＢ7 の
メインアンプＭＡ0 〜ＭＡ7 に接続される。
左へ順に配置された第１の組に属する８個のパッド［Ｄ
Ｑ0 ，ＤＱ1 ，…ＤＱ6 ，ＤＱ7 ］にそれぞれ対応する
左半部（Ｌ−ｓｉｄｅ）の８個のメモリブロックＭＢ0
，ＭＡＢ，…，ＭＢ6 ，ＭＢ7 は、それら第１の組の
パッドの配列順序と同方向の配列順序で配置される。こ
れにより、第１の組のパッドＤＱ0 〜ＤＱ7 は、ほぼ均
一な長さのグローバルＩ／ＯラインＧＬ0 〜ＧＬ7 を介
してそれぞれ対応するメモリブロックＭＢ0 〜ＭＢ7 の
メインアンプＭＡ0 〜ＭＡ7 に接続される。
【０５００】また、図１および図２において左から右へ
順に一列に配置された第２の組に属する８個のパッド
［ＤＱ8 ，ＤＱ9 ，…ＤＱ14，ＤＱ15］にそれぞれ対応
する右半部（Ｒ−ｓｉｄｅ）の８個のメモリブロックＭ
Ｂ8 ，ＭＢ9 ，…，ＭＢ14，ＭＢ15は、それら第２の組
のパッドの配列順序と同方向の配列順序で配置される。
これにより、第２の組のパッドＤＱ8 〜ＤＱ15も、ほぼ
均一な長さのグローバルＩ／ＯラインＧＬ8 〜ＧＬ15を
介してそれぞれ対応するメモリブロックＭＢ8 〜ＭＢ15
のメインアンプＭＡ8 〜ＭＡ15に接続される。
順に一列に配置された第２の組に属する８個のパッド
［ＤＱ8 ，ＤＱ9 ，…ＤＱ14，ＤＱ15］にそれぞれ対応
する右半部（Ｒ−ｓｉｄｅ）の８個のメモリブロックＭ
Ｂ8 ，ＭＢ9 ，…，ＭＢ14，ＭＢ15は、それら第２の組
のパッドの配列順序と同方向の配列順序で配置される。
これにより、第２の組のパッドＤＱ8 〜ＤＱ15も、ほぼ
均一な長さのグローバルＩ／ＯラインＧＬ8 〜ＧＬ15を
介してそれぞれ対応するメモリブロックＭＢ8 〜ＭＢ15
のメインアンプＭＡ8 〜ＭＡ15に接続される。
【０５１０】本実施例のＤＲＡＭにおいて、個々のメモ
リブロックＭＢn におけるデータ読出し時のメモリアク
セス動作は、上記した従来技術と同様にして行われる。
ただし、左半部（Ｌ−ｓｉｄｅ）のメモリブロックＭＢ
0 〜ＭＢ7 と右半部（Ｒ−ｓｉｄｅ）のメモリブロック
ＭＢ8 〜ＭＢ15とでメインアンプ動作のタイミングを所
定時間だけずらし、結果的に全体のメモリアクセス時間
を短く揃える工夫が施されている。
リブロックＭＢn におけるデータ読出し時のメモリアク
セス動作は、上記した従来技術と同様にして行われる。
ただし、左半部（Ｌ−ｓｉｄｅ）のメモリブロックＭＢ
0 〜ＭＢ7 と右半部（Ｒ−ｓｉｄｅ）のメモリブロック
ＭＢ8 〜ＭＢ15とでメインアンプ動作のタイミングを所
定時間だけずらし、結果的に全体のメモリアクセス時間
を短く揃える工夫が施されている。
【０５２０】図３に示すように、メモリアクセス制御部
を構成する回路の大部分つまりアドレスバッファ２０、
アドレス遷移検出回路（ＡＴＤ）２２、メインアンプ制
御回路（ＭＡＣ）２４’、メインアンプ・イコライズ制
御回路（ＭＡＥＱ）２６’およびカラムアドレス・プリ
デコーダ（ＹＳ）２８は、アドレスパッドＡ12〜Ａ6の
付近に設けられている。
を構成する回路の大部分つまりアドレスバッファ２０、
アドレス遷移検出回路（ＡＴＤ）２２、メインアンプ制
御回路（ＭＡＣ）２４’、メインアンプ・イコライズ制
御回路（ＭＡＥＱ）２６’およびカラムアドレス・プリ
デコーダ（ＹＳ）２８は、アドレスパッドＡ12〜Ａ6の
付近に設けられている。
【０５３０】このメモリアクセス制御部において、メイ
ンアンプ制御回路２４’およびメインアンプ・イコライ
ズ制御回路２６’は、それぞれ従来のものよりも大幅に
短縮されたパルス幅のＭＡＣパルス［ＭＡＣ］およびＭ
ＡＥＱパルス［ＭＡＥＱ］を生成するように構成されて
いる。
ンアンプ制御回路２４’およびメインアンプ・イコライ
ズ制御回路２６’は、それぞれ従来のものよりも大幅に
短縮されたパルス幅のＭＡＣパルス［ＭＡＣ］およびＭ
ＡＥＱパルス［ＭＡＥＱ］を生成するように構成されて
いる。
【０５４０】そして、メインアンプ制御回路２４’およ
びメインアンプ・イコライズ制御回路２６’の出力端子
は、左半部（Ｌ−ｓｉｄｅ）のメモリブロックＭＢ0 〜
ＭＢ7 のメインアンプＭＡ0 〜ＭＡ7 に直接（正確には
配線を介して）接続されるとともに、左半部（Ｌ−ｓｉ
ｄｅ）と右半部（Ｒ−ｓｉｄｅ）との境界位置付近に設
けられた遅延回路（ＤＬa ）４０，（ＤＬb ）４２を介
して右半部（Ｒ−ｓｉｄｅ）のメモリブロックＭＢ8 〜
ＭＢ15のメインアンプＭＡ8 〜ＭＡ15に接続されてい
る。
びメインアンプ・イコライズ制御回路２６’の出力端子
は、左半部（Ｌ−ｓｉｄｅ）のメモリブロックＭＢ0 〜
ＭＢ7 のメインアンプＭＡ0 〜ＭＡ7 に直接（正確には
配線を介して）接続されるとともに、左半部（Ｌ−ｓｉ
ｄｅ）と右半部（Ｒ−ｓｉｄｅ）との境界位置付近に設
けられた遅延回路（ＤＬa ）４０，（ＤＬb ）４２を介
して右半部（Ｒ−ｓｉｄｅ）のメモリブロックＭＢ8 〜
ＭＢ15のメインアンプＭＡ8 〜ＭＡ15に接続されてい
る。
【０５５０】次に、図４のタイミング図につき本実施例
のＤＲＡＭにおけるデータ読み出しのメモリアクセス時
の各部の動作を説明する。なお、各メモリブロックＭＢ
n ないし各メモリアレイＭＲ内の動作の説明については
図１０を参照する。
のＤＲＡＭにおけるデータ読み出しのメモリアクセス時
の各部の動作を説明する。なお、各メモリブロックＭＢ
n ないし各メモリアレイＭＲ内の動作の説明については
図１０を参照する。
【０５６０】先ず、ＲＡＳ- がイネーブル状態になるこ
とで（図４の(A) ）、各メモリアレイＭＲにおいて各ビ
ット線のプリチャージが終了するとともに、少し遅れて
ロウ・アドレス信号ＡＸi がＸアドレスデコーダ（図示
せず）に取り込まれ（図４の(C) ）、このロウ・アドレ
ス信号ＡＸi によって指定される行のワード線ＷＬiが
活性化される。このワード線ＷＬi が活性化されること
で、これに接続されている各メモリセルの記憶情報（デ
ータ）がビット線ＢＬ上に読み出され、読み出されたデ
ータはビット補線ＢＬ- 上の相補的なデータと一緒に各
行のセンスアンプＳＡに入力され、そこで差動増幅され
る。
とで（図４の(A) ）、各メモリアレイＭＲにおいて各ビ
ット線のプリチャージが終了するとともに、少し遅れて
ロウ・アドレス信号ＡＸi がＸアドレスデコーダ（図示
せず）に取り込まれ（図４の(C) ）、このロウ・アドレ
ス信号ＡＸi によって指定される行のワード線ＷＬiが
活性化される。このワード線ＷＬi が活性化されること
で、これに接続されている各メモリセルの記憶情報（デ
ータ）がビット線ＢＬ上に読み出され、読み出されたデ
ータはビット補線ＢＬ- 上の相補的なデータと一緒に各
行のセンスアンプＳＡに入力され、そこで差動増幅され
る。
【０５７０】一方、アドレスバッファ２０にカラム・ア
ドレス信号ＡＹj が入力またはラッチされると（図４の
(C) ）、これに応答してアドレス遷移検出回路２２がＡ
ＴＤパルス［ＡＴＤ］を発生する（図４の(D) ）。
ドレス信号ＡＹj が入力またはラッチされると（図４の
(C) ）、これに応答してアドレス遷移検出回路２２がＡ
ＴＤパルス［ＡＴＤ］を発生する（図４の(D) ）。
【０５８０】プリデコーダ２８は、アドレスバッファ２
０からのカラム・アドレス信号［ＡＹj ］をＡＴＤパル
ス［ＡＴＤ］に応答してプリデコードし、プリデコード
信号［ＰＹj ］を各メモリブロックＭＢn に割り当てら
れているＹアドレスデコーダＹＤn に与える。各Ｙアド
レスデコーダＹＤj は、プリデコード信号［ＰＹj ］を
デコードし、カラム・アドレス信号［ＡＹj ］によって
指定された列のＹアドレス線ＹＳj を立ち上げて所定時
間だけ活性化する。
０からのカラム・アドレス信号［ＡＹj ］をＡＴＤパル
ス［ＡＴＤ］に応答してプリデコードし、プリデコード
信号［ＰＹj ］を各メモリブロックＭＢn に割り当てら
れているＹアドレスデコーダＹＤn に与える。各Ｙアド
レスデコーダＹＤj は、プリデコード信号［ＰＹj ］を
デコードし、カラム・アドレス信号［ＡＹj ］によって
指定された列のＹアドレス線ＹＳj を立ち上げて所定時
間だけ活性化する。
【０５９０】ここで、ＡＴＤパルス［ＡＴＤ］の立ち上
がりからＹアドレス線ＹＳj の立ち上がりまでの遅延時
間Ｔa は、プリデコーダ２８に近い左半部（Ｌ−ｓｉｄ
ｅ）における遅延時間Ｔa,L よりもプリデコーダ２８か
ら遠い右半部（Ｒ−ｓｉｄｅ）における遅延時間Ｔa,R
のほうが大きい（図４の(E),(F) ）。
がりからＹアドレス線ＹＳj の立ち上がりまでの遅延時
間Ｔa は、プリデコーダ２８に近い左半部（Ｌ−ｓｉｄ
ｅ）における遅延時間Ｔa,L よりもプリデコーダ２８か
ら遠い右半部（Ｒ−ｓｉｄｅ）における遅延時間Ｔa,R
のほうが大きい（図４の(E),(F) ）。
【０６００】各メモリブロックＭＢn において、指定さ
れたＹアドレス線ＹＳj が活性化されることで、このＹ
アドレス線ＹＳj に接続されたセンスアンプＳＡj の出
力トランスファゲートがオンし、このセンスアンプで増
幅された互いに相補的な一対の読出しデータ［ＩＯ］，
［ＩＯ- ］がそれぞれメモリアレイＭＲ内のローカルＩ
／ＯラインＩＯ，ＩＯ- 上に出力される。
れたＹアドレス線ＹＳj が活性化されることで、このＹ
アドレス線ＹＳj に接続されたセンスアンプＳＡj の出
力トランスファゲートがオンし、このセンスアンプで増
幅された互いに相補的な一対の読出しデータ［ＩＯ］，
［ＩＯ- ］がそれぞれメモリアレイＭＲ内のローカルＩ
／ＯラインＩＯ，ＩＯ- 上に出力される。
【０６１０】この読出しデータ［ＩＯ］，［ＩＯ- ］の
得られる時間はＹアドレス線ＹＳjの立ち上がり時間に
依存するため、左半部（Ｌ−ｓｉｄｅ）のほうが右半部
（Ｒ−ｓｉｄｅ）よりも早い（図４の(K),(L) ）。
得られる時間はＹアドレス線ＹＳjの立ち上がり時間に
依存するため、左半部（Ｌ−ｓｉｄｅ）のほうが右半部
（Ｒ−ｓｉｄｅ）よりも早い（図４の(K),(L) ）。
【０６２０】また、センスアンプＳＡj に接続されてい
るメモリアレイＭＲ外部のＩＯスイッチ３０もオンし、
センスアンプＳＡj からのメモリ読出しデータ［Ｉ
Ｏ］，［ＩＯ- ］はＩＯスイッチ３２およびメモリブロ
ックＭＢ内の内部データ入出力線ＭＩＯ，ＭＩＯ- を介
してメインアンプＭＡn へ送られる。
るメモリアレイＭＲ外部のＩＯスイッチ３０もオンし、
センスアンプＳＡj からのメモリ読出しデータ［Ｉ
Ｏ］，［ＩＯ- ］はＩＯスイッチ３２およびメモリブロ
ックＭＢ内の内部データ入出力線ＭＩＯ，ＭＩＯ- を介
してメインアンプＭＡn へ送られる。
【０６３０】一方、メインアンプ制御回路２４’は、ア
ドレス遷移検出回路２２からのＡＴＤパルス［ＡＴＤ］
に応答して、各メインアンプＭＡn を活性化させるため
のＭＡＣパルス［ＭＡＣL ］を小さなパルス幅で発生す
る。このメインアンプ制御回路２４’より出力されたＭ
ＡＣパルス［ＭＡＣL ］は、左半部（Ｌ−ｓｉｄｅ）の
メインアンプＭＡ0 〜ＭＡ7 に対しては直接（特別の遅
延回路を通さずに）供給される（図４の(G) ）。右半部
（Ｒ−ｓｉｄｅ）のメインアンプＭＡ8 〜ＭＡ15に対し
ては、遅延回路４０よりＭＡＣパルス［ＭＡＣL ］より
も所定時間だけ遅延したＭＡＣパルス［ＭＡＣR ］が供
給される（図４の(H) ）。
ドレス遷移検出回路２２からのＡＴＤパルス［ＡＴＤ］
に応答して、各メインアンプＭＡn を活性化させるため
のＭＡＣパルス［ＭＡＣL ］を小さなパルス幅で発生す
る。このメインアンプ制御回路２４’より出力されたＭ
ＡＣパルス［ＭＡＣL ］は、左半部（Ｌ−ｓｉｄｅ）の
メインアンプＭＡ0 〜ＭＡ7 に対しては直接（特別の遅
延回路を通さずに）供給される（図４の(G) ）。右半部
（Ｒ−ｓｉｄｅ）のメインアンプＭＡ8 〜ＭＡ15に対し
ては、遅延回路４０よりＭＡＣパルス［ＭＡＣL ］より
も所定時間だけ遅延したＭＡＣパルス［ＭＡＣR ］が供
給される（図４の(H) ）。
【０６４０】メインアンプ・イコライズ制御回路２６’
は、ＭＡＣパルス［ＭＡＣL ］が立ち上がるのとほぼ同
時または直前に、イコライズ制御用のＭＡＥＱパルス
［ＭＡＥＱL ］を小さなパルス幅で発生する（図４の
(I) ）。このＭＡＥＱパルス［ＭＡＥＱL ］は、左半部
（Ｌ−ｓｉｄｅ）のメインアンプＭＡ0 〜ＭＡ7 に対し
ては直接（特別の遅延回路を通さずに）供給される。右
半部（Ｒ−ｓｉｄｅ）のメインアンプＭＡ8 〜ＭＡ15に
対しては、遅延回路４２よりＭＡＥＱパルス［ＭＡＥＱ
L ］よりも所定時間だけ遅延したＭＡＥＱパルス［ＭＡ
ＥＱR ］が供給される（図４の(J) ）。
は、ＭＡＣパルス［ＭＡＣL ］が立ち上がるのとほぼ同
時または直前に、イコライズ制御用のＭＡＥＱパルス
［ＭＡＥＱL ］を小さなパルス幅で発生する（図４の
(I) ）。このＭＡＥＱパルス［ＭＡＥＱL ］は、左半部
（Ｌ−ｓｉｄｅ）のメインアンプＭＡ0 〜ＭＡ7 に対し
ては直接（特別の遅延回路を通さずに）供給される。右
半部（Ｒ−ｓｉｄｅ）のメインアンプＭＡ8 〜ＭＡ15に
対しては、遅延回路４２よりＭＡＥＱパルス［ＭＡＥＱ
L ］よりも所定時間だけ遅延したＭＡＥＱパルス［ＭＡ
ＥＱR ］が供給される（図４の(J) ）。
【０６５０】しかして、先ず［ＭＡＥＱL ］が立ち下が
ると、左半部（Ｌ−ｓｉｄｅ）のメモリブロックＭＢ0
〜ＭＢ7 でそれぞれのメインアンプＭＡ0 〜ＭＡ7 がセ
ンスアンプＳＡj からのメモリ読出しデータＭＩＯ，Ｍ
ＩＯ- に対する増幅動作を開始して、所定電圧レベルの
相補的なメモリ読出しデータを出力する（図４の
(M)）。これらのメインアンプＭＡ0 〜ＭＡ7 よりそれ
ぞれ出力されたメモリ読出しデータＧＩＯ，ＧＩＯ-
は、ほぼ等しい配線距離を有するグローバルＩ／Ｏライ
ンＧＬ0 〜ＧＬ7 を介して出力バッファ３２に転送され
（図４の(M) ）、この出力バッファ３２からビット・デ
ータｄ0 〜ｄ7 が各対応するパッドＤＱ0 〜ＤＱ7 へ出
力される（図４の(R) ）。
ると、左半部（Ｌ−ｓｉｄｅ）のメモリブロックＭＢ0
〜ＭＢ7 でそれぞれのメインアンプＭＡ0 〜ＭＡ7 がセ
ンスアンプＳＡj からのメモリ読出しデータＭＩＯ，Ｍ
ＩＯ- に対する増幅動作を開始して、所定電圧レベルの
相補的なメモリ読出しデータを出力する（図４の
(M)）。これらのメインアンプＭＡ0 〜ＭＡ7 よりそれ
ぞれ出力されたメモリ読出しデータＧＩＯ，ＧＩＯ-
は、ほぼ等しい配線距離を有するグローバルＩ／Ｏライ
ンＧＬ0 〜ＧＬ7 を介して出力バッファ３２に転送され
（図４の(M) ）、この出力バッファ３２からビット・デ
ータｄ0 〜ｄ7 が各対応するパッドＤＱ0 〜ＤＱ7 へ出
力される（図４の(R) ）。
【０６６０】一方、［ＭＡＥＱL ］の立ち下がりから幾
らか遅れて［ＭＡＥＱR ］が立ち下がると、右半部（Ｒ
−ｓｉｄｅ）のメモリブロックＭＢ8 〜ＭＢ15でそれぞ
れのメインアンプＭＡ8 〜ＭＡ15がセンスアンプＳＡj
からのメモリ読出しデータＭＩＯ，ＭＩＯ- に対する増
幅動作を開始して、所定電圧レベルの相補的なメモリ読
出しデータを出力する（図４の(L) ）。これらのメイン
アンプＭＡ8 〜ＭＡ15よりそれぞれ出力されたメモリ読
出しデータＧＩＯ，ＧＩＯ- は、ほぼ等しい配線距離を
有するグローバルＩ／ＯラインＧＬ8 〜ＧＬ15を介して
出力バッファ３２に転送され（図４の(N) ）、この出力
バッファ３２からビット・データｄ8 〜ｄ15が各対応す
るパッドＤＱ8 〜ＤＱ15へ出力される（図４の(S) ）。
らか遅れて［ＭＡＥＱR ］が立ち下がると、右半部（Ｒ
−ｓｉｄｅ）のメモリブロックＭＢ8 〜ＭＢ15でそれぞ
れのメインアンプＭＡ8 〜ＭＡ15がセンスアンプＳＡj
からのメモリ読出しデータＭＩＯ，ＭＩＯ- に対する増
幅動作を開始して、所定電圧レベルの相補的なメモリ読
出しデータを出力する（図４の(L) ）。これらのメイン
アンプＭＡ8 〜ＭＡ15よりそれぞれ出力されたメモリ読
出しデータＧＩＯ，ＧＩＯ- は、ほぼ等しい配線距離を
有するグローバルＩ／ＯラインＧＬ8 〜ＧＬ15を介して
出力バッファ３２に転送され（図４の(N) ）、この出力
バッファ３２からビット・データｄ8 〜ｄ15が各対応す
るパッドＤＱ8 〜ＤＱ15へ出力される（図４の(S) ）。
【０６７０】ここで、右半部（Ｒ−ｓｉｄｅ）側のグロ
ーバルＩ／ＯラインＧＬ8 〜ＧＬ15における信号伝搬遅
延時間Ｔd,R は、左半部（Ｌ−ｓｉｄｅ）側のグローバ
ルＩ／ＯラインＧＬ0 〜ＧＬ7 における信号伝搬遅延時
間Ｔd,L よりも短いため、遅延回路４０，４２の遅延時
間を調整することで、左半部（Ｌ−ｓｉｄｅ）のメイン
アンプＭＡ0 〜ＭＡ7 からのビット・データｄ0 〜ｄ7
が第１の組のパッドＤＱ0 〜ＤＱ7 に到着するのとほぼ
同時に、右半部（Ｒ−ｓｉｄｅ）のメインアンプＭＡ8
〜ＭＡ15からのビット・データｄ8 〜ｄ15が第２の組の
パッドＤＱ8 〜ＤＱ15に到着することができる。
ーバルＩ／ＯラインＧＬ8 〜ＧＬ15における信号伝搬遅
延時間Ｔd,R は、左半部（Ｌ−ｓｉｄｅ）側のグローバ
ルＩ／ＯラインＧＬ0 〜ＧＬ7 における信号伝搬遅延時
間Ｔd,L よりも短いため、遅延回路４０，４２の遅延時
間を調整することで、左半部（Ｌ−ｓｉｄｅ）のメイン
アンプＭＡ0 〜ＭＡ7 からのビット・データｄ0 〜ｄ7
が第１の組のパッドＤＱ0 〜ＤＱ7 に到着するのとほぼ
同時に、右半部（Ｒ−ｓｉｄｅ）のメインアンプＭＡ8
〜ＭＡ15からのビット・データｄ8 〜ｄ15が第２の組の
パッドＤＱ8 〜ＤＱ15に到着することができる。
【０６８０】上記のように、本実施例では、メモリブロ
ックＭＢ0 〜ＭＢ15に対するメモリアクセス制御、特に
メインアンプＭＡ0 〜ＭＡ15の動作の制御に左半部（Ｌ
−ｓｉｄｅ）と右半部（Ｒ−ｓｉｄｅ）とで時間差をも
たせることにより、図５に示すように、各メインアンプ
ＭＡn の所要活性時間Ｔb を大幅に短くして電力消費量
を少なくするとともに、メモリブロックＭＢｎ毎のメモ
リアクセス時間を平均化し、かつ大幅に時間短縮（ＴS
）することができる。
ックＭＢ0 〜ＭＢ15に対するメモリアクセス制御、特に
メインアンプＭＡ0 〜ＭＡ15の動作の制御に左半部（Ｌ
−ｓｉｄｅ）と右半部（Ｒ−ｓｉｄｅ）とで時間差をも
たせることにより、図５に示すように、各メインアンプ
ＭＡn の所要活性時間Ｔb を大幅に短くして電力消費量
を少なくするとともに、メモリブロックＭＢｎ毎のメモ
リアクセス時間を平均化し、かつ大幅に時間短縮（ＴS
）することができる。
【０６９０】なお、図５は、メモリアクセス速度に影響
する遅延時間または動作時間の中で主要なＴa （Ｙセレ
クト線ＹＳの立ち上がり遅延時間）、Ｔb （メモリアン
プ活性時間）、Ｔd （グローバルＩ／ＯラインＧＬ上の
遅延時間）を加算したものであり、Ｔa,0 ，Ｔb,0 ，Ｔ
d,0 は第１のメモリブロックＭＢ0 における各遅延また
は動作時間の値であり、Ｔa,15，Ｔb,15，Ｔd,15は第１
６のメモリブロックＭＢ15における各遅延または動作時
間の値である。
する遅延時間または動作時間の中で主要なＴa （Ｙセレ
クト線ＹＳの立ち上がり遅延時間）、Ｔb （メモリアン
プ活性時間）、Ｔd （グローバルＩ／ＯラインＧＬ上の
遅延時間）を加算したものであり、Ｔa,0 ，Ｔb,0 ，Ｔ
d,0 は第１のメモリブロックＭＢ0 における各遅延また
は動作時間の値であり、Ｔa,15，Ｔb,15，Ｔd,15は第１
６のメモリブロックＭＢ15における各遅延または動作時
間の値である。
【０７００】上記した実施例は本発明の１つの実施態様
にすぎないものであり、本発明の技術思想の範囲内で種
々の変形・変更が可能である。たとえば、上記実施例の
一変形例として、たとえば第１のメモリブロックＭＢ0
の配置位置と第９のメモリブロックＭＢ8 の配置位置と
を相互に置換することも可能である。この場合、第１の
メモリブロックＭＢ0 はメモリアレイ・マットＭＭ1 内
に置かれ、第９のメモリブロックＭＢ8 はメモリアレイ
・マットＭＭ0 に置かれることになる。両メモリブロッ
クＭＢ0 ，ＭＢ8 の配置替えに伴って、それぞれのグロ
ーバルＩ／ＯラインＧＬ0 ，ＧＬ8 の配線ルートおよび
距離がほぼ置き換わることになる。しかし、これによっ
てグローバルＩ／ＯラインＧＬ0 〜ＧＬ15における最大
配線距離が増大するわけではないので、上記実施例とほ
ぼ同様の作用効果を得ることができる。
にすぎないものであり、本発明の技術思想の範囲内で種
々の変形・変更が可能である。たとえば、上記実施例の
一変形例として、たとえば第１のメモリブロックＭＢ0
の配置位置と第９のメモリブロックＭＢ8 の配置位置と
を相互に置換することも可能である。この場合、第１の
メモリブロックＭＢ0 はメモリアレイ・マットＭＭ1 内
に置かれ、第９のメモリブロックＭＢ8 はメモリアレイ
・マットＭＭ0 に置かれることになる。両メモリブロッ
クＭＢ0 ，ＭＢ8 の配置替えに伴って、それぞれのグロ
ーバルＩ／ＯラインＧＬ0 ，ＧＬ8 の配線ルートおよび
距離がほぼ置き換わることになる。しかし、これによっ
てグローバルＩ／ＯラインＧＬ0 〜ＧＬ15における最大
配線距離が増大するわけではないので、上記実施例とほ
ぼ同様の作用効果を得ることができる。
【０７１０】メモリブロックＭＢの内部構成やメインア
ンプＭＡの回路構成は任意のものが可能であり、メモリ
アクセスの制御も種々の方法が可能である。上記した実
施例のＤＲＡＭは×１６ビット型で、各桁のビット・デ
ータを格納する１６個のメモリブロックＭＢ0 〜ＭＢ15
を一列に並べて配置する構成であったが、たとえば×８
ビットや×４ビット型にも本発明は適用可能であり、デ
ータのビット数またはメモリブロックの個数は任意に選
択することができる。
ンプＭＡの回路構成は任意のものが可能であり、メモリ
アクセスの制御も種々の方法が可能である。上記した実
施例のＤＲＡＭは×１６ビット型で、各桁のビット・デ
ータを格納する１６個のメモリブロックＭＢ0 〜ＭＢ15
を一列に並べて配置する構成であったが、たとえば×８
ビットや×４ビット型にも本発明は適用可能であり、デ
ータのビット数またはメモリブロックの個数は任意に選
択することができる。
【０７２０】上記実施例におけるパッド（特にビット・
データ入出力用パッドＤＱ）の配置位置および配列順序
は一標準または一規格にすぎず、任意の規格にしたがっ
て設定された任意のパッド配置または配列に対しても本
発明は適用可能である。
データ入出力用パッドＤＱ）の配置位置および配列順序
は一標準または一規格にすぎず、任意の規格にしたがっ
て設定された任意のパッド配置または配列に対しても本
発明は適用可能である。
【０７３０】また、本発明は、ＤＲＡＭに限らず、読取
り専用メモリ（ＲＯＭ）やスタティックランダムアクセ
スメモリ（ＳＲＡＭ）等の任意の半導体メモリ装置に適
用可能なものである。ＲＯＭにおいては、メインアンプ
は専ら読出しデータを増幅するために動作し、メインア
ンプに接続されるパッドおよび両者間のデータ伝送線は
読出しデータを出力するために機能することになる。
り専用メモリ（ＲＯＭ）やスタティックランダムアクセ
スメモリ（ＳＲＡＭ）等の任意の半導体メモリ装置に適
用可能なものである。ＲＯＭにおいては、メインアンプ
は専ら読出しデータを増幅するために動作し、メインア
ンプに接続されるパッドおよび両者間のデータ伝送線は
読出しデータを出力するために機能することになる。
【０７４０】
【発明の効果】以上に説明したように、本発明によれ
ば、複数のビット構成のデータについて各桁のビット・
データを格納するメモリブロックをデータの桁の順序か
ら独立させて配列し、ビット・データ用のパッドとメモ
リブロックのメインアンプとの間のデータ伝送線の配線
長を全体的に最適化するようにしたので、メモリアクセ
ス時間の重要な割合を占める信号伝搬遅延時間を短縮し
て、メモリアクセス速度の大幅な向上を実現することが
できる。
ば、複数のビット構成のデータについて各桁のビット・
データを格納するメモリブロックをデータの桁の順序か
ら独立させて配列し、ビット・データ用のパッドとメモ
リブロックのメインアンプとの間のデータ伝送線の配線
長を全体的に最適化するようにしたので、メモリアクセ
ス時間の重要な割合を占める信号伝搬遅延時間を短縮し
て、メモリアクセス速度の大幅な向上を実現することが
できる。
【図１】本発明の一実施例による６４ＭＤＲＡＭにおけ
るメモリ・アレイ・マット配置構造およびデータ入出力
線の配線構造を示すブロック図である。
るメモリ・アレイ・マット配置構造およびデータ入出力
線の配線構造を示すブロック図である。
【図２】実施例によるメモリ・ブロック配置構造および
データ入出力線の配線構造を示す模式的なブロック図で
ある。
データ入出力線の配線構造を示す模式的なブロック図で
ある。
【図３】実施例によるメモリアクセス制御部の回路構
成、配置位置および配線構成を示すブロック図である。
成、配置位置および配線構成を示すブロック図である。
【図４】実施例におけるメモリアクセス時の各部の信号
またはデータの波形またはタイミングを示す信号波形図
である。
またはデータの波形またはタイミングを示す信号波形図
である。
【図５】実施例によるメモリアクセス速度の向上の度合
いを従来例と比較して示す図である。
いを従来例と比較して示す図である。
【図６】４Ｍ×１６ビット構成の６４ＭＤＲＡＭにおけ
る一標準のピン配置を示す略平面図である。
る一標準のピン配置を示す略平面図である。
【図７】図６のＤＲＡＭ内のデータ入出力用のボンドパ
ッドと各対応するピンとの接続関係を示す模式的な略平
面図である。
ッドと各対応するピンとの接続関係を示す模式的な略平
面図である。
【図８】図６のＤＲＡＭにおける従来のメモリアレイ・
マット配置構造およびデータ入出力線の配線構造を示す
ブロック図である。
マット配置構造およびデータ入出力線の配線構造を示す
ブロック図である。
【図９】図６のＤＲＡＭにおける従来のメモリ・ブロッ
ク配置構造およびデータ入出力線の配線構造を模式的に
示すブロック図である。
ク配置構造およびデータ入出力線の配線構造を模式的に
示すブロック図である。
【図１０】図６のＤＲＡＭにおけるメモリブロック内の
要部の構成とメモリアクセス制御部の構成を示すブロッ
ク図である。
要部の構成とメモリアクセス制御部の構成を示すブロッ
ク図である。
【図１１】図６のＤＲＡＭにおいて従来のメモリアクセ
ス制御部の配置位置および配線構成を示すブロック図で
ある。
ス制御部の配置位置および配線構成を示すブロック図で
ある。
【図１２】従来のメモリアクセス制御によるメモリアク
セス時の各部の信号またはデータの波形またはタイミン
グを示す信号波形図である。
セス時の各部の信号またはデータの波形またはタイミン
グを示す信号波形図である。
１０ ＬＳＩパッケージ
１２ 半導体チップ
２０ アドレスバッファ
２２ アドレス遷移検出回路
２４ メインアンプ制御回路
２６ メインアンプ・イコライズ制御回路
４０，４２ 遅延回路
ＤＱ0 〜ＤＱ15 ビット・データ入出力用パッド
ＭＭ0 〜ＭＭ3 メモリアレイ・マット
ＭＢ0 〜ＭＢ15 メモリブロック
ＧＬ0 〜ＧＬ15 グローバルＩ／Ｏライン
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(72)発明者 斉藤 賢孝
茨城県稲敷郡美浦村木原2355番地 日本
テキサス・インスツルメンツ株式会社内
(72)発明者 高橋 継雄
東京都青梅市今井2326番地 株式会社日
立製作所デバイス開発センタ内
(72)発明者 鈴木 幸英
東京都青梅市今井2326番地 株式会社日
立製作所デバイス開発センタ内
(56)参考文献 特開 平７−161183（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/108
H01L 21/8242
G11C 11/401
G11C 11/41
Claims (6)
- 【請求項１】 各々がそれぞれ各桁を構成する複数個の
ビット・データからなる１つのデータが各ビット・デー
タずつ独立したメモリブロックに分配されて格納され、
各メモリブロックには各ビット・データを読み出し時に
増幅するためのメインアンプが割り当てられ、半導体チ
ップの所定の場所に所定の配列順序で設けられた複数個
のパッドの中で各ビット・データに割り当てられたパッ
ドが所定のデータ伝送線を介してそれと対応する前記メ
インアンプと接続されている半導体メモリ装置におい
て、 前記複数個のビット・データにそれぞれ対応する前記複
数個のメモリブロックが前記データの桁の順序から独立
した配列順序で前記チップ上に配列されていることを特
徴とする半導体メモリ装置。 - 【請求項２】 前記複数個のビット・データにそれぞれ
対応する前記複数個のメモリブロックが前記ビット・デ
ータ用パッドの配列順序に対応した配列順序で前記半導
体チップ上に配置されていることを特徴とする請求項１
に記載の半導体メモリ装置。 - 【請求項３】 前記ビット・データ用のパッドは配列順
序に関して互いに逆方向の第１の組と第２の組とに分割
され、前記第１の組に属する複数個の前記パッドにそれ
ぞれ対応する複数個の前記メモリブロックは前記第１の
組における前記パッドの配列順序と同方向の配列順序で
配置され、前記第２の組に属する複数個の前記パッドに
それぞれ対応する複数個の前記メモリブロックは前記第
２の組における前記パッドの配列順序と同方向の配列順
序で配置されることを特徴とする請求項２に記載の半導
体メモリ装置。 - 【請求項４】 前記ビット・データ用のパッドは配列順
序に関して互いに逆方向の第１の組と第２の組とに分割
され、前記第１の組に属する複数個の前記パッドはほぼ
等しい長さの前記データ伝送線を介してそれぞれ対応す
る複数個の前記メインアンプに接続され、前記第２の組
に属する複数個の前記パッドはほぼ等しい長さの前記デ
ータ伝送線を介してそれぞれ対応する複数個の前記メイ
ンアンプに接続されることを特徴とする請求項２に記載
の半導体メモリ装置。 - 【請求項５】 複数個のビット・データからなる１つの
データが各ビット・データずつ独立したメモリブロック
に分配されて格納され、各メモリブロックには各ビット
・データを読出し時に増幅するためのメインアンプが割
当てられ、半導体チップの所定の場所に所定の配列順序
で設けられた複数個のパッドの中で各ビット・データに
割り当てられたパッドが所定のデータ伝送線を介してそ
れと対応する前記メインアンプと接続されている半導体
メモリ装置において、 前記複数個のメモリブロックの配列位置に関して前記複
数個のメインアンプが複数の組に分割され、各組毎に異
なるタイミングで前記メインアンプの動作を制御するメ
インアンプ制御手段が設けられていることを特徴とする
半導体メモリ装置。 - 【請求項６】 各組に属する複数個の前記メインアンプ
はほぼ等しい長さの前記データ伝送線を介してそれぞれ
対応する複数個の前記ビット・データ用のパッドに接続
されていることを特徴とする請求項５に記載の半導体メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24369595A JP3486723B2 (ja) | 1995-08-29 | 1995-08-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24369595A JP3486723B2 (ja) | 1995-08-29 | 1995-08-29 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964312A JPH0964312A (ja) | 1997-03-07 |
| JP3486723B2 true JP3486723B2 (ja) | 2004-01-13 |
Family
ID=17107619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24369595A Expired - Fee Related JP3486723B2 (ja) | 1995-08-29 | 1995-08-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3486723B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0818787A3 (en) * | 1996-07-11 | 1999-08-25 | Texas Instruments Inc. | Improvements in or relating to semiconductor devices |
| KR100520139B1 (ko) * | 1998-07-21 | 2005-11-24 | 주식회사 하이닉스반도체 | 균일한 길이의 데이타 버스 라인을 갖는 메모리 장치 |
-
1995
- 1995-08-29 JP JP24369595A patent/JP3486723B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0964312A (ja) | 1997-03-07 |
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