JPS59155955A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59155955A JPS59155955A JP58031210A JP3121083A JPS59155955A JP S59155955 A JPS59155955 A JP S59155955A JP 58031210 A JP58031210 A JP 58031210A JP 3121083 A JP3121083 A JP 3121083A JP S59155955 A JPS59155955 A JP S59155955A
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は高速動作が可能な半導体記憶装置に関するも
のである。
のである。
第１図（ａ）および第１図（ｂ）は従来の半導体記憶装
置を示す平面図およびそのＡ−Ａ’断面図であわ、−例
としてダイナミックＭＯＳメモリの４個のメモリセルを
示す。同図において、（１）はシリコン基板、（２）は
このシリコン基板（１）上に成長されたシリコン酸化膜
、（３）はこのシリコン基板（１）と反対導電型の半導
体領域であるドレイン、（４）は第１層目の電極を構成
する第１層目の多結晶シリコン、（５）は第２層目の電
極を形成する第２層目の多結晶シリコン、（６）は前記
半導体領域のドレイン（３）と電気的導通を得るだめ、
前記シリコン酸化膜（２）に開孔されたコンタクト孔、
（７）は前記半導体領域のドレイン（３）と電気的に導
通を得ている、アルミニウムなどで形成された電気配線
である。
置を示す平面図およびそのＡ−Ａ’断面図であわ、−例
としてダイナミックＭＯＳメモリの４個のメモリセルを
示す。同図において、（１）はシリコン基板、（２）は
このシリコン基板（１）上に成長されたシリコン酸化膜
、（３）はこのシリコン基板（１）と反対導電型の半導
体領域であるドレイン、（４）は第１層目の電極を構成
する第１層目の多結晶シリコン、（５）は第２層目の電
極を形成する第２層目の多結晶シリコン、（６）は前記
半導体領域のドレイン（３）と電気的導通を得るだめ、
前記シリコン酸化膜（２）に開孔されたコンタクト孔、
（７）は前記半導体領域のドレイン（３）と電気的に導
通を得ている、アルミニウムなどで形成された電気配線
である。
々お、第２図は第１図に示す１個のメモリセルの等価回
路であシ、（８）は第２層目の多結晶シリコン（５）と
半導体領域のドレイン（３）、シリコン酸化膜（２）、
シリコン基板（１）で構成されるＭＯＳ）ランジスタ（
以下ＭＯ８Ｔと言う）、（９）は第１層目の多結晶シリ
コン（４） 、シリコン酸化膜（２＋ 、シリコン基板
（１１で形成されるＭＯＳキャパシタである。
路であシ、（８）は第２層目の多結晶シリコン（５）と
半導体領域のドレイン（３）、シリコン酸化膜（２）、
シリコン基板（１）で構成されるＭＯＳ）ランジスタ（
以下ＭＯ８Ｔと言う）、（９）は第１層目の多結晶シリ
コン（４） 、シリコン酸化膜（２＋ 、シリコン基板
（１１で形成されるＭＯＳキャパシタである。
次に、上記構成による半導体記憶装置の動作について説
明する。まず、第１層目の多結晶シリコン（４）には通
常高電位が与えられているので、この第１層目の多結晶
シリコン（４）直下のシリコン基板（１）表面にはこの
シリコン基板（１）とは反対の導電型層が形成され、Ｍ
ＯＳキャパシタ（９）を構成する。このとき、第２層目
の多結晶シリコン（５）（以下ワード線と言う）の内、
１本のみが高電位になり、ＭＯＳ Ｔ 、（８）が導通
する。このＭＯ８Ｔ（８）のドレイン（３）と電気的導
通をとっている電気配線（７）（以下ビット線と言う）
の内の１本の電圧がこの導電状態のＭＯＳ−Ｔ（８）を
介してＭＯＳキャパシタ（９）に充電され、情報の書き
込みがなされる。その後、ワード線（５）の電圧が低く
なｆｉ、ＭＯ８Ｔ（８）が非導通になると、ＭＯＳキャ
パシタ（９）には充電された電圧が残シ、情報が保持さ
れる。次に、情報の読み出しはワード線（５）を高電位
にし、ＭＯＳキャパシタ（９）に充電されていた電荷を
ビット線（７）に配分することによって行なわれる。
明する。まず、第１層目の多結晶シリコン（４）には通
常高電位が与えられているので、この第１層目の多結晶
シリコン（４）直下のシリコン基板（１）表面にはこの
シリコン基板（１）とは反対の導電型層が形成され、Ｍ
ＯＳキャパシタ（９）を構成する。このとき、第２層目
の多結晶シリコン（５）（以下ワード線と言う）の内、
１本のみが高電位になり、ＭＯＳ Ｔ 、（８）が導通
する。このＭＯ８Ｔ（８）のドレイン（３）と電気的導
通をとっている電気配線（７）（以下ビット線と言う）
の内の１本の電圧がこの導電状態のＭＯＳ−Ｔ（８）を
介してＭＯＳキャパシタ（９）に充電され、情報の書き
込みがなされる。その後、ワード線（５）の電圧が低く
なｆｉ、ＭＯ８Ｔ（８）が非導通になると、ＭＯＳキャ
パシタ（９）には充電された電圧が残シ、情報が保持さ
れる。次に、情報の読み出しはワード線（５）を高電位
にし、ＭＯＳキャパシタ（９）に充電されていた電荷を
ビット線（７）に配分することによって行なわれる。
しかしながら、従来の半導体記憶装置はワード線を形成
する第２層目の多結晶シリコンの抵抗が、装置の製造技
術の制約から極端に低くできず、大きな抵抗と付随する
大きな寄生容量の積である時定数がワード線に付加して
いる。他方、ビット線はアルミニウムで構成されている
ので、時定数は小さく、高速化が可能であるが、ビット
線での遅れ時間はメモリの動作速度にあまシ影響しない
。
する第２層目の多結晶シリコンの抵抗が、装置の製造技
術の制約から極端に低くできず、大きな抵抗と付随する
大きな寄生容量の積である時定数がワード線に付加して
いる。他方、ビット線はアルミニウムで構成されている
ので、時定数は小さく、高速化が可能であるが、ビット
線での遅れ時間はメモリの動作速度にあまシ影響しない
。
したがって、上述したように、ワード線の電圧を高くす
るのに長い時間が必要となシ、高速化が困難な欠点があ
った。
るのに長い時間が必要となシ、高速化が困難な欠点があ
った。
したがって、この発明の目的はワード線の電圧の立上勺
を速くシ、高速動作を可能にする半導体記憶装置を提供
するものである。
を速くシ、高速動作を可能にする半導体記憶装置を提供
するものである。
このような目的を達成するため、この発明はワード線は
第２層目の高融点金属およびこの高融点金属に所定の距
離毎に電気接触をとるアルミニウムで構成し、ビット線
およびその補信号ビット澱はＭＯＳ トランジスタのド
レイン領域と電気接触をとる第３層目の高融点金属で構
成し、ＭＯＳキャパシタの電極は第１層目の高融点金属
で構成するものであシ、以下実施例を用いて詳細に説明
する。
第２層目の高融点金属およびこの高融点金属に所定の距
離毎に電気接触をとるアルミニウムで構成し、ビット線
およびその補信号ビット澱はＭＯＳ トランジスタのド
レイン領域と電気接触をとる第３層目の高融点金属で構
成し、ＭＯＳキャパシタの電極は第１層目の高融点金属
で構成するものであシ、以下実施例を用いて詳細に説明
する。
第３図（ａ）および第３図（ｂ）はこの発明に係る半導
体記憶装置の一実施例を示す平面図およびそのＢｎ／断
面図である。同図において、００）はビット線となる第
３層目の多結晶シリコン、ａυはこの第３層目の多結晶
シリコン（ｔＯ）とＭＯ８Ｔ（８）のドレインＮ十半導
体領域とオーミック接触＝をとるための埋め込みコンタ
クト孔、０４はアルミニウム配線、ａ〜は前記第３層の
多結晶シリコンα０）とこのアルミニウム配線はを電気
伯に絶縁する絶縁膜である。
体記憶装置の一実施例を示す平面図およびそのＢｎ／断
面図である。同図において、００）はビット線となる第
３層目の多結晶シリコン、ａυはこの第３層目の多結晶
シリコン（ｔＯ）とＭＯ８Ｔ（８）のドレインＮ十半導
体領域とオーミック接触＝をとるための埋め込みコンタ
クト孔、０４はアルミニウム配線、ａ〜は前記第３層の
多結晶シリコンα０）とこのアルミニウム配線はを電気
伯に絶縁する絶縁膜である。
次に上記構成による半導体記憶装置の動作については第
１図（、）および第１図（ｂ）で説明したと同様に動作
することはもちろんであるが、特に、ワード線は第２層
目の多結晶シリコン（５）およ、びアルミニウムで構成
されておシ、この多結晶シリコン（５）とこのアルミニ
ウムは適当な距離をおいてオーミック接触（図示せず）
されているため、ワード線の時定数を小さくすることが
できる。このため、ワード線の電圧を高速に立ち上ける
ことができる。
１図（、）および第１図（ｂ）で説明したと同様に動作
することはもちろんであるが、特に、ワード線は第２層
目の多結晶シリコン（５）およ、びアルミニウムで構成
されておシ、この多結晶シリコン（５）とこのアルミニ
ウムは適当な距離をおいてオーミック接触（図示せず）
されているため、ワード線の時定数を小さくすることが
できる。このため、ワード線の電圧を高速に立ち上ける
ことができる。
なお、前記アルミニウムを保護するため、パッシベーシ
ョン膜が、アルミニウム形成後に設けてもよいことはも
ちろんである。また、上述の実施例では高融点金属とし
て多結晶シリコンを用いたが、これに限定されないこと
はもちろんである。
ョン膜が、アルミニウム形成後に設けてもよいことはも
ちろんである。また、上述の実施例では高融点金属とし
て多結晶シリコンを用いたが、これに限定されないこと
はもちろんである。
以上詳細に説明したように、この発明に係る半導体記憶
装置によればワード線の遅延を小さくできるため、ダイ
ナミックＭＯＳメモリなどの半導体記憶装置を高速化す
ることができる効果がある。
装置によればワード線の遅延を小さくできるため、ダイ
ナミックＭＯＳメモリなどの半導体記憶装置を高速化す
ることができる効果がある。
第１図（ａ）および第１図（ｂ）は従来の半導体記憶装
置を示す平面図およびそのＡ−Ａ’断面図、第２図ｉ第
１図に示す１個のメモリセルの等価回路を示す図、第３
図（ａ）および第３図（ｂ）はこの発明に係る半導体記
憶装置の一実施例を示す平面図およびそのＢ −Ｂ’断
面図である。 （１）・・・・シリコン基板、（２）・・・・シリコン
酸化膜、（３）・・・・ドレイン、（４）・・・・第１
層目の多結晶シリコン、（５）・・・・第２層目の多結
晶シリコン、（６）・・・・コンタクト孔、（７）・・
・・電気配線、（８）・・・・ＭＯＳ ）ランジスタ、
（９）・・・・ＭＯＳキャパシタ、α０）・・・・第３
層目の多結晶シリコン、ＱＵ・・・・埋め込みコンタク
ト、α榎・・・・アルミ配線、（１３）・・・・絶縁膜
。 なお、図中、同一符号は同一または和尚部分を示す。 代理人 葛 野 信 − 第１図（Ｇ） 第１ 図（ｂ） 第２図
置を示す平面図およびそのＡ−Ａ’断面図、第２図ｉ第
１図に示す１個のメモリセルの等価回路を示す図、第３
図（ａ）および第３図（ｂ）はこの発明に係る半導体記
憶装置の一実施例を示す平面図およびそのＢ −Ｂ’断
面図である。 （１）・・・・シリコン基板、（２）・・・・シリコン
酸化膜、（３）・・・・ドレイン、（４）・・・・第１
層目の多結晶シリコン、（５）・・・・第２層目の多結
晶シリコン、（６）・・・・コンタクト孔、（７）・・
・・電気配線、（８）・・・・ＭＯＳ ）ランジスタ、
（９）・・・・ＭＯＳキャパシタ、α０）・・・・第３
層目の多結晶シリコン、ＱＵ・・・・埋め込みコンタク
ト、α榎・・・・アルミ配線、（１３）・・・・絶縁膜
。 なお、図中、同一符号は同一または和尚部分を示す。 代理人 葛 野 信 − 第１図（Ｇ） 第１ 図（ｂ） 第２図
Claims (1)
- ビット線およびその補信号ビット線を平行に隣接して配
置した１個のＭＯＳトランジスタおよび１個のＭＯＳキ
ャパシタからなる半導体記憶装置において、ワード線は
第２層目の高融点金属およびこの高融点金属に所定の距
離毎に電気接触をとるアルミニウムで構成し、ビット線
およびその補信号ビット線はＭＯＳ ）ランジスタのド
レイン領域と電気接触をとる第３層目の高融点金属で構
成し、ＭＯＳキャパシタの電極は第１層目の高融点金属
で構成することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58031210A JPS59155955A (ja) | 1983-02-25 | 1983-02-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58031210A JPS59155955A (ja) | 1983-02-25 | 1983-02-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155955A true JPS59155955A (ja) | 1984-09-05 |
Family
ID=12325065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58031210A Pending JPS59155955A (ja) | 1983-02-25 | 1983-02-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155955A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5694769A (en) * | 1979-12-26 | 1981-07-31 | Ibm | Integrated circuit memory array |
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-02-25 JP JP58031210A patent/JPS59155955A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5694769A (en) * | 1979-12-26 | 1981-07-31 | Ibm | Integrated circuit memory array |
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
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