KR20190140162A - 반도체 메모리 장치, 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치, 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20190140162A
KR20190140162A KR1020180066600A KR20180066600A KR20190140162A KR 20190140162 A KR20190140162 A KR 20190140162A KR 1020180066600 A KR1020180066600 A KR 1020180066600A KR 20180066600 A KR20180066600 A KR 20180066600A KR 20190140162 A KR20190140162 A KR 20190140162A
Authority
KR
South Korea
Prior art keywords
power decoupling
decoupling capacitor
power
capacitor
subarrays
Prior art date
Application number
KR1020180066600A
Other languages
English (en)
Inventor
임주원
이호철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180066600A priority Critical patent/KR20190140162A/ko
Priority to US16/189,421 priority patent/US20190378556A1/en
Priority to CN201910269908.5A priority patent/CN110580923A/zh
Publication of KR20190140162A publication Critical patent/KR20190140162A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/10—Arrangements for interconnecting storage elements electrically, e.g. by wiring for interconnecting capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 메모리 장치, 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 구비하는 메모리 시스템을 개시한다. 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 및 복수개의 파워 디커플링 캐패시터 어레이들을 포함한다. 메모리 셀 어레이는 복수개의 메모리 셀들을 포함하고, 복수개의 메모리 셀들 각각은 셀 캐패시터를 포함한다. 복수개의 파워 디커플링 캐패시터 어레이들 각각은 m x n (m, n은 동일하거나 서로 다른 2 이상의 정수) 매트릭스 형태로 배치된 m x n 개의 파워 디커플링 캐패시터 서브 어레이들을 포함한다. m x n 개의 파워 디커플링 캐패시터 서브 어레이들 각각은 복수개의 파워 디커플링 캐패시터들을 포함하고, 복수개의 파워 디커플링 캐패시터들 각각은 셀 캐패시터와 실질적으로 동일한 구조를 가지고 복수개의 파워 디커플링 캐패시터들은 병렬로 연결되며, 제1 방향 및 제2 방향으로 인접하게 배치된 2개의 파워 디커플링 캐패시터 서브 어레이들로 서로 다른 제1 전압과 제2 전압이 인가된다.

Description

반도체 메모리 장치, 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE, POWER DECOUPLING CAPACITOR ARRAY THEREOF, AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 반도체 메모리 장치, 및 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 메모리 셀 어레이 및 메모리 셀 어레이로/로부터 데이터를 입/출력하기 위한 주변 회로를 포함할 수 있다. 추가적으로, 반도체 메모리 장치는 서로 다른 전원 사이에서 발생되는 파워 노이즈를 제거하기 위하여 복수개의 파워 디커플링 캐패시터들을 포함하는 파워 디커플링 캐패시터 어레이를 포함할 수 있다. 파워 디커플링 캐패시터들 각각은 메모리 셀 어레이에 포함되는 메모리 셀들 각각의 셀 캐패시터와 동일하게 구성될 수 있다.
본 개시에 따른 실시예들의 과제는 서로 다른 제1 전압과 제2 전압 사이의 파워 노이즈를 제거할 수 있는 반도체 메모리 장치, 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 포함하는 메모리 시스템을 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 셀 캐패시터를 포함하는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이; 외부로부터 인가되는 데이터를 상기 메모리 셀 어레이로 입력하거나, 상기 메모리 셀 어레이로부터 출력되는 데이터를 상기 외부로 출력하는 주변 회로; 및 서로 다른 제1 전압과 제2 전압 사이의 파워 노이즈를 제거하기 위한 복수개의 파워 디커플링 캐패시터 어레이들을 포함하고, 상기 복수개의 파워 디커플링 캐패시터 어레이들 각각은 m x n (상기 m, n은 동일하거나 서로 다른 2 이상의 정수) 매트릭스 형태로 배치된 m x n 개의 파워 디커플링 캐패시터 서브 어레이들을 포함하고, 상기 m x n 개의 파워 디커플링 캐패시터 서브 어레이들 각각은 복수개의 파워 디커플링 캐패시터들을 포함하고, 상기 복수개의 파워 디커플링 캐패시터들 각각은 상기 셀 캐패시터와 실질적으로 동일한 구조를 가지고 상기 복수개의 파워 디커플링 캐패시터들은 병렬로 연결되며, 제1 방향으로 인접하게 배치된 2개의 파워 디커플링 캐패시터 서브 어레이들 및 제2 방향으로 인접하게 배치된 2개의 파워 디커플링 캐패시터 서브 어레이들로 상기 제1 전압과 상기 제2 전압이 인가될 수 있다.
본 개시에 따른 실시예들의 파워 디커플링 캐패시터 어레이는 m x n (상기 m, n은 동일하거나 서로 다른 2 이상의 정수) 매트릭스 형태로 배치된 m x n 개의 파워 디커플링 캐패시터 서브 어레이들을 포함하는 파워 디커플링 캐패시터 어레이를 포함하고, 적어도 m x n 개의 파워 디커플링 캐패시터 서브 어레이들 각각은 복수개의 파워 디커플링 캐패시터들을 포함하고, 상기 복수개의 파워 디커플링 캐패시터들 각각은 병렬로 연결되며, 제1 방향으로 인접하게 배치된 2개의 파워 디커플링 캐패시터 서브 어레이들 및 제2 방향으로 인접하게 배치된 2개의 파워 디커플링 캐패시터 서브 어레이들로 서로 다른 제1 전압과 제2 전압이 인가될 수 있다.
본 개시에 따른 실시예들의 메모리 시스템은 메모리 제어부; 및 상기 메모리 제어부의 제어 하에 데이터를 입/출력하는 메모리를 포함하고, 상기 메모리는 적어도 하나의 반도체 메모리 장치를 포함하고, 상기 반도체 메모리 장치는 셀 캐패시터를 포함하는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 메모리 제어부로부터 인가되는 데이터를 상기 메모리 셀 어레이로 입력하거나, 상기 메모리 셀 어레이로부터 출력되는 데이터를 상기 메모리 제어부로 출력하는 주변 회로; 및 서로 다른 제1 전압과 제2 전압 사이의 파워 노이즈를 제거하기 위한 복수개의 파워 디커플링 캐패시터 어레이들을 포함하고, 상기 복수개의 파워 디커플링 캐패시터 어레이들 각각은 m x n (상기 m, n은 동일하거나 서로 다른 2 이상의 정수) 매트릭스 형태로 배치된 m x n 개의 파워 디커플링 캐패시터 서브 어레이들을 포함하고, 상기 m x n 개의 파워 디커플링 캐패시터 서브 어레이들 각각은 복수개의 파워 디커플링 캐패시터들을 포함하고, 상기 복수개의 파워 디커플링 캐패시터들 각각은 상기 셀 캐패시터와 실질적으로 동일한 구조를 가지고 상기 복수개의 파워 디커플링 캐패시터들은 병렬로 연결되며, 제1 방향으로 인접하게 배치된 2개의 파워 디커플링 캐패시터 서브 어레이들 및 제2 방향으로 인접하게 배치된 2개의 파워 디커플링 캐패시터 서브 어레이들로 상기 제1 전압과 상기 제2 전압이 인가될 수 있다.
본 개시에 따른 실시예들에 따르면, 파워 디커플링 캐패시터들을 포함하는 파워 디커플링 캐패시터 어레이의 고주파 특성이 개선되어 반도체 메모리 장치의 파워 노이즈를 효과적으로 감소할 수 있다.
본 개시에 따른 실시예들에 따르면, 파워 노이즈가 효과적으로 감소됨으로 인해서 반도체 메모리 장치 및 메모리 시스템의 동작의 신뢰성이 개선될 수 있다.
도 1은 본 개시에 따른 실시예의 반도체 메모리 장치의 배치를 나타내는 도면이다.
도 2는 본 개시에 따른 실시예의 메모리 셀 어레이 뱅크 내의 메모리 셀의 구성을 나타내는 도면이다.
도 3은 본 개시에 따른 실시예의 파워 디커플링 캐패시터 어레이의 배치를 설명하기 위한 도면이다.
도 4 는 도 3에 도시된 파워 디커플링 캐패시터 어레이의 등가 회로도이다.
도 5는 도 3에 도시된 파워 디커플링 캐패시터 어레이의 라인 A-A'을 따른 단면도이다.
도 6은 본 개시에 따른 실시예의 파워 디커플링 캐패시터 어레이의 배치를 설명하기 위한 도면이다.
도 7은 도 6에 도시된 파워 디커플링 캐패시터 어레이의 등가 회로도이다.
도 8은 도 6에 도시된 파워 디커플링 캐패시터 어레이의 라인 B-B'을 따른 단면도이다.
도 9는 본 개시에 따른 실시예의 파워 디커플링 캐패시터 어레이의 배치를 설명하기 위한 도면이다.
도 10은 도 9에 도시된 파워 디커플링 캐패시터 어레이의 등가 회로도이다.
도 11은 본 개시에 따른 실시예의 파워 디커플링 캐패시터 어레이의 배치를 나타내는 도면이다.
도 12는 도 11에 도시된 파워 디커플링 캐패시터 어레이의 등가 회로도이다.
도 13은 도 11에 도시된 파워 디커플링 캐패시터 어레이의 라인 C-C'을 따른 단면도이다.
도 14는 본 개시에 따른 실시예의 메모리 시스템의 구성을 나타내는 블록도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 반도체 메모리 장치, 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 구비하는 메모리 시스템을 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 반도체 메모리 장치의 배치를 나타내는 도면으로, 반도체 메모리 장치(100)는 제1 내지 제4 메모리 셀 어레이 영역들(10-1 ~ 10-4) 및 주변 회로 영역(12)을 포함할 수 있다. 주변 회로 영역(12)은 제1과 제2 메모리 셀 어레이 영역들(10-1, 10-2)과 제3과 제4 메모리 셀 어레이 영역들(10-3, 10-4) 사이에 배치될 수 있다. 제1 내지 제4 메모리 셀 어레이 영역들(10-1 ~ 10-4) 각각 내에 메모리 셀 어레이 및 로우 디코더(RD)가 배치될 수 있다. 메모리 셀 어레이는 메모리 셀 어레이 뱅크들(MB1, MB2)을 포함할 수 있다. 로우 디코더(RD)는 메모리 셀 어레이 뱅크들(MB1, MB2) 사이에 배치될 수 있다. 메모리 셀 어레이는 복수개의 메모리 셀들(미도시)을 포함하고, 복수개의 메모리 셀들(미도시) 각각은 셀 캐패시터(미도시)를 포함할 수 있다.
메모리 셀 어레이 영역들(10-1 ~ 10-4)의 상하에 파워 디커플링 캐패시터 영역들(14-11과 14-12, 14-21과 14-22, 14-31과 14-32, 14-41과 14-42)이 배치될 수 있다. 도시하지는 않았지만, 메모리 셀 어레이 영역들(10-1 ~ 10-4)의 좌우에 파워 디커플링 캐패시터 영역들이 추가적으로 배치될 수 있다. 메모리 셀 어레이 뱅크들(MB1, MB2) 각각의 상하에 배치된 파워 디커플링 캐패시터 영역들(14-11과 14-12, 14-21과 14-22, 14-31과 14-32, 14-41과 14-42)에 제1 파워 디커플링 캐패시터 어레이들(DCG1)이 배치되고, 로우 디코더들(RD) 각각의 상하에 배치된 파워 디커플링 캐패시터 영역들(14-11과 14-12, 14-21과 14-22, 14-31과 14-32, 14-41과 14-42)에 제2 파워 디커플링 캐패시터 어레이들(DCG2)이 배치될 수 있다.
주변 회로 영역(12)에 컬럼 디코더들(CD1, CD2) 및 복수개의 기능 블럭들(미도시)이 배치될 수 있다. 컬럼 디코더들(CD1, CD2)은 파워 디커플링 캐패시터 영역들(14-12, 14-22) 아래에 배치될 수 있다. 추가적으로, 컬럼 디코더들(CD1, CD2)은 파워 디커플링 캐패시터 영역들(14-31, 14-41) 위에 배치될 수 있다. 컬럼 디코더들(CD1, CD2) 사이에 제3 파워 디커플링 캐패시터 어레이들(DCG3)이 배치될 수 있다. 도시하지는 않았지만, 복수개의 파워 디커플링 캐패시터 어레이들이 주변 회로 영역(12) 내의 복수개의 기능 블록들이 배치되지 않는 영역들에 배치될 수 있다. 컬럼 디코더들(CD1, CD2) 및 복수개의 기능 블록들(미도시)은 주변 회로를 구성하며, 주변 회로는 외부로부터 인가되는 데이터를 메모리 셀 어레이로 입력하고, 메모리 셀 어레이로부터 출력되는 데이터를 외부로 출력할 수 있다.
제1 내지 제4 메모리 셀 어레이들(10-1 ~ 10-4)은 복수개의 메모리 셀들(미도시)을 포함하고, 복수개의 메모리 셀들 각각은 하나의 트랜지스터(미도시)와 하나의 셀 캐패시터(미도시)를 포함할 수 있다. 상술한 파워 디커플링 캐패시터 어레이들 각각은 복수개의 파워 디커플링 캐패시터들(미도시)을 포함할 수 있다. 복수개의 파워 디커플링 캐패시터들(미도시)은 복수개의 메모리 셀들과 동일한 레벨에 형성될 수 있다. 또한, 복수개의 파워 디커플링 캐패시터들 각각은 하나의 메모리 셀의 하나의 셀 캐패시터와 실질적으로 동일한 캐패시턴스를 가질 수 있다.
제1 방향(가로 방향)으로 배치된 제1 어레이 파워 라인 그룹(AP11)과 제1 방향과 직교하는 제2 방향(세로 방향)으로 제1 어레이 파워 라인 그룹(AP11)의 상부에 배치된 제2 어레이 파워 라인 그룹(AP12)이 메모리 셀 어레이 뱅크들(MB1, MB2)과 메모리 셀 어레이 뱅크들(MB1, MB2)의 상하에 배치된 파워 디커플링 캐패시터 영역들(14-11과 14-12, 14-21과 14-22, 14-31과 14-32, 14-41과 14-42)의 상부에 그물 형태(미도시)로 배치될 수 있다. 제1 방향으로 배치된 제3 어레이 파워 라인 그룹(AP21)과 제2 방향으로 제3 어레이 파워 라인 그룹(AP21)의 상부에 배치된 제4 어레이 파워 라인 그룹(AP22)이 로우 디코더들(RD)과 로우 디코더들(RD)의 상하에 배치된 파워 디커플링 캐패시터 영역들(14-11과 14-12, 14-21과 14-22, 14-31과 14-32, 14-41과 14-42)의 상부에 그물 형태(미도시)로 배치될 수 있다. 제1 방향으로 배치된 제1 주변 파워 라인 그룹(PP11)과 제2 방향으로 제1 주변 파워 라인 그룹(PP11)의 상부에 배치된 제2 주변 파워 라인 그룹(PP12)은 컬럼 디코더들(CD1, CD2) 및 파워 디커플링 캐패시터 그룹들(DCG3)의 상부에 그물 형태(미도시)로 배치될 수 있다. 제1 방향으로 배치된 제3 주변 파워 라인 그룹(PP21)과 제2 방향으로 제3 주변 파워 라인 그룹(PP21)의 상부에 배치된 제4 주변 파워 라인 그룹(PP22)은 복수개의 기능 블록들(미도시) 및 복수개의 파워 디커플링 캐패시터들(미도시)의 상부에 그물 형태(미도시)로 배치될 수 있다.
제1 내지 제4 어레이 파워 라인 그룹들(AP11, AP12, AP21, AP22), 제1 내지 제4 주변 파워 라인 그룹들(PP11, PP12, PP21, PP22) 각각이 하나의 라인으로 도시되어 있으나, 실질적으로는 복수개의 파워 라인들을 포함할 수 있다. 동일한 그룹에 포함된 복수개의 파워 라인들은 동일한 전압을 전송하거나, 서로 다른 전압들을 전송할 수 있다.
제1 어레이 파워 라인 그룹(AP11)과 제2 어레이 파워 라인 그룹(AP12)은 서로 다른 층에 배치될 수 있다. 제3 어레이 파워 라인 그룹(AP21)과 제4 어레이 파워 라인 그룹(AP22)은 서로 다른 층에 배치될 수 있다. 마찬가지로, 제1 주변 파워 라인 그룹(PP11)과 제2 주변 파워 라인 그룹(PP12)은 서로 다른 층에 배치될 수 있다. 제3 주변 파워 라인 그룹(PP21)과 제4 주변 파워 라인 그룹(PP22)은 서로 다른 층에 배치될 수 있다. 제1 어레이 파워 라인 그룹(AP11), 제3 어레이 파워 라인 그룹(AP21), 제1 주변 파워 라인 그룹(PP11), 및 제3 주변 파워 라인 그룹(PP21)은 동일한 층에 배치되고, 제2 어레이 파워 라인 그룹(AP12), 제4 어레이 파워 라인 그룹(AP22), 제2 주변 파워 라인 그룹(PP12), 및 제4 주변 파워 라인 그룹(PP22)은 동일한 층에 배치될 수 있다. 도시하지는 않았지만, 서로 다른 층에 배치된 파워 라인 그룹들(AP11과 AP12, AP21과 AP22, PP11과 PP12, 또는 PP21과 PP22)의 동일한 전압을 전송하는 파워 라인들이 서로 연결될 수 있다.
도면에서는 서로 다른 2개의 층들에 파워 라인 그룹들이 배치되는 것으로 도시되어 있으나, 3개 이상의 층들에 파워 라인 그룹들이 배치될 수 있다.
제1 파워 디커플링 캐패시터 어레이들(DCG1)은 제1 어레이 파워 라인 그룹(AP11)과 제2 어레이 파워 라인 그룹(AP12) 중 제1 내지 제4 메모리 셀 어레이들(10-1 ~ 10-4)의 동작을 위하여 사용되는 서로 다른 제1 전압과 제2 전압을 전송하는 파워 라인들 사이에 연결될 수 있다. 제2 파워 디커플링 캐패시터 어레이들(DCG2)는 제3 어레이 파워 라인 그룹(AP21)과 제4 어레이 파워 라인 그룹(AP22) 중 로우 디코더(RD)의 동작을 위하여 사용되는 서로 다른 제3 전압과 제4 전압을 전송하는 파워 라인들 사이에 연결될 수 있다. 제3 파워 디커플링 캐패시터 어레이들(DCG3)은 제1 주변 파워 라인 그룹(PP11)과 제2 주변 파워 라인 그룹(PP12) 중 컬럼 디코더들(CD1, CD2)의 동작을 위하여 사용되는 서로 다른 제5 전압과 제6 전압을 전송하는 파워 라인들 사이에 연결될 수 있다. 주변 회로 영역(12) 내에 배치되는 파워 디커플링 캐패시터 어레이들(미도시)은 제3 주변 파워 라인 그룹(PP21)과 제4 주변 파워 라인 그룹(PP22) 중 주변 회로의 동작을 위하여 사용되는 서로 다른 제7 전압 및 제8 전압을 전송하는 파워 라인들 사이에 연결될 수 있다.
도 2는 본 개시에 따른 실시예의 메모리 셀 어레이 뱅크 내의 메모리 셀의 구성을 나타내는 도면으로, 메모리 셀 어레이 뱅크들(MB1, MB2) 각각은 복수개의 워드라인들과 복수개의 비트라인들 사이에 연결된 복수개의 메모리 셀들을 포함할 수 있으며, 도 2는 복수개의 메모리 셀들 중 하나의 메모리 셀(MC)의 구성을 나타낸 것이다. 메모리 셀(MC)은 워드라인(wl)과 비트라인(bl)사이에 연결된 NMOS트랜지스터(N)와 셀 캐패시터(C)를 포함할 수 있다.
도 2를 참조하면, 메모리 셀(MC)은 워드라인(wl)으로 고전압(VPP)이 인가되면 NMOS트랜지스터(N)가 온되어 비트라인(bl)의 전하와 셀 캐패시터(C)에 충전된 전하 사이에 전하 공유 동작이 수행될 수 있다.
복수개의 파워 디커플링 캐패시터들 각각은 셀 캐패시터(C)와 동일한 레벨에 실질적으로 동일한 크기와 구조를 가지도록 형성될 수 있다.
도 3은 본 개시에 따른 실시예의 파워 디커플링 캐패시터 어레이의 배치를 설명하기 위한 도면으로, 도 1에 도시된 파워 디커플링 캐패시터 어레이(DCG1, DCG2, 또는 DCG3)는 2 × 2 매트릭스 형태로 배치된 파워 디커플링 캐패시터 서브 어레이들(DCSG11, DCSG12, DCSG21, DCSG22), 파워 디커플링 캐패시터 서브 어레이들 각각의 하부에 배치된 하부 노드들(DN11, DN12, DN21, DN22), 및 파워 디커플링 캐패시터 서브 어레이들(DCSG11, DCSG12, DCSG21, DCSG22)의 상부에 배치된 상부 노드(UN)을 포함할 수 있다. 추가적으로, 파워 디커플링 캐패시터 서브 어레이(DCSG11, DCSG12, DCSG21, 또는 DCSG22)는 하부 노드(DN11, DN12, DN21, 또는 DN22)의 상부 노드(UN)와 중첩되지 않는 영역에 배치된 콘택 플러그 그룹(CPG11, CPG12, CPG21, 또는 CPG22)을 포함할 수 있다.
파워 디커플링 캐패시터 서브 어레이들(DCSG11, DCSG12, DCSG21, DCSG22) 각각은 복수개의 파워 디커플링 캐패시터들(DC)을 포함하고, 파워 디커플링 캐패시터들(DC)의 일단은 하부 노드(DN11, DN12, DN21, 또는 DN22)에 연결되고, 파워 디커플링 캐패시터들(DC)의 타단은 상부 노드(UN)에 공통으로 연결될 수 있다. 복수개의 파워 디커플링 캐패시터들(DC)은 매트릭스 형태로 배치될 수 있다. 복수개의 파워 디커플링 캐패시터들(DC) 각각은 메모리 셀(MC)의 셀 캐패시터(C)와 동일한 제조 방법을 사용하여 형성될 수 있다. 복수개의 파워 디커플링 캐패시터들(DC) 각각은 메모리 셀(MC)의 셀 캐패시터(C)와 동일한 레벨에 동일한 크기와 구조를 가지도록 형성될 수 있다. 따라서, 복수개의 파워 디커플링 캐패시터들(DC) 각각은 메모리 셀(MC)의 셀 캐패시터(C)와 실질적으로 동일한 캐패시턴스를 가질 수 있다. 콘택 플러그 그룹들(CPG11과 CPG12, CPG11과 CPG21, CPG12와 CPG22, CPG21과 CPG22)은 서로 다른 제1 전압과 제2 전압을 전송하는 파워 라인들에 각각 연결되고, 콘택 플러그 그룹들(CPG11과 CPG22, CPG12와 CPG21)은 서로 동일한 제1 전압을 전송하는 파워 라인들 또는 서로 동일한 제2 전압을 전송하는 파워 라인들에 연결될 수 있다.
도 3을 참조하면, 제1 방향 및 제2 방향으로 인접한 하부 노드들(DN11과 DN12, DN11과 DN21, DN12와 DN22, DN21과 DN22)에 연결된 파워 디커플링 캐패시터 서브 어레이들(DCSG11과 DCSG12, DCSG11과 DCSG21, DCSG12와 DCSG22, DCSG21과 DCSG22)로 서로 다른 제1 전압과 제2 전압이 인가되고, 제3 방향(대각선 방향)으로 인접한 하부 노드들(DN11과 DN22, DN12와 DN21)에 연결된 파워 디커플링 캐패시터 서브 어레이들(DCSG11과 DCSG22, DCSG12와 DCSG21)로 동일한 제1 전압 또는 제2 전압이 인가될 수 있다.
도 4 는 도 3에 도시된 파워 디커플링 캐패시터 어레이의 등가 회로도이다.
도 4의 (a)를 참조하면, 상부 노드(UN)과 하부 노드(DN11) 사이에 병렬 연결된 복수개의 파워 디커플링 캐패시터들(DC)이 파워 디커플링 캐패시터 서브 어레이(DCSG11)을 구성할 수 있다.
도시하지는 않았지만, 상부 노드(UN)와 하부 노드들(DN12, DN21, DN22) 각각의 사이에 병렬 연결된 복수개의 파워 디커플링 캐패시터들(DC)이 파워 디커플링 캐패시터 서브 어레이들(DCSG12, DCSG21, DCSG22)을 구성할 수 있다. 파워 디커플링 캐패시터(DC)는 셀 캐패시터(C)와 실질적으로 동일한 캐패시턴스를 가질 수 있다.
예를 들면, 파워 디커플링 캐패시터 서브 어레이들(DCSG11, DCSG12, DCSG21, DCSG22) 각각이 i개의 파워 디커플링 캐패시터들(DC)을 포함하고, i개의 파워 디커플링 캐패시터들(DC)이 병렬로 연결되고, 파워 디커플링 캐패시터들(DC) 각각의 캐패시턴스가 Cp라고 가정하면, 파워 디커플링 캐패시터 서브 어레이들(DCSG11, DCSG12, DCSG21, DCSG22) 각각의 캐패시턴스는 i × Cp일 수 있다.
도 4의 (b)를 참조하면, 콘택 플러그 그룹들(CPG11, CPG12, CPG21, CPG22)이 하부 노드들(DN11, DN12, DN21, DN22) 각각에 연결될 수 있다. 파워 디커플링 캐패시터 서브 어레이들(DCSG11, DCSG12, DCSG21, DCSG22)이 상부 노드(UN)와 하부 노드들(DN11, DN12, DN21, DN22) 각각의 사이에 연결될 수 있다.
도 5는 도 3에 도시된 파워 디커플링 캐패시터 어레이의 라인 A-A'을 따른 단면도이다.
도 5에서, MCA는 제1 내지 제4 메모리 셀 어레이 영역들(10-1 ~ 10-4) 중 하나를 나타내고, DCA는 파워 디커플링 캐패시터 영역들(14-11, 14-12, 14-21, 14-22, 14-31, 14-32, 14-41, 14-42) 중 하나를 나타낼 수 있다.
도 5를 참조하면, 메모리 셀(MC)의 셀 캐패시터(C)는 스토리지 전극(Se1), 셀 유전막(SI), 및 플레이트 전극(Se2)을 포함할 수 있다. 상부 노드(UN)와 하부 노드들(DN11, DN12) 각각의 사이에 복수개의 파워 디커플링 캐패시터들(DC)이 형성될 수 있다. 복수개의 파워 디커플링 캐패시터들(DC) 각각은 제1 전극(e1), 유전막(I), 및 제2 전극(e2)을 포함할 수 있다.
스토리지 전극(Se1) 및 제1 전극들(e1) 각각은 웰 구조로 형성될 수 있다. 제1 전극들(e1) 각각은 하부 노드(DN11 또는 DN12)와 전기적으로 연결될 수 있다. 셀 유전막(SI) 및 유전막들(I) 각각은 웰 구조로 형성될 수 있다. 셀 유전막(SI)은 스토리지 전극(Se1)의 내벽을 덮고, 유전막들(I) 각각은 제1 전극(e1)의 내벽을 덮을 수 있다. 플레이트 전극(Se2)은 유전막(SI)을 덮고, 제2 전극들(e2) 각각은 유전막(I)을 덮도록 형성될 수 있다. 제2 전극들(e2)은 상부 노드(UN)에 전기적으로 공통 연결될 수 있다. 하부 노드(DN11)의 외측에 콘택 플러그(CP)가 형성되고, 하부 노드(DN12)의 외측에 콘택 플러그(CP)가 형성될 수 있다.
도시하지는 않았지만, 하부 노드(DN11)에 연결된 콘택 플러그(CP)는 제1 전압을 전송하는 파워 라인에 연결되고, 하부 노드(DN12)에 연결된 콘택 플러그(CP)는 제2 전압을 전송하는 파워 라인에 연결될 수 있다.
도 5에 도시된 바와 같이, 파워 디커플링 캐패시터들(DC) 각각은 메모리 셀(MC)의 셀 캐패시터(C)와 동일한 레벨에 동일한 크기 및 구조를 가지도록 형성될 수 있다. 또한, 파워 디커플링 캐패시터들(DC) 각각은 메모리 셀(MC)의 셀 캐패시터(C)를 형성하는 공정과 동일한 공정을 사용하여 형성될 수 있다.
도 6은 본 개시에 따른 실시예의 파워 디커플링 캐패시터 어레이의 배치를 설명하기 위한 도면으로, 파워 디커플링 캐패시터 어레이(DCG1, DCG2, 또는 DCG3) 는 2 X 3 매트릭스 형태로 배치된 파워 디커플링 캐패시터 서브 어레이들(DCSG11 ~ DCSG13, DCSG21 ~ DCSG23), 파워 디커플링 캐패시터 서브 어레이들(DCSG11 ~ DCSG13, DCSG21 ~ DCSG23) 각각의 하부에 배치된 하부 노드들(DN11 ~ DN13, DN21 ~ DN23), 및 파워 디커플링 캐패시터 서브 어레이들(DCSG11 ~ DCSG13, DCSG21 ~ DCSG23)의 상부에 배치된 상부 노드(UN)를 포함할 수 있다.
도 6을 참조하면, 파워 디커플링 캐패시터 서브 어레이들(DCSG11 ~ DCSG13, DCSG21 ~ DCSG23) 각각은 복수개의 파워 디커플링 캐패시터들(DC)을 포함하고, 복수개의 파워 디커플링 캐패시터들(DC)의 일단은 해당 하부 노드(DN11, DN12, DN13, DN21, DN22, 또는 DN23)에 연결되고, 파워 디커플링 캐패시터들(DC)의 타단은 상부 노드(UN)에 공통으로 연결될 수 있다. 복수개의 파워 디커플링 캐패시터들(DC)은 매트릭스 형태로 배치될 수 있다. 복수개의 파워 디커플링 캐패시터들(DC) 각각은 메모리 셀(MC)의 셀 캐패시터(C)와 동일한 레벨에 동일한 크기 및 구조를 가지도록 형성될 수 있다. 따라서, 복수개의 파워 디커플링 캐패시터들(DC) 각각은 메모리 셀(MC)의 셀 캐패시터(C)와 실질적으로 동일한 캐패시턴스를 가질 수 있다. 하부 노드들(DN11 ~ DN13, DN21 ~ DN23) 각각의 상부 노드(UN)와 중첩되지 않는 영역에 복수개의 콘택 플러그 그룹들(CPG11, CPG12, CPG13, CPG21, CPG22, 또는 CPG23)이 형성될 수 있다.
제1 방향 또는 제2 방향으로 인접한 콘택 플러그 그룹들(CPG11과 CPG12, CPG12과 CPG13, CPG21과 CPG22, CPG22와 CPG23, CPG11과 CPG21, CPG12와 CPG22, CPG13와 CPG23)은 서로 다른 제1 전압과 제2 전압을 전송하는 파워 라인들에 각각 연결될 수 있다. 이에 따라, 제1 방향 또는 제2 방향으로 인접한 하부 노드들(DN11과 DN12, DN12과 DN13, DN21과 DN22, DN22와 DN23, DN11과 DN21, DN12와 DN22, DN13와 DN23)에 연결된 파워 디커플링 캐패시터 서브 어레이들(DCSG11과 DCSG12, DCSG12과 DCSG13, DCSG21과 DCSG22, DCSG22와 DCSG23, DCSG11과 DCSG21, DCSG12와 DCSG22, DCSG13와 DCSG23)로 서로 다른 제1 전압과 제2 전압이 인가될 수 있다. 제3 방향으로 인접한 콘택 플러그 그룹들(CPG11과 CPG22, CPG12와 CPG21, CPG13와 CPG22, CPG12와 CPG23)은 서로 동일한 제1 전압을 전송하는 파워 라인들 또는 서로 동일한 제2 전압을 전송하는 파워 라인들에 연결될 수 있다. 이에 따라, 제3 방향으로 인접한 하부 노드들(DN11과 DN22, DN12와 DN21, DN13와 DN22, DN12와 DN23)에 연결된 파워 디커플링 캐패시터 서브 어레이들(DCSG11과 DCSG22, DCSG12와 DCSG21, …, DCSG1(n-1)과 DCSG2n, DCSG1n과 DCSG2(n-1))로 동일한 제1 전압 또는 제2 전압이 인가될 수 있다.
도 7은 도 6에 도시된 파워 디커플링 캐패시터 어레이의 등가 회로도이다.
도 4의 (a)를 참조하면, 상부 노드(UN)과 하부 노드들(DN11 ~ DN13, DN21 ~ DN23) 각각의 사이에 병렬 연결된 복수개의 파워 디커플링 캐패시터들(DC)이 파워 디커플링 캐패시터 서브 어레이들(DCSG11 ~ DCSG13, DCSG21 ~ DCSG23)을 구성할 수 있다. 파워 디커플링 캐패시터(DC)는 셀 캐패시터(C)와 실질적으로 동일한 캐패시턴스를 가질 수 있다.
도 7을 참조하면, 콘택 플러그 그룹들(CPG11 ~ CPG13, CPG21 ~ CPG23)이 하부 노드들(DN11 ~ DN13, DN21 ~ DN23) 각각에 연결될 수 있다. 파워 디커플링 캐패시터 서브 어레이들(DCSG11 ~ DCSG13, DCSG21 ~ DCSG23)이 상부 노드(UN)와 하부 노드들(DN11 ~ DN13, DN21 ~ DN23) 각각의 사이에 연결될 수 있다.
도 8은 도 6에 도시된 파워 디커플링 캐패시터 어레이의 라인 B-B'을 따른 단면도이다.
도 8을 참조하면, MCA 및 DCA에 대한 설명은 도 5를 참조하여 이미 설명되었으므로, 생략하기로 한다.
도 8를 참조하면, 메모리 셀(MC)의 셀 캐패시터(C) 및 복수개의 파워 디커플링 캐패시터들(DC) 각각에 대한 설명은 도 5의 설명을 참고로 하면 쉽게 이해될 수 있으므로, 생략하기로 한다.
도 8에 도시된 바와 같이, 파워 디커플링 캐패시터들(DC) 각각은 메모리 셀(MC)의 셀 캐패시터(C)와 동일한 레벨에 동일한 크기 및 구조를 가지도록 형성될 수 있다. 또한, 메모리 셀(MC)의 셀 캐패시터(C)를 형성하는 공정과 동일한 공정을 사용하여 형성될 수 있다.
도 9는 본 개시에 따른 실시예의 파워 디커플링 캐패시터 어레이의 배치를 설명하기 위한 도면으로, 도 1에 도시된 파워 디커플링 캐패시터 어레이(DCG1, DCG2, 또는 DCG3)는 2 × n 매트릭스 형태로 배치된 파워 디커플링 캐패시터 서브 어레이들(DCSG11 ~ DCSG1n, DCSG21 ~ DCSG2n), 파워 디커플링 캐패시터 서브 어레이들(DCSG11 ~ DCSG1n, DCSG21 ~ DCSG2n) 각각의 하부에 배치된 하부 노드들(DN11 ~ DN1n, DN21 ~ DN2n), 및 파워 디커플링 캐패시터 서브 어레이들(DCSG11 ~ DCSG1n, DCSG21 ~ DCSG2n)의 상부에 배치된 상부 노드(UN)을 포함할 수 있다. 추가적으로, 파워 디커플링 캐패시터 서브 어레이(DCSG11, DCSG12, …, DCSG1(n-1), DCSG1n, DCSG21, DCSG22, …, DCSG2(n-1), 또는 DCSG2n)는 하부 노드(DN11, DN12, …, DN1(n-1), DN1n, DN21, DN22, …, DN2(n-1), 또는 DN2n)의 상부 노드(UN)와 중첩되지 않는 영역에 배치된 콘택 플러그 그룹(CPG11, CPG12, …, CPG1(n-1), CPG1n, CPG21, CPG22, …, CPG2(n-1), 또는 CPG2n)을 포함할 수 있다.
도 9에 도시된 파워 디커플링 캐패시터 서브 어레이들(DCSG11 ~ DCSG1n, DCSG21 ~ DCSG2n) 각각에 대한 설명은 도 3 또는 도 6에 도시된 파워 디커플링 캐패시터 서브 어레이들(DCSG11, DCSG12, DCSG21, DCSG22 또는 DCSG11 ~ DCSG13, DCSG21 ~ DCSG23) 각각에 대한 설명을 참고로 하면 쉽게 이해될 것이다.
제1 방향 또는 제2 방향으로 인접한 콘택 플러그 그룹들(CPG11과 CPG12, CPG12과 CPG13(미도시), …, CPG1(n-1)과 CPG1n)은 서로 다른 제1 전압과 제2 전압을 전송하는 파워 라인들에 각각 연결될 수 있다. 이에 따라, 제1 방향 또는 제2 방향으로 인접한 하부 노드들(DN11과 DN12, DN12과 DN13(미도시), …, DN1(n-1)과 DN1n, DN21과 DN22, DN22과 DN23(미도시), …, DN2(n-1)과 DN2n, DN11과 DN21, DN12와 DN22, …, DN1(n-1)과 DN2(n-1), DN1n과 DN2n)에 연결된 파워 디커플링 캐패시터 서브 어레이들(DCSG11과 DCSG12, DCSG12과 DCSG23(미도시), …, DCSG1(n-1)과 DCSG1n, DCSG21과 DSCG22, DCSG22와 DCSG23(미도시), …, DCSG2(n-1)과 DCSG2n, DCSG11과 DCSG21, DCSG12와 DCSG22, …, DCSG1(n-1)과 DCSG2(n-1), DCSG1n과 DCSG2n)로 서로 다른 제1 전압과 제2 전압이 인가될 수 있다. 제3 방향으로 인접한 콘택 플러그 그룹들(CPG11과 CPG22, CPG12와 CPG21, …, CPG1(n-1)과 CPG2n, CPG1n과 CPG2(n-1))은 서로 동일한 제1 전압을 전송하는 파워 라인들 또는 서로 동일한 제2 전압을 전송하는 파워 라인들에 연결될 수 있다. 이에 따라, 제3 방향으로 인접한 하부 노드들(DN11과 DN22, DN12와 DN21, …, DN1(n-1)과 DN2n, DN1n과 DN2(n-1))에 연결된 파워 디커플링 캐패시터 서브 어레이들(DCSG11과 DCSG22, DCSG12와 DCSG21, …, DCSG1(n-1)과 DCSG2n, DCSG1n과 DCSG2(n-1))로 동일한 제1 전압 또는 제2 전압이 인가될 수 있다.
도 10은 도 9에 도시된 파워 디커플링 캐패시터 어레이의 등가 회로도이다.
도 10을 참조하면, 콘택 플러그 그룹들(CPG11 ~ CPG1n, CPG21 ~ CPG2n)이 하부 노드들(DN11 ~ DN1n, DN21 ~ DN2n) 각각에 연결될 수 있다. 파워 디커플링 캐패시터 서브 어레이들(DCSG11 ~ DCSG1n, DCSG21 ~ DCSG2n)이 상부 노드(UN)와 하부 노드들(DN11 ~ DN1n, DN21 ~ DN2n) 각각의 사이에 연결될 수 있다.
도시하지는 않았지만, 도 9에 도시된 파워 디커플링 캐패시터 어레이의 단면도는 도 5 또는 8에 도시된 파워 디커플링 캐패시터 어레이의 단면도를 참고로 하면 쉽게 이해될 것이다.
도 11은 본 개시에 따른 실시예의 파워 디커플링 캐패시터 어레이의 배치를 나타내는 도면으로, 도 11의 파워 디커플링 캐패시터 어레이는 도 6의 파워 디커플링 캐패시터 어레이의 파워 디커플링 캐패시터 서브 어레이들(DCSG12, DCSG22)이 파워 디커플링 캐패시터 서브 어레이들(DCSG12', DCSG22') 로 대체되고, 하부 노드들(DN12, DN22)이 하부 노드들(DN12', DN22')로 대체되고, 콘택 플러그 그룹들(CPG12, CPG22)이 콘택 플러그 그룹들(CPG12', CPG22') 로 대체되는 것을 제외하면, 도 6의 파워 디커플링 캐패시터 어레이와 동일한 배치를 가질 수 있다. 하부 노드들(DN12', DN22') 각각은 하부 노드들(DN11, DN13, DN21, DN23)과 다른 큰 크기를 가지고, 파워 디커플링 캐패시터 서브 어레이들(DCSG12', DCSG22') 각각은 파워 디커플링 캐패시터 서브 어레이들(DCSG11, DCSG13, DCSG21, DCSG23)과 다른 큰 크기를 가지고, 콘택 플러그 그룹들(CPG12', CPG22')이 콘택 플러그 그룹들(CPG11, CPG13, CPG21, CPG23)과 다른 큰 크기를 가질 수 있다. 즉, 하부 노드들(DN12', DN22') 각각은 하부 노드들(DN11, DN13, DN21, DN23) 보다 제1 방향으로 클 수 있다. 또한, 상부 노드(UN)과 하부 노드들(DN12', DN22') 각각의 사이에 배치되는 복수개의 파워 디커플링 캐패시터들(DC)의 수가 상부 노드(UN)과 하부 노드들(DN11, DN13, DN21, DN23) 각각의 사이에 배치되는 복수개의 파워 디커플링 캐패시터들(DC)의 수 보다 클 수 있다. 따라서, 상부 노드(UN)와 하부 노드들(DN12', DN22') 각각의 사이에 배치되는 파워 디커플링 캐패시터 어레이의 캐패시턴스가 상부 노드(UN)와 하부 노드들(DN11, DN13, DN21, DN23) 각각의 사이에 배치되는 파워 디커플링 캐패시터 어레이의 캐패시턴스 보다 클 수 있다.
도 12는 도 11에 도시된 파워 디커플링 캐패시터 어레이의 등가 회로도이다.
도 4의 (a)를 참조하면, 상부 노드(UN)과 하부 노드들(DN11, DN12', DN13, DN21, DN22', DN23) 각각의 사이에 병렬 연결된 복수개의 파워 디커플링 캐패시터들(DC)이 파워 디커플링 캐패시터 서브 어레이들(DCSG11, DCSG12', DCSG13, DCSG21, DCSG22', DCSG23)을 구성할 수 있다. 파워 디커플링 캐패시터(DC)는 셀 캐패시터(C)와 실질적으로 동일한 캐패시턴스를 가질 수 있다.
도 12를 참조하면, 콘택 플러그 그룹들(CPG11, CPG12', CPG13, CPG21, CPG22', CPG23)이 상부 노드(UN)와 하부 노드들(DN11, DN12', DN13, DN21, DN22', DN23) 각각의 사이에 연결될 수 있다.
예를 들면, 파워 디커플링 캐패시터 서브 어레이들(DCSG11, DCSG13, DCSG21, DCSG23) 각각이 i개의 파워 디커플링 캐패시터들(DC)을 포함하고, 파워 디커플링 캐패시터 서브 어레이들(DCSG12', DCSG22') 각각이 2i개의 파워 디커플링 캐패시터들(DC)을 포함하고, 파워 디커플링 캐패시터들(DC) 각각의 캐패시턴스가 Cp라고 가정하면, 파워 디커플링 캐패시터 서브 어레이들(DCSG11, DCSG13, DCSG21, DCSG23) 각각의 캐패시턴스가 i×Cp이고, 파워 디커플링 캐패시터 서브 어레이들(DCSG12', DCSG22') 각각의 캐패시턴스가 2i×Cp일 수 있다.
도 13은 도 11에 도시된 파워 디커플링 캐패시터 어레이의 라인 C-C'을 따른 단면도이다.
도 13에 대한 설명은 도 5 또는 도 8의 설명을 참고로 하면 쉽게 이해될 수 있으므로, 생략하기로 한다.
상술한 도 3 내지 5에 도시된 파워 디커플링 캐패시터 어레이, 상술한 도 6 내지 8에 도시된 파워 디커플링 캐패시터 어레이, 상술한 도 9 및 10에 도시된 파워 디커플링 캐패시터 어레이, 및 상술한 도 11 내지 13에 도시된 파워 디커플링 캐패시터 어레이는 병렬로 연결되는 파워 디커플링 캐패시터들의 수를 증가하여 더 넓은 면적의 캐패시터를 구성하더라도, 파워 디커플링 캐패시터 서브 어레이들이 m x n (m, n은 동일하거나 서로 다른 2 이상의 정수) 매트릭스 형태로 분리되어 형성되고, 서로 다른 전압이 인가되는 파워 디커플링 캐패시터 서브 어레이들 사이의 거리가 줄어들어 노드 사이의 저항이 감소되므로 유효 캐패시턴스가 증가될 수 있다. 즉, 파워 디커플링 캐패시터 서브 어레이들 사이의 저항이 감소되어 고주파 특성이 개선되기 때문에, 유효 캐패시턴스가 증가하여, 파워 노이즈를 효과적으로 감소할 수 있다.
도시하지는 않았지만, 도 11에서, 파워 디커플링 캐패시터 서브 어레이들(DCSG21, DCSG22', DCSG23)을 제외하고 구성할 수도 있다.
도시하지는 않았지만, 상술한 실시예들의 파워 디커플링 캐패시터 어레이의 하부 노드들과 상부 노드의 위치가 서로 바뀌어 배치될 수 있다.
상술한 셀 캐패시터(C)는 일반적으로 공지된 제조 방법을 사용하여 제조될 수 있으며, 상술한 파워 디커플링 캐패시터들(DC) 또한 일반적으로 공지된 셀 캐패시터(C)의 제조 방법과 동일한 제조 방법을 사용하여 제조될 수 있다.
도 14는 본 개시에 따른 실시예의 메모리 시스템의 구성을 나타내는 블록도로서, 메모리 시스템(1000)은 메모리 제어부(110) 및 메모리(120)를 포함할 수 있다. 메모리 제어부(110)는 중앙 처리 장치(Central Processing Unit: CPU) (미도시) 내에 포함될 수 있다. 메모리(120)는 도 1 내지 13을 참조하여 설명한 반도체 메모리 장치이거나, 복수개의 반도체 메모리 장치들이 장착된 메모리 모듈일 수 있다.
도 14에 도시된 메모리 시스템(1000)은 메모리 제어부(110)의 제어 하에 데이터를 입출력할 수 있다. 예를 들면, 메모리 제어부(110)는 메모리(120)로 명령 및 어드레스(CA)를 인가하고, 메모리(120)와 데이터(DATA)를 입출력할 수 있다. 메모리(120)는 메모리 제어부(120)로부터 인가되는 명령 및 어드레스(CA)에 포함된 명령에 응답하여 명령 및 어드레스(CA)에 포함된 어드레스에 대응하는 메모리 셀들로 메모리 제어부(110)로부터 인가되는 데이터(DATA)를 저장하거나, 메모리 셀들에 저장된 데이터를 메모리 제어부(110)로 출력할 수 있다.
도 14에 도시된 메모리(120)는 고속으로 동작하더라도, 메모리(120) 내에 포함된 파워 디커플링 캐패시터 어레이의 고주파 특성이 개선되어, 파워 노이즈를 효과적으로 감소할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 반도체 메모리 장치 12: 주변 회로 영역
10-1 ~ 10-4: 제1 내지 제4 메모리 셀 어레이 영역들
14-11 ~ 14-42: 파워 디커플링 캐패시터 영역들
AP11, AP12, AP21, AP22: 제1 내지 제4 어레이 파워 라인 그룹들
PP11, PP12, PP21, PP22: 제1 내지 제4 주변 파워 라인 그룹들
DCG1 ~ DCG3: 제1 내지 제3 파워 디커플링 캐패시터 어레이들
DCSG11, DCSG12, DCSG13, DCSG21, DCSG22, DCSG23, DCSG12', DCSG22', DCSG1(n-1), DCSG1n, DCSG2(n-1), DCSG2n: 파워 디커플링 캐패시터 서브 어레이들
CPG11, CPG12, CPG13, CPG21, CPG22, CPG23, CPG12', CPG22', CPG1(n-1), CPG1n, CPG2(n-1), CPG2n: 콘택 플러그 그룹들
UN: 상부 노드
DN11, DN12, DN13, DN21, DN22, DN23, DN12', DN22', DN1(n-1), DN1n, DN2(n-1), DN2n: 하부 노드들
CPG11, CPG12, CPG21, CPG22, CPG12', CPG22': 콘택 플러그 그룹들
110: 메모리 제어부 120: 메모리
1000: 메모리 시스템

Claims (10)

  1. 각각이 셀 캐패시터를 포함하는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이;
    외부로부터 인가되는 데이터를 상기 메모리 셀 어레이로 입력하거나, 상기 메모리 셀 어레이로부터 출력되는 데이터를 상기 외부로 출력하는 주변 회로; 및
    서로 다른 제1 전압과 제2 전압 사이의 파워 노이즈를 제거하기 위한 복수개의 파워 디커플링 캐패시터 어레이들을 포함하고,
    상기 복수개의 파워 디커플링 캐패시터 어레이들 각각은 m x n (m, n은 동일하거나 서로 다른 2 이상의 정수) 매트릭스 형태로 배치된 m x n 개의 파워 디커플링 캐패시터 서브 어레이들을 포함하고, 상기 m x n 개의 파워 디커플링 캐패시터 서브 어레이들 각각은 복수개의 파워 디커플링 캐패시터들을 포함하고, 상기 복수개의 파워 디커플링 캐패시터들 각각은 상기 셀 캐패시터와 실질적으로 동일한 구조를 가지고 상기 복수개의 파워 디커플링 캐패시터들은 병렬로 연결되며, 제1 방향으로 인접하게 배치된 2개의 파워 디커플링 캐패시터 서브 어레이들 및 제2 방향으로 인접하게 배치된 2개의 파워 디커플링 캐패시터 서브 어레이들로 상기 제1 전압과 상기 제2 전압이 인가되는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 복수개의 파워 디커플링 캐패시터들 각각은
    상기 셀 캐패시터와 동일한 레벨에 동일한 크기를 가지고 형성되는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 m x n 개의 파워 디커플링 캐패시터 서브 어레이들 각각은 제1 노드와 m x n 개의 제2 노드들 각각의 사이에 연결되는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제1 방향으로 인접하게 배치된 상기 2개의 파워 디커플링 캐패시터 서브 어레이들 및 상기 제2 방향으로 인접하게 배치된 상기 2개의 파워 디커플링 캐패시터 서브 어레이들에 연결된 상기 제2 노드들로 상기 제1 전압과 상기 제2 전압이 인가되고,
    제3 방향으로 인접하게 배치된 2개의 파워 디커플링 캐패시터 서브 어레이들에 연결된 상기 제2 노드들로 동일한 상기 제1 전압 또는 동일한 상기 제2 전압이 인가되는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 방향 및 상기 제2 방향은 가로 방향 및 세로 방향이고, 상기 제3 방향은 대각선 방향인 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 복수개의 파워 디커플링 캐패시터들 각각은
    상기 셀 캐패시터와 실질적으로 동일한 캐패시턴스를 가지는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 m x n 개의 파워 디커플링 캐패시터 서브 어레이들은 실질적으로 동일한 캐패시턴스를 가지는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 복수개의 파워 디커플링 캐패시터 서브 어레이들은 실질적으로 서로 다른 캐패시턴스를 가지는 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 제1 전압 및 상기 제2 전압은 상기 메모리 셀 어레이의 동작을 위하여 사용되는 전압들이거나, 상기 주변 회로의 동작을 위하여 사용되는 전압들인 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 주변 회로는 복수개의 기능 블록들을 구비하고,
    상기 복수개의 파워 디커플링 캐패시터 어레이들 각각은
    상기 메모리 셀 어레이를 둘러싸는 영역 또는 상기 복수개의 기능 블록들이 배치되지 않은 영역에 배치되는 반도체 메모리 장치.
KR1020180066600A 2018-06-11 2018-06-11 반도체 메모리 장치, 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 포함하는 메모리 시스템 KR20190140162A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180066600A KR20190140162A (ko) 2018-06-11 2018-06-11 반도체 메모리 장치, 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 포함하는 메모리 시스템
US16/189,421 US20190378556A1 (en) 2018-06-11 2018-11-13 Semiconductor memory device, power decoupling capacitor array thereof, and memory system having the same
CN201910269908.5A CN110580923A (zh) 2018-06-11 2019-04-03 半导体存储器件、电力去耦电容器阵列及存储器系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180066600A KR20190140162A (ko) 2018-06-11 2018-06-11 반도체 메모리 장치, 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20190140162A true KR20190140162A (ko) 2019-12-19

Family

ID=68764236

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180066600A KR20190140162A (ko) 2018-06-11 2018-06-11 반도체 메모리 장치, 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 포함하는 메모리 시스템

Country Status (3)

Country Link
US (1) US20190378556A1 (ko)
KR (1) KR20190140162A (ko)
CN (1) CN110580923A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114441B1 (en) * 2020-10-15 2021-09-07 Nanya Technology Corporation Semiconductor memory device
KR20220056668A (ko) * 2020-10-28 2022-05-06 삼성전자주식회사 집적 회로 반도체 소자
KR20220070145A (ko) * 2020-11-20 2022-05-30 삼성전자주식회사 반도체 패키지

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204723B1 (en) * 1999-04-29 2001-03-20 International Business Machines Corporation Bias circuit for series connected decoupling capacitors
US8901704B2 (en) * 2006-04-21 2014-12-02 SK Hynix Inc. Integrated circuit and manufacturing method thereof
US9215807B2 (en) * 2012-09-25 2015-12-15 Apple Inc. Small form factor stacked electrical passive devices that reduce the distance to the ground plane
KR20150022380A (ko) * 2013-08-23 2015-03-04 에스케이하이닉스 주식회사 레저바 캐패시터 및 그를 갖는 반도체 메모리 장치
KR20170022477A (ko) * 2015-08-20 2017-03-02 에스케이하이닉스 주식회사 반도체 메모리 장치

Also Published As

Publication number Publication date
US20190378556A1 (en) 2019-12-12
CN110580923A (zh) 2019-12-17

Similar Documents

Publication Publication Date Title
US6333866B1 (en) Semiconductor device array having dense memory cell array and heirarchical bit line scheme
US11355177B2 (en) Vertical memory device
US7462912B2 (en) Semiconductor memory device having power decoupling capacitor
KR20190140162A (ko) 반도체 메모리 장치, 이 장치의 파워 디커플링 캐패시터 어레이, 및 이 장치를 포함하는 메모리 시스템
CN110931058B (zh) 具有puc结构的存储器件
JPH04257260A (ja) リードオンリメモリ集積回路
KR100937311B1 (ko) 집적 장치, 집적 회로 장치, 내장된 메모리를 가지는 집적회로 및 강자성 메모리 셀의 구동 방법
KR100869555B1 (ko) 반도체기억장치
WO2013051175A1 (ja) 半導体集積回路装置
US10984866B2 (en) Non-volatile memory device utilizing dummy memory block as pool capacitor
US6815742B2 (en) System with meshed power and signal buses on cell array
US5535153A (en) Semiconductor device
KR101100570B1 (ko) 내용 주소화 메모리
KR20210021676A (ko) 페이지 버퍼를 구비하는 반도체 메모리 장치
JP2004200637A (ja) 強誘電体メモリ
CN115172364B (zh) 半导体结构及存储器
JPH10303387A (ja) 半導体記憶装置
JP2005510866A (ja) 折り重ね式メモリー層
JP2024043155A (ja) メモリデバイス
JPH08227982A (ja) 高密度半導体記憶装置
TW202415226A (zh) 記憶體裝置
CN116746293A (zh) 存储器及电子设备
JPS5951562A (ja) 半導体メモリ・アレ−
JP2000243928A (ja) 半導体メモリ装置
JP2005079478A (ja) メモリ装置及び電子機器