KR101720393B1 - 반도체 패키지 및 그 형성 방법 - Google Patents

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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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Abstract

본 발명의 실시예들은 반도체 패키지 및 그 형성 방법을 포함한다. 일실시예는, 제1 다이, 제1 전기 연결부, 및 제1 다이와 제1 전기 연결부에 연결된 제1 재배선층을 포함하는 제1 다이 패키지를 형성하는 단계, 제1 다이 패키지 위에 언더필을 형성하는 단계, 제1 전기 연결부의 일부분을 노출시키기 위해 개구부를 갖도록 언더필을 패터닝하는 단계, 상기 언더필의 개구부 내에서 제1 전기 연결부에 연결된 접합 구조체에 의해 제1 다이 패키지에 제2 다이 패키지를 접합하는 단계를 포함하는 방법이다.

Description

반도체 패키지 및 그 형성 방법{SEMICONDUCTOR PACKAGES AND METHODS OF FORMING THE SAME}
본 발명은 반도체 패키지 및 그 형성 방법에 관한 것이다.
반도체 디바이스는 퍼스널 컴퓨터, 휴대 전화, 디지털 카메라, 기타 전자 기기 등의 다양한 전자 응용에 사용된다. 반도체 디바이스는 일반적으로, 반도체 기판 위에 절연 또는 유전층, 도전층, 및 반도체 재료층을 순차적으로 증착하고 그 위에 회로 성분 및 소자를 형성하기 위해 리소그래피를 사용하여 다양한 재료층을 패턴형성(패터닝)함으로써 제조된다.
반도체 산업은 각종 전자 부품(예를 들면, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 향상시킴으로 인해 급속한 성장을 하고 있다. 대부분의 경우, 이러한 집적 밀도의 향상은 반도체 공정의 노드를 축소(예를 들어, 공정 노드를 20 nm 이하로 줄임)함으로써 온 결과이다. 소형화, 고속화, 및 큰 대역폭뿐만 아니라 저전력 및 낮은 대기 시간의 요구가 최근에 늘어남에 따라, 반도체 다이의 보다 작고 보다 창의적인 패키징 기술에 대한 요구가 증가하고 있다.
다음의 상세한 설명과 첨부 도면으로부터, 본 발명의 특징들은 최상으로 이해될 것이다. 업계의 표준 관행에 따라 여러 피처들을 그 축척에 맞게 도시하지 않았음을 주의해야 한다. 실제로, 설명의 명확성을 위해 각종 피처들의 치수를 임의로 늘이거나 줄일 수 있다.
도 1a 내지 도 1j는 일부 실시예에 따른 제1 패키지를 형성하는 중간 단계들에서의 단면도를 나타낸다.
도 2a 내지 도 2c는 일부 실시예에 따른, 도 1a 내지 도 1j의 제1 패키지에 제2 패키지를 부착하고 패키지를 반도체 패키지들로 개별화하는 중간 단계들에서의 단면도를 나타낸다.
도 3a 내지 도 3c는 일부 실시예에 따른 반도체 패키지의 단면도를 나타낸다.
도 4a 및 도 4b는 다른 실시예에 따른 반도체 패키지를 형성하는 중간 단계들에서의 단면도를 나타낸다.
도 5a 내지 도 5c는 다른 실시예에 따른 반도체 패키지의 단면도를 나타낸다.
도 6, 도 7a 및 도 7b는 다른 실시예에 따른 반도체 패키지를 형성하는 중간 단계들에서의 단면도를 도시한다.
도 8은 일부 실시예에 따른 반도체 패키지의 단면도이다.
이하의 설명에서는 제시된 기술 주제의 다양한 특징을 구현하기 위한 많은 다양한 실시예 또는 예시를 제시한다. 본 발명을 간략화하기 위해 이하에서는 특정의 구성요소 및 구조의 예를 설명한다. 이들은 물론, 단지 예시일 뿐이며 제한의 목적으로 의도된 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처(feature) 위에 제1 피처를 형성한다고 하면, 여기에는, 제1 및 제2 피처들이 직접 접촉되도록 형성하는 실시예들이 포함될 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 추가적인 피처들을 제1 및 제2 피처 사이에 형성할 수 있는 실시예들이 포함될 수도 있다. 또한, 본 설명에서는 각 예에서 참조 번호 및/또는 문자를 반복 사용할 수 있다. 이러한 반복 사용은 단순성 및 명료성을 위한 것이며, 그 자체가, 다양한 실시예 및/또는 구성들 간의 관계성을 나타내는 것은 아니다.
또한, 도면에 도시한 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서의 편의를 위해 본원에서는 예컨대, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 상대적 공간상 용어가 사용될 수 있다. 이러한 상대적 공간상 용어들은 도면에 묘사된 방향뿐만 아니라, 사용하거나 운용하는 소자의 다른 방향도 포함하는 것으로 의도된 것이다. 소자는 다른 방향을 향할 수도 있고(90도 또는 다른 방향으로 회전), 본원에 사용한 상대적 공간상 표현을 적절하게 해석할 수 있다.
특정 상황에서의, 즉, 3차원(3D)의 집적 팬아웃(InFO: integrated fan-out) 패키지 온 패키지(PoP: package-on-package) 소자에 대한 구현 측면에서 실시예들을 설명할 것이다. 그러나 다른 실시예들을 다른 전기적으로 연결되는 소자들, 예를 들어, 패키지온패키지 어셈블리, 다이 대 다이(die-to-die) 어셈블리, 웨이퍼 대 웨이퍼(wafer-to-wafer) 어셈블리, 다이 대 기판 어셈블리, 패키지의 조립, 기판의 처리, 인터포저, 기판 등, 또는 입력부, 보드, 다이 또는 다른 부품들의 장착, 또는 연결 패키징, 또는 집적회로 또는 전기 부품들의 모든 형태의 장착 조합 등에 적용할 수도 있다.
도 1a 내지 도 1j는 일부 실시예에 따른 2개의 제1 반도체 패키지(100)를 형성하는 중간 단계들의 단면도를 나타낸다. 도 1a에서 제1 반도체 패키지는 캐리어 기판(102) 위의 접착층(104), 접착층(104) 위의 유전층(106), 그리고 유전층(106) 위의 시드(seed)층(108)을 포함한다. 캐리어 기판(102)은 이 캐리어 기판(102) 위에 있는 층들을 위한 기계적 지지체의 역할(제조 공정의 중간 작업 동안에)을 하는 임의의 적합한 기판일 수 있다. 캐리어 기판(102)은 글라스, 실리콘(예컨대, 실리콘 웨이퍼), 실리콘 산화물, 금속판, 세라믹 재료 등을 포함하는 웨이퍼일 수 있다.
접착층(104)은 캐리어 기판(102) 상에, 예를 들어 적층(라미네이트)으로 배치될 수 있다. 접착층(104)은, 자외선(UV) 글루, 광-열 변환(LTHC) 재료와 같은 접착제로 형성될 수 있거나, 또는 박막으로 형성된 적층 막일 수도 있다.
유전층(106)이 접착층(104) 위에 형성된다. 유전층(106)은 실리콘 질화물, 실리콘 카바이드, 실리콘 산화물일 수 있으며, 낮은 k의 유전체(가령, 탄소 도핑 산화물), 극히 낮은 k의 유전체(예컨대, 다공성의 탄소 도핑 실리콘 다이옥사이드와 폴리머(예를 들어 에폭시, 폴리이미드, 벤조시클로부텐(BCB), 폴리벤족사졸(PBO) 등)), 또는 이들의 조합일 수 있으나, 그 밖에 비교적 연질이며 대개는 유기질인 유전체 재료도 사용가능하다. 유전층(106)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 스핀온유전체(spin-on-dielectric) 공정 등, 또는 이들의 조합에 의해 증착될 수 있다.
시드층(108)이 유전층(106) 위에 형성된다. 시드층(108)은 구리, 티타늄, 니켈, 금 등, 또는 이들의 조합으로 이루어질 수 있다. 시드층(108)은 PVD, CVD, ALD 등, 또는 이들의 조합에 의해 증착될 수 있다.
도 1b는 시드층(108)을 패턴형성(패터닝)하고 전기 연결부(110)를 형성하는 것을 나타낸다. 시드층(108)은 에칭 공정 또는 임의의 다른 적합한 패터닝 공정에 의해 패터닝할 수 있다.
전기 연결부(110)가 시드층(108) 위에 형성 될 수 있고, 유전층(106)의 표면에 실질적으로 수직 방향으로 시드층(108)으로부터 연장된다. 일부 실시예에서, 전기 연결부(110)는 전기 도금을 통해 형성된다. 이들 한 실시예에서, 전기 연결부(110)는 구리, 알루미늄, 니켈, 금, 은, 팔라듐, 주석 등, 또는 이들의 조합으로 이루어지거나, 다수의 층을 포함하는 복합 구조를 가질 수 있다. 이들 한 실시예에서, 희생층(sacrificial layer)(112), 예컨대 포토레지스트가 캐리어 기판 위에 형성된다. 일부 실시예에서, 포토레지스트(112)는 시드층(108)에 형성 및 패터닝된 후에, 전기 연결부(110)가 이 패터닝된 포토레지스트(112)에 형성된다. 포토레지스트(112)는 예컨대 스핀온 공정과 같은 습식 공정에 의해, 또는 건조 상태의 필름을 적용하는 건식 공정에 의해 형성될 수 있다. 다수의 개구부가, 하부의 시드층(108)을 노출하도록 포토레지스트(112)에 형성된다. 그 다음, 도금 공정이, 전기 연결부(110)를 도금하기 위해 수행된다.
대안적인 한 실시예에서, 전기 연결부(110)는, 유전층(106) 위에 와이어 접합한 후에 접합 와이어의 일부가 각 접합 볼(bond ball)에 부착된 상태로 남도록 접합 와이어를 절단하여서 형성되는 스터드 범프(stud bump)이다. 예를 들어, 전기 연결부(110)는 하측 부분 및 상측 부분을 포함 할 수 있다. 하측 부분은 와이어 접합 내에 형성되는 접합 볼(도시하지 않았음)일 수 있고, 상측 부분은 접합 와이어의 나머지 부분일 수 있다(도시하지 않았음). 전기 연결부(110)의 상측 부분은 일정한 폭과 일정한 형상을 갖는데, 이는 상측 부분의 상부, 중간부, 및 하부에 걸쳐서 균일하다. 전기 연결부(110)는 와이어 접합기에 의해 접합될 수 있는 비솔더(non-solder) 금속 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 전기 연결부(110)는 구리 와이어, 금 와이어 등, 또는 이들의 조합으로 이루어지며, 다수의 층을 포함하는 복합 구조를 가질 수 있다. 와이어 접합의 한 실시예에서, 시드층(108) 및 희생층(112)은 생략될 수 있다.
전기 연결부(110)는 제1 패키지에 대한 배면 재배선층(redistribution layer)을 형성할 수 있다. 이 배면 재배선층은 제1 패키지에 다른 패키지(들) 또는 소자(들)를 연결하는 데 사용될 수 있다(도 2a 참조).
도 1c는 희생층(112)이 제거된 것을 도시한다. 희생층(112)은 예컨대 애싱(ashing) 또는 에칭 공정과 같은 적절한 제거 공정을 통해 제거될 수 있다.
도 1d는 유전층(106)에 부착되는 다이(120)를 도시한다. 다이(120)의 제1면은 접착층(126)을 통해 유전층(106)에 부착될 수 있다. 접착층(126)은 다이 부착 필름 등과 같은 임의의 적합한 접착제일 수 있다. 다이(120)는 단일 다이일 수 있거나, 두 개 이상의 다이일 수 있다. 다이(120)는 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU) 등 또는 이들의 조합과 같은 로직 다이를 포함할 수 있다. 일부 실시예에서, 다이(120)는 로직 다이와 메모리 다이를 모두 포함할 수 있는 다이 스택(도시하지 않았음)을 포함한다. 다이(120)는 제1 패키지(10) 및 이에 후속 연결되는 제2 패키지(200) 사이를 연결하는 광폭 I/O 다이와 같은 입/출력(I/O) 다이를 포함할 수 있다(도 2a 참조).
다이(120)는 다이(120)의 제2면에 있는 접촉 영역(124)을 포함한다. 일부 실시예에서, 접촉 영역(124)은 접합 패드이다. 접합 패드(124)는 다이(120)의 제2면 위에 형성될 수 있다. 일부 실시예에서, 접합 패드(124)는 다이(120)의 제2면 상에 있는 유전층(도시하지 않았음) 속으로 리세스(도시하지 않았음)을 형성함으로써 형성된다. 이 리세스는 접합 패드(124)가 유전층 내로 매립될 수 있도록 형성될 수 있다. 다른 실시예에서는, 접합 패드(124)를 유전층에 형성함으로써 생략할 수 있다. 접합 패드(124)는 후속 접합되는 제2 패키지(200)(도 2a 참조), 및/또는 전기 연결부(110)에 다이(120)를 전기적 및/또는 물리적으로 연결시킨다. 일부 실시예에서, 접합 패드(124)는 구리, 티타늄, 니켈, 금, 주석 등 또는 이들의 조합으로 이루어지는 얇은 시드층(도시하지 않았음)을 포함한다. 접합 패드(124)의 도전 재료가 이 얇은 시드층 위에 증착될 수 있다. 도전 재료는 전기 화학적 도금 공정, CVD, ALD, PVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 한 실시예에서, 접합 패드(124)의 도전 재료는 구리, 텅스텐, 알루미늄, 은, 금, 주석 등, 또는 이들의 조합이다.
한 실시예에서, 접촉 영역(124)은 티타늄층, 구리층, 및 니켈층의 3층의 도전 재료층을 포함하는 언더범프 금속화(UBM: underbump metallization) 영역이다. 그러나, 당업자는, 크롬/크롬-구리 합금/구리/금의 구성, 티타늄/티타늄 텅스텐/구리의 구성, 또는 구리/니켈/금의 구성 등과 같이 UBM(124)의 형성에 사용될 수 있는 많은 임의의 적합한 재료 또는 재료층의 구성이 있음을 알 것이다. UBM(124)에 사용가능한 적합한 재료 또는 재료층은 본 출원의 범위 내에 포함되는 것으로 전적으로 의도되었다.
도 1e는 다이(120)와 전기 연결부(110)의 캡슐화(encapsulation)를 도시한다. 일부 실시예에서, 다이(120)와 전기 연결부(110)는 몰딩 재료(130)에 의해 캡슐화된다. 몰딩 재료(130)는, 예를 들어 압축 몰딩을 이용하여 다이(120) 및 전기 연결부(110) 상에 몰딩될 수 있다. 일부 실시예에서, 몰딩 재료(130)는 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전 재료 등, 또는 이들의 조합으로 이루어진다. 몰딩 재료(130)를 경화시키기 위해 경화 단계가 수행될 수 있는데, 경화는 열 경화, UV 경화 등, 또는 이들의 조합으로 수행될 수 있다.
일부 실시예에서, 다이(120), 접촉 영역(124), 전기 연결부(110)는 몰딩 재료(130) 내에 매립되며, 몰딩 재료(130)의 경화 후에 평탄화 공정(예컨대, 연삭)이 도 1e에 도시된 바와 같이 몰딩 재료(130)에 대해 수행된다. 평탄화 공정은 접촉 영역(124)과 전기 연결부(110)의 상면 위에 있는 몰딩 재료(130)의 과잉 부분을 제거하는 데 사용된다. 일부 실시예에서, 접촉 영역(124)과 전기 연결부(110)의 표 면(110A)이 노출되며, 몰딩 재료(130)의 표면(130A) 및 다이(120)의 표면(120A)과 같은 높이가 된다. 전기 연결부(110)는 몰딩 관통 비아(TMV: through molding via), 패키지 관통 비아(TPV: through package via), 및/또는 InFo 관통 비아(TIV: through InFo via)라고 지칭될 수 있으며, 이하에서는 TIV(110)으로 부르기로 한다.
다른 실시예에서 접촉 영역(124)은 다이(120)의 제2면으로부터 다이(120) 내로 부분적으로 전개되는 비아이며, 일부 실시예에서 비아는 완전히 다이(120)를 관통해 전개된다. 비아(124)는 다이(120)에 구멍(도시하지 않았음)을 형성하는 에칭 공정에 의해 형성될 수 있으며, 이 구멍에는 구리, 알루미늄, 니켈, 금, 은, 팔라듐, 주석 등, 또는 이들의 조합으로 된 도전 재료를 채울 수 있다. 그리고 다수의 층을 포함하는 복합 구조를 가질 수 있다. 다이(120)는 또한 시드층, 배리어(barrier)층, 라이너(liner) 등, 또는 이들의 조합을 포함할 수 있다.
도 1f는 다이(120), TIV(110), 및 몰딩 재료(130) 위에 재배선층(131)을 형성한 것을 나타낸다. 재배선층(131)은 하나 이상의 금속층을 포함할 수 있는데, 이는 때로는 M1 및/또는 MN이라고 부른다. 여기서 금속층 M1은 다이(120)에 바로 인접한 금속층이며, 금속층 MN은(때로는 상부 금속층 MN이라 함)은 다이(120)로부터 가장 먼 금속층이다. 설명 전반에 걸쳐, 용어 "금속층"은 동일한 층에 있는 금속선(132)의 집합을 의미한다. 재배선층(131)은 하나 이상의 패시베이션(passivation)층(134)을 포함할 수 있는데, 하나 이상의 금속층(M1 내지 MN)이 하나 이상의 패시베이션층(134)에 배치된다.
상기 패시베이션층(134)은 실리콘 질화물, 실리콘 카바이드, 실리콘 산화물일 수 있으며, 낮은 k의 유전체(가령, 탄소 도핑 산화물), 극히 낮은 k의 유전체(예컨대, 다공성의 탄소 도핑 실리콘 다이옥사이드와 폴리머(예를 들어 에폭시, 폴리이미드, BCB, 솔더 레지스트(SR) 등)), 또는 이들의 조합일 수 있으나, 그 밖에 비교적 연질이며 대개는 유기질인 유전체 재료도 사용가능하며, CVD, PVD, ALD, 스핀온유전체 공정, 적층 공정 등, 또는 이들의 조합에 의해 증착될 수 있다. 패시베이션층(134)은 이를 경화시키는 경화 공정을 거칠 수 있는데, 경화는 열 경화, UV 경화 등, 또는 이들의 조합일 수 있다.
금속층(132)은 단일 및/또는 이중 다마신 공정(damascene process), 선 비아 공정(via-first process), 또는 선 금속 공정(metal-first process)을 사용하여 형성될 수 있다. 금속층 및 비아(132)는 장벽(barrier) 층이 있거나 없는, 구리, 알루미늄, 티타늄 등, 또는 이들의 조합과 같은 도전 재료로 형성될 수 있다.
다마신 공정은 두 층의 상부 표면이 동일 평면이 되도록 다른 층에 매립되는 패턴층을 형성하는 공정이다. 트렌치 또는 비아 중 하나만을 생성하는 다마신 공정을 단일 다마신 공정이라고 한다. 트렌치와 비아를 동시에 모두 생성하는 다마신 공정을 이중 다마신 공정이라고 한다.
예시적인 실시예에서, 금속층(132)은 이중 다마신 공정을 사용하여 형성된다. 이 예에서, M1층의 형성은 최하위 패시베이션층(134) 상의 에칭저지층(etch stop layer)(도시하지 않았음) 및 이 에칭저지층 상의 그 다음 패시베이션층(134)에서부터 시작할 수 있다. 다음 번 패시베이션층(132)이 증착되면, 이 다음 번 패시베이션층(134)의 일부는 트렌치와 비아와 같은 리세싱된 피처를 형성하기 위하여 에칭될 수 있다. 이 리세싱된 피처에는 재배선층(134)의 상이한 영역들을 연결하고 금속선(132) 및 비아를 수용하기 위하여 도전 재료가 채워질 수 있다. 이 공정은 나머지 금속층에서 MN층까지 반복 수행될 수 있다.
재배선층(131)은 제1 패키지(100)에 대한 전면(앞면) 재배선층이라 할 수 있다. 이 전면 재배선층(131)은 하나 이상의 패키지, 패키 기판, 소자 등, 또는 이들의 조합을, 연결부(136)를 통해 제1 패키지(100)와 연결하는 데 이용할 수 있다(도 1g 참조).
금속층(132) 및 패시베이션층(134)의 개수는 단지 예시를 목적으로 도시한 것으로서, 제한적인 것이 아니다. 도시된 하나의 금속층보다 더 많거나 더 적은 층수도 가능하다. 도 1f에 도시된 것과 다른 수의 패시베이션층 및 금속층이 있을 수 있는 것이다.
도 1g는 재배선층(131) 위에 도전 커넥터(136) 세트가 형성되고 전기적으로 연결되는 것을 도시한다. 도전 커넥터(136)는 솔더 볼, 금속 기둥, 제어형 붕괴 칩 연결(C4: controlled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG: electroless nickel-electroless palladium-immersion gold)으로 형성된 범프 등이다. 도전 커넥터(136)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합인 도전 재료를 포함할 수 있다. 도전 커넥터(136)가 솔더 범프인 실시예에서, 도전 커넥터(136)는 먼저, 증착, 전기 도금, 인쇄, 솔더 전사, 볼 탑재 등과 같이 일반적으로 사용되는 방법을 통해 솔더층을 형성함으로써 형성된다. 솔더층이 구조체 위에 형성되면, 재료를 원하는 범프 형상으로 정형하기 위하여 리플로우(reflow)를 수행할 수 있다. 다른 실시예에서, 도전 커넥터(136)는, 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 기둥(예컨대 구리 기둥)이다. 금속 기둥에는 솔더가 없을 수 있으며, 실질적으로 수직인 측벽을 갖는다. 일부 실시예에서, 금속캡층(도시하지 않았음)이 금속 기둥 커넥터(136)의 상부에 형성된다. 금속캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있으며, 도금 공정에 의해 형성될 수 있다.
도시하지는 않았지만, UBM(도시하지 않았음)에 연결된 도전 커넥터(136)로써 재배선층(131)에 연결된 UBM이 존재할 수 있다. UBM은 개구부 세트(도시하지 않았음)를 먼저 형성함으로써 형성될 수 있는데, 이는 금속층 MN 내의 금속선(132)의 표면을 노출시키기 위하여 최상부 패시베이션층(134)을 관통하여 형성될 수 있다. UBM은 패시베이션층(134)에서 이들 개구부를 통해 연장될 수 있으며, 또한 패시베이션층(134)의 표면을 따라 연장될 수 있다. UBM은 티타늄층, 구리층, 및 니켈층의 세 개의 도전 재료층을 포함할 수 있다. 그러나, 당업자는 UBM의 형성에 적합한 크롬/크롬-구리 합금/구리/금의 구성, 티타늄/티타늄 텅스텐/구리의 구성, 또는 구리/니켈/금의 구성과 같은 재료 및 재료층의 적절한 구성이 많이 있음을 이해할 것이다. UBM에 사용가능한 적합한 재료 또는 재료층은 본 출원의 범위 내에 포함되는 것으로 전적으로 의도되었다.
도 1h는 본 발명의 일 실시예에 있어서, 유전층(106)을 노출시키기 위해 기판 캐리어(102) 및 접착층(104)을 제거하는 것을 나타낸다. 이 실시예에서, 캐리어 기판(102)과 접착층(104)을 제거하는 동안, 제1 패키지는, 프레임(138)에 도전 커넥터(136)가 접하도록 프레임(138) 위에 배치된다.
도 1i는 다른 실시예에 있어서, 유전층(106)을 노출시키기 위해 기판 캐리어(102) 및 접착층(104)을 제거하는 것을 나타낸다. 이 실시예에서, 제1 패키지는, 캐리어 기판(102)과 접착층(104)이 제거되는 동안, 제2 캐리어 기판(140)에 도전 커넥터(136)가 접하도록 제2 캐리어 기판(140) 상에 배치된다. 이 실시예에서는 박리가능 접착제(142)에 도전 커넥터(136)가 매립되도록 제2 캐리어 기판(140) 상에 있는 박리가능 접착제(142)를 포함할 수 있다. 박리가능 접착제(142)는 제2 캐리어 기판(140)에 제1 패키지(100)를 고정하는 데 도움이 될 수 있다. 캐리어 기판(102)이 제거된 후, 박리가능 접착제(142)는, 열 공정, 화학적 박리 공정, 레이저 제거, UV 처리 등, 또는 이들의 조합을 포함하는 박리 기법에 의해 제거될 수 있다.
도 1j는 유전층(106)이 제거된 것을 도시한다. 유전층(106)은 에칭 공정과 같은 적절한 제거 공정을 통해 제거될 수 있다. 유전층(106)이 제거된 후, 다이(120) 및 TIV(110)의 일부는 노출된다. TIV(110)의 배면 표면(110B)이 노출되는데, 여기에는 시드층(108)이 포함될 수 있다. 또한, 다이(120)의 배면 표면(120B)이 노출되는데, 여기에는 접착층(126)이 포함될 수 있다. 일부 실시예에서, TIV(110)에는 예를 들어, 유전층(106)의 제거 후에 에칭 공정에 의해서 리세싱될 수 있다. 일부 실시예에서, 접착층(126)은 다이(120)의 표면을 노출시키도록 제거된다. 다른 실시예에서는, 캐리어 기판(102)에 다이(120)를 부착할 때에 접착층(126)이 사용되지 않았다(도 1c 참조). 일부 실시예에서, 표면 130B 및 120B는 표면 110B와 실질적으로 동일 평면이거나 더 높다. 즉, TIV(110)가 몰딩 재료(130) 내로 리세싱될 수 있다.
도 2a 내지 도 2c는 일부 실시예에 따른, 도 1a 내지 도 1j의 제1 패키지에 제2 패키지를 부착하고 패키지를 반도체 패키지들로 개별화하는 중간 단계의 단면도를 나타낸다. 도 2a를 참조하면, 제2 패키지(200)는 도전 커넥터(210) 세트로써 제1 패키지(100)에 접합되어서 반도체 패키지(300)를 형성한다.
제2 패키지(200) 각각은 기판(202) 및 이 기판(202)에 결합되는 하나 이상의 적층 다이(212)(212A 및 212B)를 포함한다. 기판(202)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물(카바이드), 갈륨 비소, 인듐 비소, 인듐 인화물, 실리콘 게르마늄 카바이드, 갈륨 비소 포스파이드, 갈륨 인듐 포스파이드, 이들의 조합 등과 같은 화합물 재료도 사용될 수 있다. 또한, 기판(202)은 절연체상 실리콘(SOI: silicon-on-insulator) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 절연체상 실리콘 게르마늄(SGOI), 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 다른 실시예에서, 기판(202)은 유리섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 한 가지 코어 재료의 예를 들면, FR4와 같은 유리 섬유 수지를 들 수 있다. 코어 재료에 대한 대안에는, 비스말레이미드 트리아진(BT: bismaleimide-triazine) 수지가 있고, 또는, 다른 인쇄 회로 기판(PCB) 재료 또는 필름이 있다. 아지노모토 빌드업 필름(ABF: Ajinomoto build-up film) 또는 다른 라미네이트와 같은 빌드업 필름(buildup film)을 기판(202)으로 사용할 수 있다. 기판(202)은 패키지 기판(202)이라고 부를 수 있다.
기판(202)에는 능동 및 수동 소자가 포함될 수 있다(도 2a에는 도시하지 않았음). 당업자 이해할 것인바, 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 많은 다양한 소자를 사용하여 반도체 패키지(300)의 설계의 구조적 및 기능적 요구를 생성할 수 있다. 소자들은 임의의 적절한 방법을 사용하여 형성할 수 있다.
기판(202)은 또한 금속화층(도시하지 않았음)과 관통 비아(208)를 포함할 수 있다. 금속화층은 능동 및 수동 소자 위에 형성될 수 있으며, 기능적 회로를 구성하도록 각종 소자를 연결하게끔 설계된다. 금속화층은 유전층(예컨대, 낮은 k의 유전체 물질)과 도전 재료(예를 들어, 구리)와 도전 재료층을 상호 연결하는 비아들로써 교번하는 층을 구성할 수 있으며, 임의의 적절한 공정을 통해 형성될 수 있다(예를 들면 증착, 다마신, 이중 다마신 등). 일부 실시예에서, 기판(202)에는 능동 및 수동 소자가 실질적으로 포함되지 않는다.
기판(202)의 제1면 위에는 적층 다이(212)와 연결되는 접합 패드(204)가 있을 수 있고, 기판(202)의 제2면(제1면의 반대 면임)에는 도전 커넥터(210)에 연결되는 접합 패드(206)가 있을 수 있다. 일부 실시예에서, 접합 패드(204 및 206)는 기판(202)의 제1면 및 제2면 상의 유전층(도시하지 않음) 내로의 리세스(도시하지 않았음)를 형성하여서 형성된다. 리세스는 접합 패드(204 및 206)가 유전층에 매립될 수 있도록 형성될 수 있다. 다른 실시예에서, 접합 패드(204 및 206)가 유전층 상에 형성될 수 있으므로 리세스는 생략된다. 일부 실시예에서, 접합 패드(204 및 206)는 구리, 티타늄, 니켈, 금, 팔라듐 등, 또는 이들의 조합으로 이루어지는 얇은 시드층(도시하지 않았음)을 포함한다. 접합 패드(204 및 206)의 도전 재료는 이 얇은 시드층 위에 증착될 수 있다. 도전 재료는 전기 화학적 도금 공정, 무전해 도금 공정, CVD, ALD, PVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 한 실시예에서, 접합 패드(204 및 206)의 도전 재료는 구리, 텅스텐, 알루미늄, 은, 금 등, 또는 이들의 조합이다.
한 실시예에서, 접합 패드(204 및 206)는 티타늄층, 구리층, 및 니켈층의 세 개의 도전 재료층을 포함하는 UBM이다. 그러나, 당업자는 UBM(204, 206)의 형성에 적합한 크롬/크롬-구리 합금/구리/금의 구성, 티타늄/티타늄 텅스텐/구리의 구성, 또는 구리/니켈/금의 구성과 같은 재료 및 재료층의 적절한 구성이 많이 있음을 이해할 것이다. UBM(204, 206)에 사용가능한 적합한 재료 또는 재료층은 본 출원의 범위 내에 포함되는 것으로 전적으로 의도되었다. 일부 실시예에서, 관통 비아(208)는 기판(202)을 통해 전개되며, 적어도 하나의 접합 패드 206에 적어도 하나의 접합 패드 204를 연결시킨다.
도시한 실시예에서, 적층 다이(212)는 와이어 접합(214)에 의해 기판(202)에 결합되지만, 다른 연결법, 예컨대 도전 범프도 사용될 수 있다. 한 실시예에서, 적층 다이(212)는 적층된 메모리 다이이다. 예를 들어, 적층 메모리 다이(212)는 저전력(LP)의 더블 데이터 레이트(DDR) 메모리 모듈, 가령, LPDDR1, LPDDR2, LPDDR3, 또는 이와 유사한 메모리 모듈 등의 메모리 모듈을 포함할 수 있다.
일부 실시예에서, 적층 다이(212) 및 와이어 접합(214)은 몰딩 재료(216)에 의해 캡슐화될 수 있다. 몰딩 재료(216)는 예를 들어 압축 몰딩에 의해서 적층 다이(212) 및 와이어 접합(214) 위에 몰딩될 수 있다. 일부 실시예에서, 몰딩 재료(216)는 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전재료 등, 또는 이들의 조합이다. 몰딩 재료(216)를 경화시키기 위해 경화 단계를 수행할 수 있는데, 경화는 열 경화, UV 경화 등, 또는 이들의 조합일 수 있다.
일부 실시예에서, 적층 다이(212) 및 와이어 접합(214)은 몰딩 재료(216)에 매립되며, 몰딩 재료(216)의 경화 후에, 평탄화 공정(가령, 연삭)이 수행되어서 몰딩 재료(216)의 잉여 부분들을 제거하여, 제2 패키지(200)에 대해 실질적으로 평탄한 표면을 제공하도록 한다.
제2 패키지(200)가 형성된 후, 이 패키지(200)는 도전 커넥터(210), 접합 패드(206), 및 TIV(110)에 의해 제1 패키지(100)에 접합된다. 일부 실시예에서, 적층 메모리 다이(212)는 와이어 접합(214), 관통 비아(208), 접합 패드(204 및 206), 도전 커넥터(210), 그리고 TIV(110)을 통해 다이(120))에 결합될 수 있다.
도전 커넥터(210)는 상기 서술한 도전 커넥터(136)와 유사할 수 있어서, 그 설명을 여기서는 반복하지 않는다. 단, 도전 커넥터 210 및 136이 동일할 필요는 없다. 일부 실시예에서, 도전 커넥터(210)를 접합하기 전에, 도전 커넥터(210)는 무세척 플럭스 등의 플럭스(도시하지 않았음)로 코팅된다. 도전 커넥터(210)를 플럭스 내에 침지시킬 수도 있고, 또는 플럭스를 도전 커넥터(210) 상에 분사할 수도 있다. 다른 실시예에서는, 플럭스를 TIV(110)의 표면에 도포할 수 있다.
제2 패키지(200)와 제1 패키지(100) 사이의 접합은 솔더 접합이거나, 또는 직접적인 금속 대 금속 접합(예를 들면, 구리 대 구리 또는 주석 대 주석)일 수 있다. 한 실시예에서, 제2 패키지(200)는 리플로우 공정에 의해 제1 패키지(100)에 접합된다. 이 리플로우 공정 동안에, 도전 커넥터(210)는 접합 패드(206)와 TIV(110)에 접촉되어 제1 패키지(100)와 제2 패키지(200)를 물리적 전기적으로 연결시킨다. 접합 공정 후에, 금속간 화합물(IMC: intermetallic compound)(218)을, TIV(110) 및 도전 커넥터(210)의 계면에, 그리고 도전 커넥터(210) 및 접합 패드(206) 사이의 계면(도시하지 않았음)에 형성할 수 있다.
도 2b는 제1 패키지(100)와 제2 패키지(200) 사이에 그리고 도전 커넥터(210)들 사이에 언더필(underfill)(220)을 형성하는 것을 나타낸다. 언더필(220)은 액상 에폭시, 변형가능 겔, 실리콘 고무, 비도전성 필름, 폴리머, PBO, 폴리이미드, 솔더 레지스트, 또는 이들의 조합으로 형성할 수 있다. 언더필(220)은 도전 커넥터(210)의 구조적 지지체 역할을 하며, 제1 패키지(100)와 제2 패키지(200) 사이에 도전 커넥터(210)가 접합된 후에 모세관 힘을 이용하여 분출할 수 있다. 이들 실시예에서, 언더필(220)은 다이(120)의 배면 표면(120B)과 대각선으로 측벽(220A)이 있는 필렛(fillet)을 포함한다. 일부 실시예에서, 언더필(220)은 다이(120) 위에 개구부(222)가 남도록 형성된다.
도 2c는(300)이 반도체 패키지가 개별화(singulate)되는 것을 도시한다. 반도체 패키지(300)를 프레임(138)으로부터 분리시켜서 다이싱 테이프(dicing tape)와 같은 구조체(232) 위에 놓을 수 있다. 반도체 패키지(300)는 예컨대 다이 톱, 레이저 등, 또는 이들의 조합과 같은 절삭 툴(234)을 이용해 개별화할 수 있다.
도 1a 내지 1j 및 도 2a 내지 2c의 제1 패키지(100) 및 제2 패키지(200)의 개수는 단지 예시를 위한 것으로서, 제한적인 것이 아니다. 예시된 두 개의 패키지보다 더 많거나 더 적은 패키지가 있을 수 있는 것이다.
도 3a 내지 3c는 일부 실시예에 따른 반도체 패키지(300)의 단면도를 나타낸다. 도 3a를 참조하면, 본 실시예는 필렛을 포함하는 언더필(220)을 갖는다. 제1 패키지(100)는 폭 W100을 가지며, 제2 패키지는 폭 W200을 갖고, 언더필(220)은 제1 및 제2 패키지(100 및 200) 사이에 외측 폭 W220을 갖는다. 언더필(220)의 개구부(222)는 폭 W222를 갖고 다이(120)는 폭 W120을 갖는다. 한 실시예에서, 폭 W220은 폭 W100과 동일하거나 이보다 작고, 폭 W200은 폭 W220과 동일하거나 이보다 작고, 폭 W222는 폭 W120과 동일하거나 이보다 작다. 다른 실시예에서, 폭 W220은 폭 W100보다 작고, 폭 W200은 폭 W220보다 작고, 폭 W222는 폭 W120보다 작다. 언더필(220)은 제1 및 제2 패키지(100 및 200) 사이에 높이 H220을 갖는다(때로는 이를 스탠드오프 높이(standoff height)라 함). 한 실시예에서, 높이 H220은 약 1 ㎛ 내지 약 200 ㎛이다.
도 3b는 반도체 패키지(300)의 다른 실시예를 도시한다. 이 실시예는, 언더필(220)에 개구부가 없다는 것(도 3a의 222 참조)을 제외하고는 도 3a의 이전 실시예와 유사하다. 개구부(222)는 반도체 패키지(300)의 중심 영역이 아닌 외부 가장자리 주위에만 언더필(220)을 형성함으로써 형성할 수 있다. 이 실시예의 상세 내용은 전술한 실시예와 유사하므로 여기서는 반복 설명하지 않는다.
도 3c는 반도체 패키지(300)의 또 다른 실시예를 도시한다. 본 실시예는 제1 패키지(100) 및 언더필(220) 사이에 개재된 버퍼층(230)이 있다는 것을 제외하고는 도 3b의 이전 실시예와 유사하다. 이 실시예의 상세 내용은 전술한 실시예와 유사하므로 여기서는 반복 설명하지 않는다.
버퍼층(230)은 다이(120)(그리고, 있는 경우에는, 접착층(126)), TIV(110), 및 몰드 재료(130) 위에 형성된다. 버퍼층(230)은 폴리이미드, PBO 등의 폴리머로 형성될 수 있다. 버퍼층(230)은 또한 LTHC 재료일 수도 있다. 한 실시예에서, 버퍼층(230)은 약 0.1 ㎛ 내지 약 20 ㎛의 두께를 갖도록 형성된다.
제1 패키지(100)에서 유전층(106)을 제거함으로써, 제1 패키지(100)의 휘어짐이 감소될 수 있으며, 따라서, 제1 패키지(100)와 제2 패키지(200) 사이에 동일 평면성 및 스탠드오프 높이의 제어성을 향상시킬 수 있다. 또한, 무세척 플럭스의 사용에 의해 제1 패키지(100)와 제2 패키지(200) 사이의 플럭스 잔류 문제를 없앤다. 또한, 개별화 공정 전에 언더필(220)을 형성함으로써, 개별화 공정에서의 이물질로 인한 전기적 장애(예를 들어, 도전 커넥터 사이의 단락)로부터 도전 커넥터(210)가 보호된다. 또한, 두 개의 반도체 패키지(300) 사이의 언더필의 오염, 그리고 인접하는 제2 패키지(200) 사이에서 언더필이 기어 올라가는 문제는, 제2 패키지(200)의 폭이 제1 패키지(100)의 폭보다 작게 만들어 반도체 패키지(300) 사이의 언더필(220)을 더 넓게 해줌으로써 방지된다.
도 4a 및 도 4b는 다른 실시예에 따른 반도체 패키지(300)를 형성하는 중간 단계의 단면도를 나타낸다. 본 실시예는, 언더필(220)이 제1 패키지(100)가 제2 패키지(200)에 접합되기 전에 형성 및 패터닝된다는 것을 제외하고는 도 1a 내지 도 1j, 도 2a 내지 도 2c에 도시된 이전 실시예와 유사하다. 이 실시예의 상세 내용은 전술한 실시예와 유사하므로 여기서는 반복 설명하지 않는다.
도 4a는 도 1a 내지 도 1j에 도시된 단계들이 이미 종료된 후의 중간 제조 단계를 도시한다. 도 1j에 나타낸 단계 후에, 언더필(220)이 다이(120), 몰딩 재료(130), 및 TIV(110) 위에 형성된다. 언더필(220)은, CVD, PVD, 또는 ALD에 의해 증착될 수도 있고, 스핀온 공정, 스크린 인쇄 공정과 같은 습식 공정에 의해서 또는 건조 필름 상에서의 압연에 의한 건식 공정에 의해 형성될 수도 있다. 언더필(220)을 형성한 후, 언더필(220)을 패터닝하여 TIV(110)(그리고, 존재한다면 시드층(108)에도)의 일부분을 노출시키기 위하여 TIV(110) 위에 개구부(224)를 형성한다. 일부 실시예에서, 언더필(220)은 다이(120) 위에(그리고 존재한다면 접착층(126) 위에도) 개구부(222)를 형성하도록 패터닝된다. 언더필(220)은 적절한 포토 리소그래피 기법 및 에칭(가령, 레이저 에칭) 공정을 사용하여 패턴화될 수 있다. 개구부 222는 폭 W222로 형성되고, 개구부 224는 폭 W224로 형성된다. 한 실시예에서, 폭 W222는 폭 W120과 동일하거나 이보다 작고, 폭 W224는 TIV(110)의 폭 W110과 동일하거나 이보다 작다. 다른 실시예에서, 폭 W222는 폭 W120보다 작고, 폭 W224는 폭 W110보다 작다. 버퍼층(230)을 포함하는 실시예에서(도 3c 및 도 5c 참조) 개구(224) 내의 버퍼층(230)의 개구부의 폭은 폭 W224보다 작거나 동일하다. 언더필(220)은 약 1 ㎛ 내지 약 200 ㎛의 높이 H220을 갖도록 형성될 수 있다. 이 실시예에서는, 언더필(220)은 다이(120)의 배면 표면(120B)에 실질적으로 수직인 측벽(220A)을 갖는다. 일부 실시예에서, 언더필(220)은 인접한 제1 패키지(100)들 사이의 절단선 내에 언더필(220)이 없도록 패터닝된다.
도 4b는 도 4a의 제1 패키지(100)에 제2 패키지(200)를 부착하는 것을 도시한다. 이는 접합 공정 중에 언더필(220)이 존재하는 것을 제외하고는, 도 2a에서 전술한 공정과 유사하다. 이 실시예의 상세 내용은 전술한 실시예와 유사하므로 여기서는 반복 설명하지 않는다. 패키지(200 및 100)는 도 2c에서 상술한 바와 같이 개별화될 것이다.
도 5a 내지 도 5c는 다른 실시예에 따른 반도체 패키지(300)의 단면도를 나타낸다. 이들 실시예는, 패키지를 서로 접합하기 전에 언더필(220)이 형성되고 언더필(220)의 측벽(220A)이 다이(120)의 배면에 실질적으로 수직이며 필렛이 없다는 점을 제외하고 도 3a 내지 3c에서 상술한 실시예와 유사하다. 이 실시예의 상세 내용은 전술한 실시예와 유사하므로 여기서는 반복 설명하지 않는다.
도 5a를 참조하면, 언더필(220)은 다이(120) 위에 개구부(222)를 갖는다. 도 5b는 다이(120) 위에 개구부를 갖지 않는 언더필(220)을 도시한다. 도 5c는 제1 패키지(100) 위에 버퍼층(230)이 있는 반도체 패키지(300)를 도시한다.
제1 패키지(100)에서 유전층(106)을 제거하고 패키지들을 접합하기 전에 언더필(220)을 형성함으로써, 제1 패키지(100)의 휘어짐이 감소될 수 있으며, 따라서, 제1 패키지(100)와 제2 패키지(200) 사이에 동일 평면성 및 스탠드오프 높이의 제어성을 향상시킬 수 있다. 또한, 개별화 공정 전에 언더필(220)을 형성함으로써, 개별화 공정에서의 이물질로 인한 전기적 장애(예를 들어, 도전 커넥터 사이의 단락)로부터 도전 커넥터(210)가 보호된다. 또한, 두 개의 반도체 패키지(300) 사이의 언더필의 오염, 그리고 인접하는 제2 패키지(200) 사이에서 언더필이 기어 올라가는 문제는, 제2 패키지(200)의 폭이 제1 패키지(100)의 폭보다 작게 만들어 반도체 패키지(300) 사이의 언더필(220)을 더 넓게 해줌으로써 방지된다.
도 6, 도 7a 및 도 7b는 다른 일부 실시예에 따른 반도체 패키지를 형성하는 중간 단계의 단면도를 도시한다. 본 실시예는 유전층(106)을 에칭 공정이 아닌 연삭 가공으로 제거하는 것을 제외하고는 상술한 도 1j의 실시예와 유사하다. 이 실시예의 상세 내용은 전술한 실시예와 유사하므로 여기서는 반복 설명하지 않는다.
이 실시예에서, 연삭 공정은 화학적 기계적 연마(CMP) 공정일 수 있다. 연삭 공정은 시드층(108)과 접착층(126)을 제거할 수 있다. 일부 실시예에서, 표면(130B, 120B, 110B)은 실질적으로 동일 평면상에 있다. 일부 다른 실시예에서, 표면 130B 및 120B는 실질적으로 동일 평면상에 있고, 표면 110B는 몰딩 재료(130) 내로 리세싱된다.
본 실시예의 공정은 도 2a 내지 도 2c에 설명한 바와 같이, 제2 패키지(200)의 부착 및 개별화로 계속 진행될 수 있다. 이 실시예는 도 2a 내지 도 3c 및 도 4a 및 도 5c에 나타낸 것과 같은 언더필 방식 중 하나를 채용할 수 있다.
도 7a는 도 2a 내지 도 3c의 필렛이 있는 언더필 방식으로 된 도 6의 제1 패키지(100)로부터의 반도체 패키지(300)의 단면도를 도시한다. 언더필(220)에 개구(222)가 있는 것으로 도시되어 있지만, 이 개구부(222)는 생략할 수 있다. 도 7b는 도 4a 내지 도 5c로부터의 필렛이 없는 언더필 방식으로 된 도 6의 제1 패키지(100)로부터의 반도체 패키지(300)의 단면도를 도시한다.
도 8은 일부 실시예에 따른 반도체 패키지(400)의 단면도를 도시한다. 반도체 패키지(400)는 패키지 기판(402)에 장착되는 반도체 패키지(300)를 포함한다. 반도체 패키지(300)는 전술한 반도체 패키지(300)의 실시예들 중 어느 하나일 수 있다. 반도체 패키지(300)는 도전 커넥터(136)를 이용하여 패키지 기판(402)에 장착된다.
패키지 기판(402)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소, 인듐 인화물, 실리콘 게르마늄 카바이드, 갈륨 비소 포스파이드, 갈륨 인듐 포스파이드, 또는 이들의 조합과 같은 화합물 재료가 사용될 수도 있다. 또한, 패키지 기판(402)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 다른 실시예에서, 패키지 기판(402)은 유리섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 한 가지 코어 재료의 예를 들면, FR4와 같은 유리 섬유 수지를 들 수 있다. 코어 재료에 대한 대안에는, 비스말레이미드 트리아진(BT) 수지가 있고, 또는, 다른 PCB 재료 또는 필름이 있다. ABF 또는 다른 라미네이트와 같은 빌드업 필름을 패키지 기판(402)으로 사용할 수 있다.
패키지 기판(402)에는 능동 및 수동 소자가 포함될 수 있다(도 8에는 도시하지 않았음). 당업자 이해할 것인바, 트랜지스터, 커패시터, 저항기, 이들의 조합 과 같은 많은 다양한 소자를 사용하여 반도체 패키지(400)의 설계의 구조적 및 기능적 요구를 생성할 수 있다. 소자들은 임의의 적절한 방법을 사용하여 형성할 수 있다.
패키지 기판(402)은 또한 금속화층 및 비아(404)를 포함할 수 있다. 금속화층(404)은 능동 및 수동 소자 위에 형성될 수 있으며, 기능적 회로를 구성하도록 각종 소자를 연결하게끔 설계된다. 금속화층(404)은 유전층(예컨대, 낮은 k의 유전체 재료)과 도전 재료(예를 들어, 구리)와 도전 재료층을 상호 연결하는 비아들로써 교번층을 구성할 수 있으며, 임의의 적절한 공정을 통해 형성될 수 있다(예를 들면 증착, 다마신, 이중 다마신 등). 일부 실시예에서, 패키지 기판(402)에는 능동 및 수동 소자가 실질적으로 포함되지 않는다.
반도체 패키지(400)는 반도체 패키지(300)와 기판(402) 사이에 그리고 도전 커넥터(136)들 사이에 언더필(406)을 포함한다. 언더필(406)은 액상 에폭시, 변형가능 겔, 실리콘 고무, 비도전성 필름, 폴리머, PBO, 폴리이미드, 솔더 레지스트, 또는 이들의 조합으로 형성할 수 있다. 언더필(406)은 도전 커넥터(136)의 구조적 지지체 역할을 하며, 반도체 패키지(300)와 기판(402) 사이에 도전 커넥터(136)가 접합된 후에 모세관 힘을 이용하여 분출할 수 있다. 이들 실시예에서, 언더필(406)은 필렛을 포함하며, 제1 패키지(100), 언더필(220), 및 제2 패키지(200)의 측벽에 인접하도록 반도체 패키지 위로 연장될 수 있다.
제1 패키지에서 유전층을 제거하고 패키지들을 접합하기 전에 언더필을 형성함으로써, 제1 패키지의 휘어짐이 감소될 수 있으며, 따라서, 제1 패키지와 제2 패키지 사이의 동일 평면성 및 스탠드오프 높이의 제어성을 향상시킬 수 있다. 또한, 개별화 공정 전에 언더필을 형성함으로써, 개별화 공정에서의 이물질로 인한 전기적 장애(예를 들어, 도전 커넥터 사이의 단락)로부터 도전 커넥터가 보호된다. 또한, 두 개의 반도체 패키지 사이의 언더필의 오염, 그리고 인접하는 제2 패키지 사이에서 언더필이 기어 올라가는 문제는, 제2 패키지의 폭이 제1 패키지의 폭보다 작게 만들어 반도체 패키지 사이의 언더필을 더 넓게 해줌으로써 방지된다.
한 실시예에 따른 방법은 제1 패키지를 형성하는 단계를 포함한다. 이 제1 패키지를 형성하는 단계는, 캐리어 기판 위에 제1 유전층을 형성하는 단계, 제1 유전층 위에 제1 전기 연결부를 형성하는 단계, 제1 전기 연결부에 인접하여 제1 유전층 위에 제1 다이를 부착하는 단계, 제1 다이 및 제1 전기 연결부 위에 재배선층을 형성하는 단계, 제1 다이 및 제1 전기 연결부 중 적어도 하나에 연결되는 제2 전기 연결부를 재배선층 위에 형성하는 단계, 제1 유전층을 노출시키기 위해 캐리어 기판을 제거하는 단계, 상기 제1 다이 및 제1 전기 연결부의 일부를 노출시키기 위해 제1 유전층을 제거하는 단계를 포함한다. 이 방법은 제1 전기 연결부에 연결된 접합 구조체(bonding structure)에 의해 제1 패키지에 제2 패키지를 접합하는 단계, 제1 패키지와 제2 패키지 사이에 언더필을 형성하는 단계를 더 포함한다.
다른 실시예에 따른 방법은, 제1 다이, 제1 전기 연결부, 및 이 제1 다이 및 제1 전기 연결부에 연결되는 제1 재배선층을 포함하는 제1 다이 패키지를 형성하는 단계; 제1 다이 패키지 위에 언더필을 형성하는 단계; 제1 전기 연결부의 일부분을 노출시키기 위해 개구부를 갖도록 언더필을 패터닝하는 단계; 및 언더필의 개구부 내에서 제1 전기 연결부에 연결된 접합 구조체에 의해 제1 다이 패키지에 제2 다이 패키지를 접합하는 단계를 포함한다.
또다른 실시예에 따른 반도체 패키지는 제1 패키지를 포함한다. 이 제1 패키지는 제1 다이, 제1 다이를 둘러싸는 캡슐화 재료(encapsulant), 및 캡슐화 재료를 통하여 연장되는 패키지 관통 비아를 포함한다. 이 반도체 패키지는, 제2 다이를 포함하며 커넥터 세트에 의해 제1 패키지에 접합되는 제2 패키지, 및 제1 패키지와 제2 패키지 사이에 있으며 상기 커넥터 세트를 둘러싸고, 제1 다이의 배면 표면에 실질적으로 수직인 측벽들을 갖는 언더필을 더 포함한다.
전술한 여러 실시예들은, 당업자가 본 발명의 양태를 보다 잘 이해할 수 있도록 특징들을 조관하고 있다. 당업자는 동일한 목적을 수행하기 위한 다른 방법과 구조를 설계하거나 수정하기 위한 기초로서 그리고/또는 여기서 소개한 실시예들의 동일한 장점을 달성하기 위한 기초로서, 본 발명의 개시 내용을 용이하게 이용할 수 있음을 이해할 것이다. 당업자는 또한, 이러한 등가(균등)의 구조가 본 발명의 사상 및 범위를 벗어나지 않음을, 그리고 본 발명의 사상 및 범위를 벗어나지 않은 상태에서 다양한 변경, 교체, 및 변형을 할 수 있음을 이해할 것이다.

Claims (10)

  1. 방법에 있어서,
    제1 패키지를 형성하는 단계로서,
    캐리어 기판 위에 제1 유전층을 형성하는 단계;
    상기 제1 유전층 위에 제1 전기 연결부를 형성하는 단계;
    상기 제1 전기 연결부에 인접하여 상기 제1 유전층 위에 제1 다이를 부착하는 단계;
    상기 제1 다이 및 상기 제1 전기 연결부 위에 재배선층을 형성하는 단계;
    상기 제1 다이 및 상기 제1 전기 연결부 중 적어도 하나에 연결되는 제2 전기 연결부를 상기 재배선층 위에 형성하는 단계;
    상기 제1 유전층을 노출시키기 위해 상기 캐리어 기판을 제거하는 단계; 및
    상기 제1 다이 및 상기 제1 전기 연결부의 일부를 노출시키기 위해 상기 제1 유전층을 제거하는 단계를 포함하는, 상기 제1 패키지를 형성하는 단계;
    상기 제1 패키지 위에 언더필을 형성하는 단계; 및
    상기 제1 전기 연결부에 연결된 접합 구조체에 의해 상기 제1 패키지에 제2 패키지를 접합하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 제1 패키지와 상기 제2 패키지 사이에 상기 언더필을 형성하는 단계는, 상기 접합 구조체에 의해 상기 제1 패키지에 상기 제2 패키지를 접합하는 단계 후에, 상기 제1 패키지와 상기 제2 패키지 사이에, 상기 접합 구조체를 둘러싸는 상기 언더필을 주입하는 단계를 포함하는 것인 방법.
  3. 제2항에 있어서, 상기 제1 패키지와 상기 제2 패키지 사이에 상기 언더필을 주입하는 단계 후에, 상기 제1 다이의 일부분이 상기 언더필을 통해 노출되는 것인 방법.
  4. 제1항에 있어서, 상기 제1 패키지와 상기 제2 패키지 사이에 상기 언더필을 형성하는 단계는,
    적어도 상기 제1 전기 연결부의 일부를 노출시키기 위해 상기 언더필을 패터닝하는 단계를 포함하는 것인 방법.
  5. 제4항에 있어서, 상기 언더필을 패터닝하는 단계는, 상기 제1 다이의 일부분을 노출시키기 위해 상기 언더필을 패터닝하는 단계를 더 포함하는 것인 방법.
  6. 제1항에 있어서, 상기 제1 패키지와 상기 제2 패키지 사이에 상기 언더필을 형성하는 단계는, 액상 에폭시, 변형가능 겔, 실리콘 고무, 비도전성 필름, 폴리머, 폴리벤족사졸, 폴리이미드, 솔더 레지스트, 또는 이들의 조합을 형성하는 단계를 포함하는 것인 방법.
  7. 제1항에 있어서, 상기 제1 유전층을 제거하는 단계는, 상기 제1 다이 및 상기 제1 전기 연결부의 일부분을 노출시키기 위해 상기 제1 유전층을 에칭하는 단계 또는 상기 제1 유전층을 연삭하는 단계 중 적어도 하나를 더 포함하는 것인 방법.
  8. 제1항에 있어서, 상기 제1 패키지를 형성하는 단계는, 몰딩 재료에 의해 상기 제1 다이 및 상기 제1 전기 연결부를 캡슐화(encapsulating)하는 단계를 더 포함하고, 상기 제1 전기 연결부는 상기 몰딩 재료를 통하여 연장하고, 상기 제2 전기 연결부는 금속 범프인 것인 방법.
  9. 방법에 있어서,
    제1 다이, 제1 전기 연결부, 및 상기 제1 다이 및 상기 제1 전기 연결부에 연결되는 제1 재배선층을 포함하는 제1 다이 패키지를 형성하는 단계;
    상기 제1 다이 패키지 위에 언더필을 형성하는 단계;
    상기 제1 전기 연결부의 일부분을 노출시키기 위해 개구부를 갖도록 상기 언더필을 패터닝하는 단계; 및
    상기 언더필의 상기 개구부 내에서 상기 제1 전기 연결부에 연결된 접합 구조체에 의해 상기 제1 다이 패키지에 제2 다이 패키지를 접합하는 단계
    를 포함하는 방법.
  10. 반도체 패키지에 있어서,
    제1 다이, 상기 제1 다이를 둘러싸는 캡슐화 재료(encapsulant), 및 상기 캡슐화 재료를 통하여 연장되는 패키지 관통 비아를 포함하는 제1 패키지;
    제2 다이를 포함하며, 커넥터 세트에 의해 상기 제1 패키지에 접합되는 제2 패키지; 및
    상기 제1 패키지와 상기 제2 패키지 사이에 있으며 상기 커넥터 세트를 둘러싸는 언더필로서, 상기 제1 다이의 배면 표면에 수직인 측벽들을 갖는 상기 언더필
    을 포함하고,
    상기 제1 패키지는 제1 폭을 갖고 상기 제2 패키지는 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작은, 반도체 패키지.
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