DE102015104507A1 - Integrierte Fan-Out-Struktur mit Öffnungen in einer Pufferschicht - Google Patents

Integrierte Fan-Out-Struktur mit Öffnungen in einer Pufferschicht Download PDF

Info

Publication number
DE102015104507A1
DE102015104507A1 DE102015104507.9A DE102015104507A DE102015104507A1 DE 102015104507 A1 DE102015104507 A1 DE 102015104507A1 DE 102015104507 A DE102015104507 A DE 102015104507A DE 102015104507 A1 DE102015104507 A1 DE 102015104507A1
Authority
DE
Germany
Prior art keywords
molding compound
package
buffer layer
opening
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102015104507.9A
Other languages
English (en)
Other versions
DE102015104507B4 (de
Inventor
Wu Sen Chiu
Po-Hao Tsai
Li-Hui Cheng
Jing-Cheng Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/577,450 external-priority patent/US9455211B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015104507A1 publication Critical patent/DE102015104507A1/de
Application granted granted Critical
Publication of DE102015104507B4 publication Critical patent/DE102015104507B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1064—Electrical connections provided on a side surface of one or more of the containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Ein Package umfasst eine Moldmasse, eine Durchkontaktierung, die durch die Moldmasse hindurchführt, einen Bauelement-Die, der mit der Moldmasse vergossen ist, und eine Pufferschicht auf der Moldmasse und in Kontakt mit ihr. Eine Öffnung führt durch die Pufferschicht zu der Durchkontaktierung hindurch. Die Pufferschicht weist Riffeln in einer Ebene parallel zu einer Grenzfläche zwischen der Moldmasse und der Pufferschicht und um einen Umfang der Öffnung auf. Andere Ausführungsformen betrachten ein zusätzliches Package, das an das Package gebondet ist, und Verfahren zum Ausbilden des Package.

Description

  • Diese Anmeldung ist eine Continuation-in-Part der US-Patentanmeldung Nr. 14/024,311, die am 11. September 2013 eingereicht wurde und den Titel „Integrated Fan-Out Structure with Guiding Trenches in Buffer Layer” trägt und die hier durch Rückbezug in ihrer Gänze aufgenommen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Bei der Entwicklung von Halbleitertechnologien werden Halbleiter-Chips/Dies (Dies) zunehmend kleiner. Inzwischen müssen mehr Funktionen in die Halbleiter-Dies integriert werden. Demzufolge müssen die Halbleiter-Dies zunehmend größere Zahlen von I/O-Pads aufweisen, die in kleinere Flächen integriert werden, und die Dichte der I/O-Pads steigt schnell im Laufe der Zeit. Folglich wird das Packaging der Halbleiter-Dies schwieriger, was die Ausbeute des Packaging negativ beeinflusst.
  • Herkömmliche Packaging-Technologien können in zwei Kategorien unterteilt werden. In der ersten Kategorie werden Dies auf einem Wafer gehäust, bevor sie durch gesägt werden. Diese Packaging-Technologie weist einige vorteilhafte Merkmale auf, wie z. B. einen größeren Durchsatz und niedrigere Kosten. Außerdem wird weniger Underfill und Moldmasse benötigt. Jedoch weist diese Packaging-Technologie auch Nachteile auf. Wie vorstehend erwähnt, werden die Größen der Dies zunehmend kleiner, und die entsprechenden Gehäuse (Packages) können lediglich Gehäuse des Fan-In-Typs sein, in denen die I/O-Pads jedes Dies auf ein Gebiet direkt über der Fläche des jeweiligen Dies beschränkt sind. Bei den begrenzten Flächen der Dies ist die Anzahl der I/O-Pads aufgrund der Beschränkungen des Abstands der I/O-Pads begrenzt. Wenn der Abstand der Pads reduziert werden soll, können Lotbrücken auftreten. Bei der Anforderung einer festen Kugelgröße müssen außerdem Lotkugeln eine bestimmte Größe aufweisen, was wiederum die Anzahl von Lotkugeln begrenzt, die in die Fläche eines Dies integriert werden können.
  • In der anderen Packaging-Kategorie werden Dies aus Wafern gesägt, bevor sie gehäust werden, und lediglich erwiesenermaßen fehlerfreie Dies (known good dies) werden gehäust. Ein vorteilhaftes Merkmal dieser Packaging-Technologie ist die Möglichkeit des Ausbildens von Fan-Out-Packages, was bedeutet, dass die I/O-Pads an einem Die auf eine größere Fläche als der Die umverteilt werden können, und somit die Anzahl von I/O-Pads, die in die Flächen der Dies integriert werden, erhöht werden kann.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Zur einem vollständigeren Verständnis der Ausführungsformen und der Vorteile davon wird nun Bezug auf die nachfolgenden Beschreibungen in Verbindung mit den begleitenden Zeichnungen genommen. Es zeigen:
  • 1 bis 12 und 13A Querschnittsansichten von Zwischenstufen in der Herstellung eines TIV-Package (Through Integrated fan-out Via Package) gemäß einigen Ausführungsbeispielen;
  • 13B bis 13D Ansichten einer in einem TIV-Package ausgebildeten Öffnung gemäß einigen Ausführungsbeispielen;
  • 13E bis 13J Layout-Ansichten von Öffnungen, die verschiedene Abmessungen aufweisen und in einem TIV-Package ausgebildet sind, gemäß einigen Ausführungsbeispielen;
  • 14A und 14B jeweils eine Querschnittsansicht bzw. eine Draufsicht auf ein TIV-Package gemäß einigen Ausführungsbeispielen;
  • 15 das Bonden eines TIV-Package mit einem oberen Package, und
  • 16 zeigt das Verteilen des Underfills in einen Spalt zwischen dem TIV-Package und einem oberen Package gemäß einigen alternativen Ausführungsbeispielen.
  • AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Das Ausbilden und Verwenden der Ausführungsformen der Offenbarung werden nachstehend ausführlich besprochen. Es versteht sich jedoch, dass die Ausführungsformen viele anwendbare Konzepte bereitstellen, die in einer breiten Vielfalt von konkreten Kontexten verkörpert werden können. Die besprochenen konkreten Ausführungsformen sind Beispiele und beschränken nicht den Umfang der Offenbarung.
  • Ein integriertes Fan-Out-Package (InFO-Package), das Durchkontaktierungen umfasst, und die Verfahren zum Ausbilden von diesem sind gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Die Zwischenstufen der Ausbildung des InFO-Package sind dargestellt. Die Abwandlungen der Ausführungsformen sind besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
  • 1 bis 12, 13A, 14A, 15 und 16 sind Querschnittsansichten von Zwischenstufen in der Herstellung einer Package-Struktur gemäß einigen Ausführungsbeispielen. Unter Bezugnahme auf 1 wird ein Träger 20 bereitgestellt, und eine Haftschicht 22 wird auf dem Träger 20 angeordnet. Der Träger 20 kann ein leerer Glasträger, ein leerer Keramikträger oder dergleichen sein. Die Haftschicht 22 kann aus einem Haftmittel, wie z. B. einem UV-Kleber, einem LTHC-Kleber (Licht-In-Wärme-Umwandlung) oder dergleichen ausgebildet werden, obwohl andere Arten von Haftmitteln verwendet werden können.
  • Unter Bezugnahme auf 2, wird eine Pufferschicht 24 über der Haftschicht 22 ausgebildet. Die Pufferschicht 24 ist eine dielektrische Schicht, die eine Polymerschicht sein kann, die ein Polymer umfasst. Das Polymer kann zum Beispiel Polyimid, Polybenzoxazol (PBO), Benzocyclobuten (BCB), eine Ajinomoto-Aufbauschicht (Ajinomoto Buildup Film, ABF), eine Lötstoppschicht (SR-Schicht) oder dergleichen sein. Die Pufferschicht 24 ist eine plane Schicht, die eine gleichförmige Dicke aufweist, wobei die Dicke T1 größer sein kann als ungefähr 2 μm, und kann zwischen ungefähr 2 μm und ungefähr 40 μm betragen. Die obere und die untere Fläche der Pufferschicht 24 sind ebenfalls plan.
  • Eine Keimschicht 26 wird auf der Pufferschicht 24 zum Beispiel mithilfe einer physikalischen Gasphasenabscheidung (PVD) oder eines Laminierens einer Metallfolie ausgebildet. Die Keimschicht 26 kann Kupfer, eine Kupferlegierung, Aluminium, Titan, eine Titanlegierung oder Kombinationen davon umfassen. In einigen Ausführungsformen umfasst die Keimschicht 26 eine Titanschicht 26A und eine Kupferschicht 26B über der Titanschicht 26A. In alternativen Ausführungsformen ist die Keimschicht 26 eine Kupferschicht.
  • Unter Bezugnahme auf 3 wird ein Fotolack 28 über der Keimschicht 26 aufgetragen und wird dann strukturiert. Folglich werden Öffnungen 30 in dem Fotolack 28 ausgebildet, durch welche einige Abschnitte der Keimschicht 26 freigelegt werden.
  • Wie in 4 dargestellt, werden Metallmerkmale 32 in dem Fotolack 28 mithilfe eines Plattierens, das ein Elektroplattieren oder ein stromloses Plattieren sein kann, ausgebildet. Die Metallmerkmale 32 werden auf den freiliegenden Abschnitten der Keimschicht 26 plattiert. Die Metallmerkmale 32 können Kupfer, Aluminium, Wolfram, Nickel, Lötzinn oder Legierungen davon umfassen. Die Draufsichtsformen der Metallmerkmale 32 können Rechtecke, Quadrate, Kreise oder dergleichen sein. Die Höhen der Metallmerkmale 32 werden durch die Dicke der anschließend angebrachten Dies 34 (7) bestimmt, wobei die Höhen der Metallmerkmale 32 in einigen Ausführungsformen größer sind als die Dicke der Dies 34. Nach dem Plattieren der Metallmerkmale 32 wird der Fotolack 28 entfernt, und die resultierende Struktur ist in 5 dargestellt. Nachdem der Fotolack 28 entfernt wurde, sind die durch den Fotolack 28 abgedeckten Abschnitte der Keimschicht 26 freigelegt.
  • Unter Bezugnahme auf 6 wird ein Ätzschritt durchgeführt, um die freigelegten Abschnitte der Keimschicht 26 zu entfernen, wobei das Ätzen ein anisotropes Ätzen sein kann. Andererseits verbleiben die Abschnitte der Keimschicht 26, die durch die Metallmerkmale 32 überlappt werden, ungeätzt. In der gesamten Beschreibung werden die Metallmerkmale 32 und die verbleibenden, darunter liegenden Abschnitte der Keimschicht 26 zusammen als InFO-Durchkontaktierungen (Through InFO Vias, TIVs) 33 bezeichnet, die auch als Durchkontaktierungen 33 bezeichnet werden. Obwohl die Keimschicht 26 als eine von den Metallmerkmalen 32 separate Schicht dargestellt ist, kann die Keimschicht 26 mit den Metallmerkmalen 32 ohne eine erkennbare Grenzfläche dazwischen zusammengefügt werden, wenn die Keimschicht 26 aus einem Material ausgebildet wird, das den jeweiligen darüber liegenden Metallmerkmalen 32 ähnlich oder gleich ist. In alternativen Ausführungsformen bestehen erkennbare Grenzflächen zwischen der Keimschicht 26 und den darüber liegenden Metallmerkmalen 32.
  • 7 zeigt die Anbringung der Bauelement-Dies 34 über der Pufferschicht 24. Die Bauelement-Dies 34 können mithilfe einer Haftschicht (mithilfe von Haftschichten) 36 an der Pufferschicht 24 angehaftet werden. Die Bauelement-Dies 34 können Logikbauelement-Dies sein, die Logik-Transistoren darin umfassen. In einigen Ausführungsbeispielen sind die Bauelement-Dies 34 für mobile Anwendungen ausgestaltet und können CPU-Dies (Central Computing Unit), PMIC-Dies (Power Management Integrated Circuit), Transceiver-Dies (TRX-Dies) oder dergleichen sein. Jeder der Bauelement-Dies 34 umfasst ein Halbleitersubstrat 35 (zum Beispiel ein Siliziumsubstrat), das mit der Haftschicht 36 in Kontakt steht, wobei die Rückfläche des Halbleitersubstrats 35 mit der Haftschicht 36 in Kontakt steht.
  • In einigen Ausführungsbeispielen werden Metallsäulen 40 (wie z. B. Kupfersäulen) als die oberen Abschnitte der Bauelement-Dies 34 ausgebildet und mit den Bauelementen, wie z. B. Transistoren (nicht dargestellt) in den Bauelement-Dies 34 elektrisch gekoppelt. In einigen Ausführungsformen wird eine dielektrische Schicht 38 an einer oberen Fläche des jeweiligen Bauelement-Dies 34 ausgebildet, wobei die Metallsäulen 40 zumindest die unteren Abschnitte in der dielektrischen Schicht 38 aufweisen. Die oberen Flächen der Metallsäulen 40 können sich außerdem in einigen Ausführungsformen auf gleicher Höhe wie die oberen Flächen der Metallsäulen 40 befinden. Alternativ werden die dielektrischen Schichten 38 nicht ausgebildet, und die Metallsäulen 40 stehen über einer oberen dielektrischen Schicht der jeweiligen Bauelement-Dies 34 hervor.
  • Unter Bezugnahme auf 8 wird ein Moldmaterial 42 um die Bauelement-Dies 34 und die TIVs 33 vergossen. Das Moldmaterial 42 füllt die Spalte zwischen den Bauelement-Dies 34 und den TIVs 33 und kann mit der Pufferschicht 24 in Kontakt stehen. Außerdem wird das Moldmaterial 42 in die Spalte zwischen den Metallsäulen 40 eingefüllt, wenn die Metallsäulen 40 hervorstehende Metallsäulen sind. Das Moldmaterial 42 kann eine Moldmasse, Moldunterfüllung (hold Underfill), ein Epoxid oder ein Harz umfassen. Die obere Fläche des Moldmaterials 42 ist höher als die oberen Enden der Metallsäulen 40 und der TIVs 33.
  • Als Nächstes wird ein Schleifschritt durchgeführt, um das Moldmaterial 42 zu dünnen, bis die Metallsäulen 40 und die TIVs 33 freigelegt werden. Die resultierende Struktur ist in 9 dargestellt. Aufgrund des Schleifens sind die oberen Enden 32A der Metallmerkmale 32 mit den oberen Enden 40A der Metallsäulen 40 im Wesentlichen ebenflächig (komplanar) und sie sind mit einer oberen Fläche 42A des Moldmaterials 42 im Wesentlichen ebenflächig (komplanar). Als Ergebnis des Schleifens können Metallreste, wie Metallpartikel, erzeugt und auf den oberen Flächen 32A, 40A und 42A zurückgelassen werden. Demzufolge kann nach dem Schleifen eine Reinigung zum Beispiel mithilfe eines Nassätzens, durchgeführt werden, so dass die Metallreste entfernt werden.
  • Als Nächstes werden unter Bezugnahme auf 10 Umverteilungsleitungen (Redistribution Lines, RDLs) 44 über dem Moldmaterial 42 derart ausgebildet, dass sie mit den Metallsäulen 40 und den TIVs 33 verbunden sind. Die RDLs 44 können außerdem die Metallsäulen 40 und die TIVs 33 miteinander verbinden. Gemäß verschiedenen Ausführungsformen werden eine oder mehrere dielektrische Schichten 46 über der in 9 dargestellten Struktur ausgebildet, wobei die RDLs 44 in den dielektrischen Schichten 46 ausgebildet werden. In einigen Ausführungsformen umfasst das Ausbilden einer Schicht von RDLs 44 und der dielektrischen Schichten 46 ein Ausbilden einer abdeckenden Kupferkeimschicht, Ausbilden und Strukturieren einer Maskenschicht über der abdeckenden Kupferkeimschicht, Durchführen eines Plattierens, um die RDLs 44 auszubilden, Entfernen der Maskenschicht, und Durchführen eines Flash-Ätzens, um die Abschnitte der abdeckenden Kupferkeimschicht, die nicht mit RDLs 44 beschichtet sind, zu entfernen. In alternativen Ausführungsformen werden die RDLs 44 ausgebildet, indem Metallschichten abgeschieden werden, die Metallschichten strukturiert werden, und die Spalte zwischen den RDLs 44 mit den dielektrischen Schichten 46 gefüllt werden. Die RDLs 44 können ein Metall oder eine Metalllegierung umfassen, die Aluminium, Kupfer, Wolfram und/oder Legierungen davon aufweisen. 10 zeigt zwei Schichten der RDLs 44, obwohl es je nach Leiterbahnführungs-Anforderungen des jeweiligen Gehäuses eine Schicht oder mehr als zwei Schichten der RDLs geben kann. Die dielektrischen Schichten 46 können in diesen Ausführungsformen ein Polymer umfassen, wie z. B. Polyimid, Benzocyclobuten (BCB), Polybenzoxazol (PBO) oder dergleichen. Alternativ können die dielektrischen Schichten 46 nicht organische dielektrische Materialien umfassen, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid oder dergleichen.
  • 11 zeigt das Ausbilden von elektrischen Anschlüssen 48 gemäß einigen Ausführungsbeispielen. Das Ausbilden der elektrischen Anschlüsse 48 kann ein Anbringen von Lotkugeln auf den freiliegenden Abschnitten der RDLs 44 (oder UBMs, Under-Bump-Metallurgies (falls ausgebildet, nicht dargestellt)), und anschließendes Aufschmelzen der Lotkugeln umfassen. In alternativen Ausführungsformen umfasst das Ausbilden der elektrischen Anschlüsse 48 ein Durchführen eines Plattierungsschritts, um Lotgebiete über den RDLs 44 auszubilden, und anschließendes Aufschmelzen der Lotgebiete. Die elektrischen Anschlüsse 48 können auch Metallsäulen oder Metallsäulen und Lot-Kappen umfassen, die ebenfalls mithilfe von Plattieren ausgebildet werden können. In der gesamten Beschreibung wird die kombinierte Struktur, die die Bauelement-Dies 34, die TIVs 33, das Moldmaterial 42, die darüber liegenden RDLs 44 und die dielektrischen Schichten 46 und die Pufferschicht 24 umfasst, als TIV-Package 50 bezeichnet, das ein Waferverbund sein kann.
  • Als Nächstes wird das TIV-Package 50 vom Träger 20 abgelöst. Die Haftschicht 22 wird außerdem von dem TIV-Package 50 gereinigt. Die resultierende Struktur ist in 12 dargestellt. Als Folge des Entfernens der Haftschicht 22 wird die Pufferschicht 24 freigelegt. Das TIV-Package 50 wird ferner an einem Selbstklebeband (Dicing Tape) 52 angehaftet, wobei die elektrischen Anschlüsse 48 zum Selbstklebeband 52 weisen und mit ihm in Kontakt stehen können. In einigen Ausführungsformen wird eine Kaschierfolie 54 auf der freiliegenden Pufferschicht 24 angebracht, wobei die Kaschierfolie 54 SR, ABF, ein Rückseitenbeschichtungsband oder dergleichen umfassen kann. In einer alternativen Ausführungsform wird keine Kaschierfolie 54 über der Pufferschicht 24 angebracht.
  • 13A zeigt die Öffnung der Pufferschicht 24 und (gegebenenfalls) der Kaschierfolie 54. Öffnungen 56 und Führungsgräben 58 werden in der Pufferschicht 24 und in der Kaschierfolie 54 ausgebildet. Gemäß einigen Ausführungsformen werden die Öffnungen 56 und die Führungsgräben 58 unter Verwendung von Laserbohren ausgebildet, obwohl auch fotolithografische Prozesse verwendet werden können. Die TIVs 33 werden durch die Öffnungen 56 freigelegt. In den Ausführungsformen, in denen die Keimschicht 26 (1) den Titanabschnitt 26A umfasst, wird ein Ätzschritt durchgeführt, um den Titanabschnitt 26A zu entfernen, so dass der Kupferabschnitt 26B der Keimschicht 26 freigelegt wird. Wenn die Keimschicht 26 kein Titan umfasst, wird andererseits der Ätzschritt ausgelassen.
  • 13B bis 13D zeigen Aspekte der Öffnungen 56, wenn sie unter Verwendung von Laserbohren ausgebildet werden, und 13E bis 13J zeigen Öffnungsbeispiele 56 mit verschiedenen Größen. 13B zeigt eine Querschnittsansicht (z. B. in einer X-Z-Ebene, die der Querschnittsansicht von 13A entspricht) eines Abschnitts einer Öffnung 56 in der Kaschierfolie 54 und der Pufferschicht 24. Die Pufferschicht 24 weist als ein Ergebnis des Laserbohrens 82 zum Ausbilden der Öffnung 56 eine Riffel 80 auf. Das Laserbohren 82 (z. B. Laser) kann auf die verschiedenen Schichten in einem Einfallswinkel θ zur Normalen 84 (z. B. in einer Z-Richtung, wie dargestellt) dieser Schichten auftreffen. Die Riffel 80 wird, wie dargestellt, in der Pufferschicht 24 gebildet, und in anderen Ausführungsformen kann die Riffel 80 außerdem in der Kaschierfolie 54, wenn diese vorhanden ist, gebildet werden. In der Darstellung steht die Riffel 80 in der Pufferschicht 24 zur Öffnung 56 hin und weg von einer Seitenwand der Kaschierfolie 54 hervor.
  • 13C und 13D zeigen eine Layout-Ansicht (z. B. in einer X-Y-Ebene) einer Öffnung 56. 13D zeigt ausführlicher den Ausschnitt 86 in 13C. Die Riffeln 80 in der Pufferschicht 24 werden um einen Umfang der Öffnung 56 gebildet. Die Riffeln 80 können in einer periodischen Konfiguration um den Umfang der Öffnung 56 angeordnet sein. Die Öffnung 56 kann einen Durchmesser D aufweisen, der der Durchmesser des Abschnitts der Keimschicht 26 und/oder der TIV 33 sein kann, der durch die Öffnung 56 freigelegt ist. Der Durchmesser D kann in Form eines momentanen Durchmessers ausgedrückt werden, der sich von der Riffel 80 bis zur gegenüberliegenden Riffel 80, von einem Tal zum gegenüberliegenden Tal, oder vom Tal zur gegenüberliegenden Riffel 80 erstreckt. Ein mittlerer Durchmesser DMITTEL kann als ein Mittel der momentanen Durchmesser D über die Öffnung 56 ausgedrückt werden. In einigen Ausführungsformen kann der mittlere Durchmesser DMITTEL der Öffnung 56 von ungefähr 10 μm bis ungefähr 600 μm betragen.
  • Benachbarte Riffeln 80 können ein Spitze-Spitze-Abstand Δ aufweisen. Außerdem können die Riffeln 80 eine Tal-Spitze-Höhe H aufweisen. In einigen Ausführungsformen können die Höhen H der Riffeln 80 von ungefähr 0,2 μm bis ungefähr 20 μm betragen. In einigen Ausführungsformen kann der Abstand Δ von ungefähr 0,2 μm bis ungefähr 20 μm betragen. In einigen Ausführungsformen kann der Abstand Δ als Δ = λ / 1+||sinθ|| ausgedrückt werden, wobei λ die Wellenlänge der Strahlung, z. B. des Lasers, ist, die beim Laserbohren verwendet wird, und θ der Einfallswinkel der beim Laserbohren verwendeten Strahlung ist (wie in 13B dargestellt). In einigen Ausführungsformen kann die Laserquelle für das Laserbohren eine UV-Quelle (die eine Wellenlänge von 355 nm aufweisen kann), eine grüne Quelle (die eine Wellenlänge von 532 nm aufweisen kann), eine Nd:YAG-Quelle (die eine Wellenlänge von 1064 nm aufweisen kann), eine CO2-Quelle (die eine Wellenlänge von 9,4 μm aufweisen kann) oder dergleichen sein. In der in 13C und 13D dargestellten Ausführungsform beträgt die Höhe H ungefähr 8 μm, und der Abstand Δ beträgt ungefähr 10 μm.
  • 13E bis 13J zeigen Layout-Ansichten (z. B. in einer X-Y-Ebene) der Öffnungen 56, die unterschiedliche mittlere Durchmesser DMITTEL aufweisen. Der mittlere Durchmesser DMITTEL der Öffnungen 56 in 13E beträgt 80 μm. Der mittlere Durchmesser DMITTEL der Öffnung 56 in 13F beträgt 120 μm. Der mittlere Durchmesser DMITTEL der Öffnung 56 in 13G beträgt 152 μm. Der mittlere Durchmesser DMITTEL der Öffnung 56 in 13H beträgt 190 μm. Der mittlere Durchmesser DMITTEL der Öffnung 56 in 13I beträgt 220 μm. Der mittlere Durchmesser DMITTEL der Öffnung 56 in 13J beträgt 250 μm.
  • Unter erneuter Bezugnahme auf 13A werden außerdem Führungsgräben 58 in der Pufferschicht 24 und in der Kaschierfolie 54 ausgebildet. In einigen Ausführungsformen werden die Führungsgräben 58 als Ringe ausgebildet, wie in 14B dargestellt. Demzufolge werden die Führungsgräben 58 alternativ als Führungsgrabenringe 58 bezeichnet, obwohl sie auch als getrennte Führungsgrabenstreifen oder Teilringe ausgebildet werden können. Wie in 13 dargestellt, umgibt in einigen Ausführungsformen jeder der Führungsgräben 58 einen Mittelabschnitt der Pufferschicht 24, der den gesamten Bauelement-Die 34 überlappt, wobei die Führungsgräben 58 nicht mit dem Bauelement-Die 34 ausgerichtet sind. Anders ausgedrückt, erstrecken sich die Führungsgräben 58 nicht in die Gebiete, die direkt über den Bauelement-Diess 34 liegen. Die Böden der Führungsgräben 58 können mit der oberen Fläche 42A des Moldmaterials 42 im Wesentlichen ebenflächig sein, und daher führen die Führungsgräben 58 durch die Pufferschicht 24 und die Kaschierfolie 54 hindurch. In alternativen Ausführungsformen führen die Führungsgräben 58 nicht durch die Pufferschicht 24 hindurch, und ein unterer Abschnitt der Pufferschicht 24 liegt weiterhin unter den Führungsgräben 58. In weiteren alternativen Ausführungsformen führen die Führungsgräben 58 durch die Pufferschicht 24 hindurch und erstrecken sich in das Moldmaterial 42.
  • Als Nächstes wird das TIV-Package 50 in mehrere TIV-Packages 60 gesägt. 14A und 14B zeigen jeweils eine Draufsicht bzw. eine Querschnittsansicht eines der TIV-Packages 60. In einigen Ausführungsformen wird eine Lotpaste (nicht dargestellt) aufgetragen, um die freiliegenden TIVs 33 zu schützen. In alternativen Ausführungsformen wird keine Lotpaste aufgetragen. Wie in 14B dargestellt, umgeben in der Draufsicht die Führungsgrabenringe 58 den Bauelement-Die 34. Obwohl die inneren Ränder der Führungsgrabenringe 58 derart dargestellt sind, dass von den jeweiligen Rändern des Bauelement-Dies 34 versetzt sind, können die inneren Ränder der Führungsgrabenringe 58 auch mit den Rändern des jeweiligen Bauelement-Dies 34 ausgerichtet sein. In einigen Ausführungsformen gibt es einen einzelnen Führungsgrabenring 58 in jedem TIV-Package 60. In alternativen Ausführungsformen gibt es zwei oder mehr Führungsgrabenringe 58. Die Breiten W1 und W2 der Führungsgrabenringe 58 können größer als ungefähr 60 μm sein, und können zwischen ungefähr 60 μm und ungefähr 250 μm betragen. Die Tiefe D1 (14A) der Führungsgrabenringe 58 kann größer als ungefähr 2 μm sein, und kann zwischen ungefähr 2 μm und ungefähr 50 μm betragen.
  • 15 zeigt das Bonden des oberen Package 62 an das TIV-Package 60, wobei das Bonden über die Lotgebiete 68 geschehen kann. In der gesamten Beschreibung werden die TIV-Packages 60 auch als ein unteres Package 60 bezeichnet, da sie als die unteren Packages fungieren können, wie in 15 dargestellt. In einigen Ausführungsformen umfasst das obere Package 62 Bauelement-Dies 66, die an das Gehäusesubstrat (Package-Substrat) 64 gebondet sind. Die Bauelement-Dies 66 können einen Speicher-Die (Speicher-Dies) umfassen, der zum Beispiel ein SRAM-Die (Static Random Access Memory), ein DRAM-Die (Dynamic Random Access Memory) oder dergleichen sein kann. Die untere Fläche des oberen Package 62 und die obere Fläche des TIV-Package 60 sind um einen Spalt 70 voneinander beabstandet, wobei das obere Package 62 und das TIV-Package 60 einen Standoff-Abstand S1 aufweisen können, der zwischen ungefähr 10 μm und ungefähr 100 μm betragen kann, obwohl der Standoff-Abstand S1 andere Werte aufweisen kann.
  • Unter Bezugnahme auf 16 werden das obere Package 62 und das TIV-Package 60, die gebondet sind, an eine andere Package-Komponente 72 gebondet, die in einigen Ausführungsformen ein Package-Substrat sein kann. In alternativen Ausführungsformen umfasst die Package-Komponente 72 eine Leiterplatte (PCB). Die Package-Komponente 72 kann elektrische Anschlüsse 76 (wie z. B. Metallpads oder Metallsäulen) auf gegenüberliegenden Seiten sowie Metallleiterbahnen 78, die die elektrischen Anschlüsse 76 miteinander verbinden, aufweisen.
  • In einigen Ausführungsformen wird ein Underfill 74 derart verteilt, dass er einen Spalt 70 (15) füllt. Der Underfill 74 kann auch den Umfangsabschnitt des Spalts 70 verschließen, während ein mittlerer Abschnitt 70' des Spalts 70 nicht mit dem Underfill 74 gefüllt wird. Bei der Verteilung des Underfills 74 fließt der Underfill 74 in den Spalt 70 und die Führungsgräben 58 (15). Da die Führungsgräben 58 tiefer sind als der mittlere Abschnitt 70' des Spalts 70, fließt der Underfill 74 schneller in die Führungsgräben 58 als in den mittleren Spaltabschnitt 70'. Demzufolge füllt der Underfill 74 zuerst die Führungsgräben 58, bevor er in den mittleren Abschnitt 70' fließen kann, der den Bauelement-Die 34 überlappt. Durch Beenden des Underfill-Prozesses zu einem geeigneten Zeitpunkt wird der Underfill 74 in die Führungsgräben 58 eingefüllt, aber er dringt nicht in den mittleren Spaltabschnitt 70' ein. Der Underfill 74 kann somit den mittleren Spaltabschnitt 70' umgeben, aber er füllt ihn nicht. Der mittlere Spaltabschnitt 70' verbleibt somit ein leerer Raum, der ein mit Luft befüllter Luftspalt oder ein evakuierter leerer Raum sein kann.
  • In den Ausführungsformen der vorliegenden Offenbarung sind das TIV-Package und das darüber liegende obere Package durch einen leeren Raum voneinander getrennt, der ein Luftspalt oder ein evakuierter leerer Raum sein kann. Da das wärmeisolierende Vermögen des leeren Raums besser ist als jenes des Underfills, ist der leere Raum besser dazu befähigt, zu verhindern, dass die Wärme in dem Bauelement-Die im TIV-Package an die Dies im oberen Package geleitet wird und ihren Betrieb beeinträchtigt. Es versteht sich, dass, wenn die Führungsgräben nicht ausgebildet sind, die Strecke, die durch den Underfill in dem Spalt zwischen dem TIV-Package und dem oberen Package gefüllt wird, willkürlich ist, und daher das Ausbilden der leeren Räume nicht gleichmäßig wäre. Durch das Ausbilden der Führungsgräben in der Pufferschicht wird das Ausbilden des leeren Raums besser kontrollierbar und ist gleichförmiger.
  • Gemäß einigen Ausführungsformen umfasst ein unteres Package eine Moldmasse, eine Pufferschicht über der Moldmasse und in Kontakt mit ihr, und eine Durchkontaktierung, die durch die Moldmasse hindurchfährt. Ein Bauelement-Die wird mit der Moldmasse vergossen. Ein Führungsgraben erstreckt sich von einer oberen Fläche der Pufferschicht in die Pufferschicht hinein, wobei der Führungsgraben nicht mit dem Bauelement-Die ausgerichtet ist.
  • Gemäß anderen Ausführungsformen umfasst ein Package ein unteres Package und ein an das untere Package gebondetes oberes Package. Das untere Package umfasst eine Moldmasse, die eine plane obere Fläche und eine plane untere Fläche aufweist, einen Bauelement-Die, der mit der Moldmasse vergossen ist, eine plane dielektrische Schicht über der planen oberen Fläche der Moldmasse und in Kontakt mit ihr, eine Durchkontaktierung, die durch die Moldmasse hindurchführt, und einen ersten Führungsgrabenring in der planen dielektrischen Schicht. Das obere Package ist von dem unteren Package um einen Spalt beabstandet, wobei der erste Führungsgrabenring mit dem Spalt verbunden ist. Ein Underfill füllt einen Umfang des Spalts und zumindest einen Abschnitt des ersten Führungsgrabenrings, wobei ein Mittelabschnitt des Spalts durch den Underfill umgeben ist, und wobei der Mittelabschnitt einen leeren Raum bildet.
  • Gemäß noch weiteren Ausführungsformen umfasst ein Verfahren ein Ausbilden einer Durchkontaktierung über eine dielektrische Pufferschicht, Anbringen eines Bauelement-Dies über der dielektrischen Pufferschicht, Vergießen des Bauelement-Dies und der Durchkontaktierung mit einer Moldmasse, und Planarisieren der Moldmasse, um die Durchkontaktierung und eine Metallsäule des Bauelement-Dies freizulegen. Umverteilungsleitungen werden derart ausgebildet, dass sie über der Durchkontaktierung und der Metallsäule liegen und mit ihnen elektrisch gekoppelt sind. Öffnungen werden in der dielektrischen Pufferschicht ausgebildet, um die Durchkontaktierung freizulegen. Ein Führungsgrabenring wird in der dielektrischen Pufferschicht ausgebildet.
  • Gemäß weiteren Ausführungsformen umfasst eine Struktur ein erstes Package. Das erste Package umfasst eine Moldmasse, eine Durchkontaktierung, die durch die Moldmasse hindurchführt, einen Bauelement-Die, der mit der Moldmasse vergossen ist, und eine Pufferschicht auf der Moldmasse und in Kontakt mit ihr. Eine Öffnung führt durch die Pufferschicht zu der Durchkontaktierung hindurch. Die Pufferschicht weist Riffeln in einer Ebene parallel zu einer Grenzfläche zwischen der Moldmasse und der Pufferschicht und um einen Umfang der Öffnung auf.
  • Gemäß noch weiteren Ausführungsformen umfasst eine Struktur ein erstes Package und ein an das erste Package gebondetes zweites Package. Das erste Package umfasst eine Moldmasse, die eine plane obere Fläche und eine plane untere Fläche umfasst, einen Bauelement-Die, der seitlich durch die Moldmasse gekapselt ist, eine Durchkontaktierung, die durch die Moldmasse hindurchführt, und eine plane dielektrische Schicht über der planen oberen Fläche der Moldmasse und in Kontakt mit ihr. Eine Öffnung führt durch die plane dielektrische Schicht zu der Durchkontaktierung hindurch. Riffeln sind in der planen dielektrischen Schicht angeordnet und umgeben die Öffnung. Ein externer elektrischer Anschluss koppelt elektrisch das erste Package mit dem zweiten Package, und der externe elektrische Anschluss ist zumindest teilweise in der Öffnung angeordnet.
  • Gemäß noch weiteren Ausführungsformen umfasst ein Verfahren ein Ausbilden eines Package. Das Ausbilden des Package umfasst ein Ausbilden einer Verbundstruktur. Die Verbundstruktur umfasst einen Bauelement-Die, eine Moldmasse und eine Durchkontaktierung. Die Moldmasse kapselt zumindest seitlich den Bauelement-Die zwischen einer ersten Fläche der Moldmasse und einer zweiten Fläche der Moldmasse. Die Durchkontaktierung ist in der Moldmasse angeordnet und erstreckt sich von der ersten Fläche der Moldmasse zu der zweiten Fläche der Moldmasse. Das Ausbilden des Package umfasst ferner ein Ausbilden einer Pufferschicht auf der ersten Fläche der Moldmasse, und ein Ausbilden einer Öffnung durch die Pufferschicht zu der Durchkontaktierung unter Verwendung von Laserbohren. Die Pufferschicht weist Riffeln um die Öffnung auf.
  • Obwohl die Ausführungsformen und ihre Vorteile ausführlich beschrieben wurden, versteht es sich, dass hier verschiedene Änderungen, Ersetzungen und Abwandlungen vorgenommen werden können, ohne vom Erfindungsgedanken und Umfang der Ausführungsformen, wie in den beigefügten Ansprüchen definiert, abzuweichen. Des Weiteren soll der Umfang der vorliegenden Anmeldung nicht auf die konkreten, in der Beschreibung beschriebenen Ausführungsformen des Prozesses, der Vorrichtung, der Herstellung, der Materialzusammensetzung, der Einrichtungen, der Verfahren und der Schritte beschränkt werden. Ein Fachmann wird aus der Offenbarung leicht verstehen, das Prozesse, Vorrichtungen, die Herstellung, Materialzusammensetzungen, Einrichtungen, Verfahren oder Schritte, die zurzeit vorliegen oder nachträglich entwickelt sein werden und die im Wesentlichen dieselbe Funktion durchführen oder das im Wesentlichen gleiche Ergebnis erzielen wie die hier beschriebenen entsprechenden Ausführungsformen, gemäß der Offenbarung eingesetzt werden können. Demzufolge sollen die beigefügten Ansprüche innerhalb ihres Umfangs solche Prozesse, Vorrichtungen, Herstellung, Materialzusammensetzungen, Einrichtungen, Verfahren oder Schritte mit einbeziehen. Außerdem bildet jeder Anspruch eine getrennte Ausführungsform, und die Kombinationen verschiedener Ansprüche und Ausführungsformen liegen im Umfang der Offenbarung.

Claims (20)

  1. Struktur, umfassend: ein erstes Package, das umfasst: eine Moldmasse; eine Durchkontaktierung, die durch die Moldmasse hindurchführt; einen Bauelement-Die, der mit der Moldmasse vergossen ist; und eine Pufferschicht auf der Moldmasse und in Kontakt mit ihr, wobei eine Öffnung durch die Pufferschicht zu der Durchkontaktierung führt, wobei die Pufferschicht Riffeln in einer Ebene parallel zu einer Grenzfläche zwischen der Moldmasse und der Pufferschicht und um einen Umfang der Öffnung aufweist.
  2. Struktur nach Anspruch 1, wobei das erste Package ferner eine Kaschierfolie auf der Pufferschicht umfasst, wobei die Pufferschicht zwischen der Kaschierfolie und der Moldmasse angeordnet ist, wobei die Öffnung durch die Kaschierfolie führt.
  3. Struktur nach Anspruch 1 oder 2, wobei sich die Riffeln in einer periodischen Konfiguration um den Umfang der Öffnung befinden.
  4. Struktur nach einem der vorhergehenden Ansprüche, wobei eine Spitze-Tal-Höhe der Riffeln zwischen einschließlich 0,2 μm und 20 μm beträgt.
  5. Struktur nach einem der vorhergehenden Ansprüche, wobei ein Spitze-Spitze-Abstand zwischen den Riffeln zwischen einschließlich 0,2 μm und 20 μm beträgt.
  6. Struktur nach einem der vorhergehenden Ansprüche, wobei ein mittlerer Durchmesser der Öffnung zwischen einschließlich 10 μm und 600 μm beträgt.
  7. Struktur nach einem der vorhergehenden Ansprüche, die ferner ein zweites Package umfasst, das mithilfe eines elektrischen Anschlusses über die Öffnung an das erste Package gebondet ist.
  8. Struktur nach einem der vorhergehenden Ansprüche, wobei das erste Package ferner einen Führungsgraben umfasst, der sich von einer Fläche der Pufferschicht in die Pufferschicht hinein erstreckt, wobei der Führungsgraben nicht mit dem Bauelement-Die ausgerichtet ist.
  9. Struktur nach Anspruch 8, wobei der Führungsgraben einen Ring bildet und wobei der Führungsgraben einen Mittelabschnitt der Pufferschicht umgibt, wobei der Mittelabschnitt der Pufferschicht eine Gesamtheit des Bauelement-Dies überlappt.
  10. Struktur, umfassend: ein erstes Package, das umfasst: eine Moldmasse, die eine plane obere Fläche und eine plane untere Fläche umfasst; einen Bauelement-Die, der seitlich von der Moldmasse gekapselt ist; eine Durchkontaktierung, die durch die Moldmasse hindurchführt; und eine plane dielektrische Schicht über der planen oberen Fläche der Moldmasse und in Kontakt mit ihr, wobei eine Öffnung durch die plane dielektrische Schicht zu der Durchkontaktierung führt, wobei sich Riffeln in der planen dielektrischen Schicht befinden, die die Öffnung umgeben; und ein zweites Package, das an das erste Package gebondet ist, wobei ein externer elektrischer Anschluss das erste Package mit dem zweiten Package elektrisch koppelt, wobei der externe elektrische Anschluss zumindest teilweise in der Öffnung angeordnet ist.
  11. Struktur nach Anspruch 10, wobei das erste Package ferner eine Kaschierfolie auf der planen dielektrischen Schicht umfasst, wobei die plane dielektrische Schicht zwischen der Kaschierfolie und der Moldmasse angeordnet ist, wobei die Öffnung durch die Kaschierfolie führt.
  12. Struktur nach Anspruch 10 oder 11, wobei die Riffeln eine periodische Konfiguration, die die Öffnung umgibt, haben.
  13. Struktur nach einem der Ansprüche 10 bis 12, wobei sich ein Führungsgraben in der planen dielektrischen Schicht befindet und ein Gebiet der planen dielektrischen Schicht, das einer Fläche des Bauelement-Dies entspricht, umgibt.
  14. Struktur nach einem der Anspruch 10 bis 13, die ferner einen Underfill umfasst, der zumindest teilweise zwischen dem ersten Package und dem zweiten Package angeordnet ist.
  15. Verfahren, umfassend: Ausbilden eines Package, umfassend: Ausbilden einer Verbundstruktur, die einen Bauelement-Die, eine Moldmasse und eine Durchkontaktierung umfasst, wobei die Moldmasse den Bauelement-Die zumindest seitlich zwischen einer ersten Fläche der Moldmasse und einer zweiten Fläche der Moldmasse kapselt, wobei sich die Durchkontaktierung in der Moldmasse befindet und sich von der ersten Oberfläche der Moldmasse zu der zweiten Oberfläche der Moldmasse erstreckt; Ausbilden einer Pufferschicht auf der ersten Oberfläche der Moldmasse; und Ausbilden einer Öffnung durch die Pufferschicht zu der Durchkontaktierung unter Verwendung von Laserbohren, wobei die Pufferschicht Riffeln um die Öffnung aufweist.
  16. Verfahren nach Anspruch 15, wobei das Ausbilden des Package ferner das Ausbilden einer Kaschierfolie auf der Pufferschicht umfasst, wobei das Ausbilden der Öffnung ferner das Ausbilden der Öffnung durch die Kaschierfolie unter Verwendung von Laserbohren umfasst.
  17. Verfahren nach Anspruch 15 oder 16, wobei das Laserbohren das Verwenden eines Lasers in einem Einfallswinkel θ in Bezug auf eine Normale einer freiliegenden Fläche der Pufferschicht umfasst, wobei der Laser eine Lichtwellenlänge λ aufweist, wobei die Riffeln einen Spitze-Spitze-Abstand Δ aufweisen, der definiert ist durch: Δ = λ / 1+||sinθ||
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei die Riffeln eine periodische Konfiguration um die Öffnung haben.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei die Wellenlänge eines im Laserbohren verwendeten Lasers aus der Gruppe ausgewählt wird, die aus 355 nm, 532 nm, 1064 nm, 9,4 μm und einer Kombination davon besteht.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei das Ausbilden des Package ferner das Ausbilden eines Führungsgrabens in der Pufferschicht umfasst.
DE102015104507.9A 2014-12-19 2015-03-25 Integrierte Fan-Out-Struktur mit Öffnungen in einer Pufferschicht und deren Herstellungsverfahren Active DE102015104507B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/577,450 US9455211B2 (en) 2013-09-11 2014-12-19 Integrated fan-out structure with openings in buffer layer
US14/577,450 2014-12-19

Publications (2)

Publication Number Publication Date
DE102015104507A1 true DE102015104507A1 (de) 2016-06-23
DE102015104507B4 DE102015104507B4 (de) 2022-06-30

Family

ID=56097782

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015104507.9A Active DE102015104507B4 (de) 2014-12-19 2015-03-25 Integrierte Fan-Out-Struktur mit Öffnungen in einer Pufferschicht und deren Herstellungsverfahren

Country Status (4)

Country Link
KR (1) KR101680970B1 (de)
CN (1) CN105720018B (de)
DE (1) DE102015104507B4 (de)
TW (1) TWI587464B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019030288A1 (fr) * 2017-08-08 2019-02-14 3Dis Technologies Systeme electronique comprenant une couche de redistribution inferieure et procede de fabrication d'un tel systeme electronique

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290609B2 (en) * 2016-10-13 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method of the same
US9812379B1 (en) * 2016-10-19 2017-11-07 Win Semiconductors Corp. Semiconductor package and manufacturing method
US10510645B2 (en) 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Planarizing RDLs in RDL-first processes through CMP process
US11133269B2 (en) 2019-10-17 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5255431A (en) * 1992-06-26 1993-10-26 General Electric Company Method of using frozen epoxy for placing pin-mounted components in a circuit module
DE102006010511A1 (de) * 2006-03-07 2007-09-13 Infineon Technologies Ag Vertikale Halbleiteranordnung und Herstellungsverfahren
US20110128711A1 (en) * 2009-11-30 2011-06-02 Myung Jin Yim Package including an underfill material in a portion of an area between the package and a substrate or another package
US8237060B2 (en) * 2008-03-27 2012-08-07 Ibiden Co., Ltd. Method for manufacturing multilayer printed wiring board
US20140252646A1 (en) * 2013-03-06 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure for Package-on-Package Devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060099786A1 (en) * 2004-10-22 2006-05-11 Taiwan Semiconductor Manufacturing Co. Copper interconnect structure with modulated topography and method for forming the same
US8273464B2 (en) * 2006-10-16 2012-09-25 Taisei Plas Co., Ltd. Metal and resin composite and method for manufacturing same
US7868445B2 (en) * 2007-06-25 2011-01-11 Epic Technologies, Inc. Integrated structures and methods of fabrication thereof with fan-out metallization on a chips-first chip layer
KR101177664B1 (ko) 2011-05-11 2012-08-27 삼성전기주식회사 인쇄회로기판의 제조방법
US10049964B2 (en) 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
TWI461122B (zh) * 2013-01-07 2014-11-11 Ecocera Optronics Co Ltd 電路板及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5255431A (en) * 1992-06-26 1993-10-26 General Electric Company Method of using frozen epoxy for placing pin-mounted components in a circuit module
DE102006010511A1 (de) * 2006-03-07 2007-09-13 Infineon Technologies Ag Vertikale Halbleiteranordnung und Herstellungsverfahren
US8237060B2 (en) * 2008-03-27 2012-08-07 Ibiden Co., Ltd. Method for manufacturing multilayer printed wiring board
US20110128711A1 (en) * 2009-11-30 2011-06-02 Myung Jin Yim Package including an underfill material in a portion of an area between the package and a substrate or another package
US20140252646A1 (en) * 2013-03-06 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure for Package-on-Package Devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019030288A1 (fr) * 2017-08-08 2019-02-14 3Dis Technologies Systeme electronique comprenant une couche de redistribution inferieure et procede de fabrication d'un tel systeme electronique
US11133264B2 (en) 2017-08-08 2021-09-28 3Dis Technologies Electronic system comprising a lower redistribution layer and method for manufacturing such an electronic system

Also Published As

Publication number Publication date
CN105720018B (zh) 2018-08-07
TW201633476A (zh) 2016-09-16
TWI587464B (zh) 2017-06-11
CN105720018A (zh) 2016-06-29
KR101680970B1 (ko) 2016-11-29
DE102015104507B4 (de) 2022-06-30
KR20160075299A (ko) 2016-06-29

Similar Documents

Publication Publication Date Title
DE102019115275B4 (de) Halbleiter-Interconnect-Struktur und Verfahren
DE102015106576B4 (de) Halbleitervorrichtung mit ausgesparten rändern und herstellungsverfahren
DE102015105990B4 (de) Halbleiterbauelement und Herstellungsverfahren
DE102015108684B4 (de) Beseitigen von durch sägen hervorgerufenes ablösen durch ausbilden von gräben
DE102014112433B4 (de) Ausrichtungsmarkierungs-Design für Chipgehäuse und Verfahren
DE102014110666B4 (de) Verfahren zum kapseln von halbleitervorrichtungen
DE102010037941B4 (de) Verfahren und Verwendung eines rekonstituierten Wafer zur Halbleiterbauelementfabrikation
DE102014112860B4 (de) Ringstrukturen in Vorrichtungs-Die und Verfahren
DE102014114630B4 (de) Metall-Platte für Lasermarkierung
DE102018130035B4 (de) Package und verfahren
DE102014117649B4 (de) Halbleiter-Gehäusesystem und -Verfahren
DE102018111574A1 (de) Ausrichten von kontaktierhügeln in einem fan-out-häusungsprozes
DE102015113085A1 (de) Umverteilungsleitungen mit gestapelten Durchkontaktierungen
DE102018117689A1 (de) Unterstützen von Info-Packages zum Reduzieren von Durchbiegung
DE102015105981A1 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE102012109484A1 (de) Gepackte Halbleitervorrichtung und Verfahren zum Packen der Halbleitervorrichtung
DE102016100378A1 (de) Verringerung einer rissbildung durch einstellen einer öffnungsgrösse in pop-packages
DE10234208A1 (de) Waferlevel-Stapelchippackung und Herstellungsverfahren hierfür
DE102011086354A1 (de) Multichip-baugruppe auf waferebene
DE102019117763A1 (de) Seitenwandschutz für metallkontakthügel
DE102016100523B4 (de) Multi-Stack-Package-on-Package-Strukturen
DE102015104507B4 (de) Integrierte Fan-Out-Struktur mit Öffnungen in einer Pufferschicht und deren Herstellungsverfahren
DE102015106616A1 (de) Verfahren zum Kapseln von Halbleiterbauelementen und gekapselte Halbleiterbauelemente
DE102021118117A1 (de) Info-packages mit wärmeabführungsblöcken
DE102022120948A1 (de) Halbleiterbauelement mit lötfreier die-verbindung zur distributionsschicht

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final