DE102012109484A1

DE102012109484A1 - Gepackte Halbleitervorrichtung und Verfahren zum Packen der Halbleitervorrichtung

Info

Publication number: DE102012109484A1
Application number: DE102012109484A
Authority: DE
Inventors: Jing-Cheng Lin; Jui-Pin Hung; Nai-Wei LIU; Yi-Chao Mao; Wan-Ting SHIH; Tsan-Hua Tung
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2011-12-28
Filing date: 2012-10-05
Publication date: 2013-07-04
Anticipated expiration: 2032-10-06
Also published as: DE102012109484B4; CN103187388A; US9000584B2; US20150187605A1; CN103187388B; US9312148B2; US20130168848A1

Abstract

Mechanismen zum Ausbilden einer Formmasse auf einem Halbleitervorrichtungssubstrat zum Ermöglichen von Fan-Out-Strukturen beim Wafer-Level-Packaging (WLP) werden bereitgestellt. Die Mechanismen umfassen das Bedecken von Abschnitten von Oberflächen einer Isolierschicht, die ein Kontaktpad umgibt. Die Mechanismen verbessern die Zuverlässigkeit der Packung und der Prozesssteuerung des Packprozesses. Die Mechanismen reduzieren außerdem das Risiko von Delaminieren an Grenzflächen und übermäßiges Ausgasen der Isolierschicht während nachfolgender Verarbeitung. Die Mechanismen verbessern ferner den Endpunkt einer Planarisierung. Durch Verwenden einer Schutzschicht zwischen dem Kontaktpad und der Isolierschicht kann Kupferaußendiffusion reduziert werden, und die Haftung zwischen dem Kontaktpad und der Isolierschicht kann ebenfalls verbessert werden.

Description

Querverweis auf verwandte Anwendungen
Diese Anmeldung bezieht sich auf die folgende ebenfalls anhängige Patentanmeldung derselben Inhaberin: Nummer 13/228,244 mit dem Titel „Packaging Methods and Structures Using a Die Attach Film“, die am 8. September 2011 eingereicht wurde, die hier durch Bezugnahme vollständig aufgenommen ist.
Hintergrund
Halbleitervorrichtungen werden in einer Vielzahl elektronischer Anwendungen verwendet, wie etwa Personalcomputern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise durch sequentielles Abscheiden von isolierenden oder dielektrischen Schichten, leitfähigen Schichten und Halbleiterschichten aus Materialien über einem Halbleitersubstrat und Strukturieren verschiedener Materialschichten unter Verwendung von Lithografie hergestellt, um Schaltkreiskomponenten und Elemente darauf auszubilden.
Die Halbleiterindustrie verbessert kontnuierlich, die Integrationsdichte verschiedener elektronischer Komponenten (beispielsweise Transistoren, Dioden, Widerstände, Kondensatoren etc.) durch kontinuierliche Verringerungen minimaler Merkmalsgröße, was es ermöglicht, mehr Komponenten in einer gegebenen Fläche zu integrieren. Diese kleineren elektronischen Komponenten benötigen in einigen Anwendungen außerdem kleinere Bauteile, die weniger Fläche benötigen als Bauteile in der Vergangenheit.
Daher wurde mit der Entwicklung neuer Packtechnologien begonnen, wie etwa Wafer-Level-Packaging (WLP), in denen integrierte Schaltkreise (integrated circuits (ICs)) auf einem Träger platziert werden, der Leitungen aufweist, um Verbindungen mit den ICs und anderen elektrischen Komponenten herzustellen. Diese relativ neuen Typen von Packtechnologien für Halbleiter sind Herausforderungen in der Herstellung ausgesetzt.
Abriss
Die Erfindung stellt eine gepackte Halbleitervorrichtung bereit, umfassend: ein Kontaktpad auf einem Halbleiterchip; eine Isolierschicht, die das Kontaktpad umgibt; und eine Formmasse, die die Isolierschicht umgibt, wobei die Formmasse mit zwei benachbarten und nicht-linearen Oberflächen der Isolierschicht in Kontakt tritt.
In einer oder mehreren Ausführungsformen wird eine Leitungsschicht auf dem Kontaktpad angeordnet und tritt mit diesem physikalisch in Kontakt, wobei sich die Leitungsschicht über den Rand des Halbleiterchips hinaus erstreckt.
In einer oder mehreren Ausführungsformen weist die Isolierschicht, die das Kontaktpad umgibt, einen dünnen Abschnitt und einen dicken Abschnitt auf, wobei der dünne Abschnitt eine Dicke in einem Bereich von etwa 1 µm bis etwa 30 µm aufweist.
In einer oder mehreren Ausführungsformen liegt eine Schutzschicht zwischen dem Kontaktpad und der Isolierschicht.
In einer oder mehreren Ausführungsformen ist die Schutzschicht eine Kupferdiffusionssperre.
In einer oder mehreren Ausführungsformen weist die Schutzschicht eine Dicke in einem Bereich von etwa 50 nm bis etwa 2 µm auf.
In einer oder mehreren Ausführungsformen liegt die Schutzschicht außerdem zwischen der Isolierschicht und einer weiteren Isolierschicht darunter.
In einer oder mehreren Ausführungsformen ist die Schutzschicht ein dielektrisches Material und weist ein Material auf, das aus einer Gruppe bestehend aus SiN, SiC, SiCN, SiCO, TEOS, SiO₂ oder einem Dielektrikum mit kleinem k (low-k) ausgewählt ist.
In einer oder mehreren Ausführungsformen verbessert das dielektrische Material außerdem die Haftung zwischen dem Kontaktpad und der Isolierschicht.
In einer oder mehreren Ausführungsformen ist die Schutzschicht ein leitfähiges Material und aus einem Material hergestellt, das aus einer Gruppe bestehend aus Ta, TaN, Ti, TiN, Co und Mn ausgewählt ist.
In einer oder mehreren Ausführungsformen ist das Kontaktpad ein Kupferzapfen und weist eine Under-Bump-Metallisierungsschicht darunter auf.
In einer oder mehreren Ausführungsformen ist eine Dicke des Kontaktpads größer als eine Dicke der Isolierschicht.
Die Erfindung stellt außerdem eine gepackte Halbleitervorrichtung bereit, umfassend: ein Kontaktpad auf einem Halbleiterchip; eine Isolierschicht, die das Kontaktpad umgibt; eine Schutzschicht, wobei die Schutzschicht zwischen dem Kontaktpad und der Isolierschicht liegt; und eine Formmasse, die die Isolierschicht umgibt, wobei die Formmasse mit zwei benachbarten und nicht-linearen Oberflächen der Isolierschicht in Kontakt tritt.
Die Erfindung stellt außerdem ein Verfahren zum Packen einer Halbleitervorrichtung bereit, wobei das Verfahren umfasst: Bereitstellen der Halbleitervorrichtung, wobei die Halbleitervorrichtung ein Kontaktpad aufweist; Ausbilden einer Isolierschicht über der Halbleitervorrichtung, wobei die Dicke des Kontaktpads größer als eine Dicke der Isolierschicht ist; Ausbilden einer Formmasse, um die Halbleitervorrichtung und einen Raum zwischen der Halbleitervorrichtung und einer benachbarten Halbleitervorrichtung zu bedecken, wobei beide Halbleitervorrichtungen auf einem Trägerwafer liegen; und Planarisieren einer Oberfläche der Halbleitervorrichtung durch Entfernen der Formmasse und der Isolierschicht über dem Kontaktpad.
In einer oder mehreren Ausführungsformen umfasst das Verfahren ferner: Ausbilden einer Redistributionsschicht (RDL) über der Halbleitervorrichtung, wobei die RDL mit dem Kontaktpad gekoppelt ist und wobei sich die RDL über den Rand der Halbleitervorrichtung hinaus erstreckt.
In einer oder mehreren Ausführungsformen umfasst das Verfahren ferner: Ausbilden einer Schutzschicht zwischen dem Kontaktpad und der Isolierschicht.
In einer oder mehreren Ausführungsformen weist die Schutzschicht eine Dicke in einem Bereich von etwa 50 nm bis etwa 2 µm auf.
In einer oder mehreren Ausführungsformen wird Planarisieren der Oberfläche durch Schleifen durchgeführt.
In einer oder mehreren Ausführungsformen ist das Kontaktpad ein Kupferzapfen und weist eine Dicke in einem Bereich von etwa 1 µm bis etwa 35 µm auf.
In einer oder mehreren Ausführungsformen wird die Schutzschicht, die das Kontaktpad nicht umgibt, durch Ätzen entfernt.
Kurze Beschreibung der Zeichnungen
Für ein besseres Verständnis der vorliegenden Offenbarung und deren Vorteile wird im folgenden auf die folgende Beschreibung Bezug genommen, die in Verbindung mit den begleitenden Zeichnungen zu sehen ist, in denen:
1A bis 1H Querschnittsansichten einer Halbleitervorrichtung in einem Fan-Out-Wafer-Level-Package (FO-WLP) in verschiedenen Packstadien gemäß einigen Ausführungen zeigen;
1I eine vergrößerte Querschnittsansicht einer gepackten Halbleitervorrichtung der 1H gemäß einigen Ausführungsformen zeigt;
2A–2C vergrößerte Querschnittsansichten eines Teils einer Halbleitervorrichtung in einem Fan-Out-Wafer-Level-Package (FO-WLP) gemäß einigen Ausführungsformen zeigen, die jeweils in 1B, 1C und 1D gezeigt sind;
3A–3B Querschnittsansichten der sequentiellen Verarbeitung einer Halbleitervorrichtung in einem Fan-Out-Wafer-Level-Package (FO-WLP) in verschiedenen Packstadien gemäß einigen Ausführungsformen zeigen;
3C eine vergrößerte Querschnittsansicht einer gepackten Halbleitervorrichtung gemäß einigen Ausführungsformen zeigt;
4A–4B Querschnittsansichten einer Halbleitervorrichtung in einem Fan-Out-Wafer-Level-Package (FO-WLP) in verschiedenen Packstadien gemäß einigen Ausführungsformen zeigen;
4C eine vergrößerte Querschnittsansicht einer gepackten Halbleitervorrichtung gemäß einigen Ausführungsformen zeigt; und
5A–5B Querschnittsansichten einer Halbleitervorrichtung in einem Fan-Out-Wafer-Level-Package (FO-WLP) in verschiedenen Stadien gemäß einigen Ausführungsformen zeigen.
Einander entsprechende Bezugsziffern und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, außer wenn anderes angezeigt wird. Die Figuren sind gezeichnet, um die relevanten Aspekte der Ausführungsformen klar zu illustrieren, und sind nicht notwendigerweise maßstabsgerecht gezeichnet.
Ausführliche Beschreibung beispielhafter Ausführungsformen
Das Herstellen und Verwenden der Ausführungsformen der vorliegenden Offenbarung ist unten ausführlich beschrieben. Es ist jedoch anzuerkennen, dass die vorliegende Offenbarung viele anwendbare erfinderische Konzepte liefert, die in einer breiten Vielfalt spezifischer Kontexte umgesetzt werden können. Die diskutierten spezifischen Ausführungsformen veranschaulichen spezifische Wege, um die Offenbarung herzustellen und zu verwenden, und beschränken den Schutzbereich der Offenbarung nicht.
1A bis 1I sind Querschnittsansichten einer Halbleitervorrichtung in verschiedenen Packstadien gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 1A wird ein Trägerwafer 100 bereitgestellt. Der Trägerwafer 100 kann beispielsweise Glas, Siliziumoxid, Aluminiumoxid und ähnliches umfassen. Die Dicke de s Trägerwafers 100 kann zwischen wenigen mil bis zu mehreren zehn mil (1 mil ≙ ca. 25 µm) liegen und er kann in einigen Ausführungsformen einen Durchmesser von 300 mm haben. Der Trägerwafer 100 dient als ein Trägerwafer für Fan-Out, womit elektrische Verbindung über den Rand des Halbleiterchips hinaus und die Verarbeitung während des Packens von Halbleitervorrichtungen oder Chips 104 gemeint ist (siehe 1B).
In einigen Ausführungsformen wird ein Chipbefestigungsfilm (Die Attach Film (DAF)) 102 über dem Trägerwafer 100, wie in 1A gezeigt, ausgebildet. Der DAF 102 kann ein Polymer umfassen und umfasst in einigen Ausführungsformen ein thermoplastisches Material. Der DAF 102 kann beim Aufbringen flüssig, beispielsweise eine dicke Flüssigkeit, sein, bildet jedoch bei Zimmertemperatur einen Festkörper und kann halbflüssig werden, wenn er erhitzt wird, und kann klebrig werden, um bei erhöhten Temperaturen als ein Klebemittel fungieren.
Als nächstes wird eine Vielzahl von Chips 104 an dem DAF 102 befestigt, wie in 1B gezeigt ist. Mehrere Dutzend Chips 104 oder hunderte Chips 104 oder mehr können an dem DAF 102 befestigt werden, abhängig von der Größe der Chips 104, der Größe des Trägerwafers 100 und der genauen Anwendungen, um nur einige Beispiele zu nennen. Die Chips 104 weisen eine Vorderseite 103a und eine Rückseite 103b auf. Die Vorderseite 103a der Chips 104 wird hier außerdem als eine erste Seite bezeichnet, und die Rückseite 103b wird hier außerdem als eine zweite Seite bezeichnet. Die Chips 104 umfassen Halbleitervorrichtungen oder integrierte Schaltkreise, die zuvor auf einem Halbleitersubstrat hergestellt wurden. Die Chips 104 können eine oder mehrere Schichten elektrischer Schaltkreise und/oder darauf ausgebildeter elektronischer Funktionen umfassen, und können beispielsweise leitfähige Leitungen, Durchkontaktierungen, Kondensatoren, Dioden, Transistoren, Widerstände, Spulen und/oder andere elektrische Komponenten aufweisen (nicht gezeigt). Die Chips 104 wurden nach der Herstellung vereinzelt und sind zum Packen bereit. Eine Bestückungsmaschine kann verwendet werden, um die Chips 104 beispielsweise an vorbestimmten Orten auf dem Trägerwafer 100 zu platzieren. Die Rückseiten 103b der Chips 104 werden an dem DAF 102 befestigt, wie in 1B gezeigt ist.
Als nächstes wird ein Packprozess (Packaging) durchgeführt, um jeden der Vielzahl von Chips 104 zu packen. In einigen Ausführungsformen, die in 1A bis 1I gezeigt sind, wird zum Packen der Chips 104 als erstes eine Formmasse 106 über der Vielzahl von Chips 104 und über exponierten Abschnitten des DAF 102 ausgebildet, wie in 1C gezeigt ist. Die Formmasse 106 kann, wie gezeigt, auf den Chips 104 und DAF 102 über dem Trägerwafer 100 geformt werden. Die Oberseite der Formmasse 106 kann (wie in 1C gezeigt) höher als, (wie in 1D gezeigt) genauso hoch oder geringfügig niedriger als die Oberseiten 104a der Chips 104 sein. Die Formmasse 106 füllt, wie gezeigt, die Lücken zwischen der Vielzahl von Chips 104. Weitere Details des Formmassenprozesses sind unten beschrieben.
Als nächstes wird ein Planarisierungsprozess, wie etwa ein Schleifprozess, durchgeführt, um die Oberseiten 104a der Vielzahl von Chips 104 zu planarisieren, so dass jegliche Unebenheiten in den Oberseiten 104a der Chips 104 wenigstens reduziert und möglicherweise im wesentlichen eliminiert werden. Falls die Formmasse 106 Teile der Oberseiten 104a der Chips 104 umfasst, werden diese Teile der Formmasse 106 ebenfalls durch den Schleifprozess entfernt, wie in 1D gezeigt ist. Somit sind die Oberseiten 106a der verbleibenden Teile der Formmasse 106 genauso hoch wie die Oberseiten 104a der Vielzahl von Chips 104. Darüberhinaus kann die Höhe oder Dicke der Vielzahl von Chips 104 durch den Schleifprozess auch auf eine vorbestimmte Höhe reduziert werden.
Eine Leitungsschicht 108 wird über den Oberseiten 104a der Vielzahl von Chips 104, beispielsweise auf den Vorderseiten 103a der Chips 104, ausgebildet, wie in 5 gezeigt ist. Die Leitungsschicht 108 kann eine oder mehrere Redistributionsschichten (Redistribution Layer (RDL)) umfassen, die hier unter Bezugnahme auf 1I weiter beschrieben sind. Die RDL-Schicht(en) ist/sind von einer oder mehreren dielektrischen Schichten umgeben. Abschnitte der RDL(s) können sich über die Ränder der Chips 104 hinaus erstrecken. Als Ergebnis kann eine bessere Anbindung und Designflexibilität erreicht werden. Die RDL(s) ermöglichen Fan-Out-Design für Wafer-Level-Packages (WLP).
Die in 1E gezeigte Struktur umfasst einen rekonstruierten Wafer über dem Trägerwafer 100, der beispielsweise die Vielzahl von Chips 104 aufweist. Eine Vielzahl von Lötpunkten 110 wird über Abschnitten der Leitungsschicht 108 ausgebildet, wie in 1F gezeigt ist. Die gepackten Chips 104 können optional getestet werden, beispielsweise durch Durchführen elektrischer und Funktions-Tests in diesem Stadium des Herstellungs- und Packprozesses.
Die gepackten Chips 104 umfassen die Formmasse 106, Leitungsschicht 108, Lötpunkte 110 und in einigen Ausführungsformen auch den DAF 102. In anderen Ausführungsformen wurde der DAF 102 entfernt, und die gepackten Chips umfassen die Formmasse 106, Leitungsschicht 108 und Lötpunkte 110.
Als nächstes wird wenigstens der Trägerwafer 100 von den gepackten Chips 104 entfernt, wie in 1G gemäß einigen Ausführungsformen gezeigt ist. Die Formmasse 106 und Leitungsschicht 108 tragen die Chips 104 beispielsweise während des Trennprozesses des Trägerwafers 100 von den gepackten Chips 104. In der in den 1A bis 1I gezeigten Ausführungsform bleibt der DAF 102 auf den Rückseiten 103b der Chips 104 wie gezeigt zurück. Alternativ kann der DAF 102, wenn der Trägerwafer 100 entfernt wird, oder in einem separaten Verarbeitungsschritt entfernt werden, beispielsweise unter Verwendung eines Licht (Laser)- oder eines thermischen Prozesses.
Die gepackten Chips 104 werden dann vereinzelt oder an einem Vereinzelungsband 114 getrennt, so dass individuell gepackte Chips 104 ausgebildet werden, die hier als gepackte Halbleitervorrichtungen 120 bezeichnet werden, wie in 1H gezeigt ist. Die Formmasse 106 wird zwischen der Leitungsschicht 108 und den dem DAF 102 am nächsten liegenden Kanten des Chips 104 innerhalb der gepackten Halbleitervorrichtung 120 angeordnet und schützt die Kanten des Chips 104. Zum Vereinzeln der gepackten Chips 104 von daneben liegenden gepackten Chips 104 kann ein Band 112 auf die Lötpunkte 110 auf den Vorderseiten 103a der Chips 104 aufgebracht werden, wie ebenfalls in 1G gezeigt ist. Das Band 112 umfasst ein Trennband, das die gepackten Chips 104 während des Vereinzelungsprozesses trägt. Die gepackten Halbleitervorrichtungen 120 werden anschließend von dem Band 112 entfernt, wie in 1H gezeigt ist.
1I ist eine vergrößerte Querschnittsansicht der gepackten Halbleitervorrichtung 120, die in 1H gezeigt ist, gemäß einigen Ausführungsformen. 1I zeigt außerdem ein optionales Band 122, das über dem DAF 102 aufgebracht werden kann, nachdem der Trägerwafer 100 entfernt wurde. Das optionale Band 122 kann ein Markierungsband umfassen, das in einigen Ausführungsformen eingerichtet ist, mit Lasermarkierungen markiert zu werden. In anderen Ausführungsformen kann der DAF 102 ein Material umfassen, das eingerichtet ist, beispielsweise mit einem Laser markiert zu werden, und das Band 122 kann in der Struktur auch fehlen. Nach dem Ausbilden der Lötpunkte 110 können an den Chips 104 Tests durchgeführt werden, und das Band 122 oder DAF 102 kann markiert werden, um beispielsweise Testergebnisse anzuzeigen. Die gepackten Chips 104 können außerdem aus einer Vielzahl anderer Gründe vor oder nach Vereinzeln markiert werden.
1I zeigt außerdem eine detailliertere Ansicht des Chips 104 und der Leitungsschicht 108 gemäß einigen Ausführungsformen. Die Ansicht des Chips 104 und der Leitungsschicht 108 ist beispielhaft; alternativ können der Chip 104 und die Leitungsschicht 108 andere Konfigurationen, Layouts und/oder Designs umfassen. In der gezeigten Ausführungsform weist der Chip 104 ein Substrat 124 auf, das Silizium oder andere Halbleitermaterialien aufweist. Isolierschichten 126a und 126 können Passivierungsschichten umfassen, die auf dem Substrat 124 angeordnet sind. Kontaktpads 128 des Chips 104 können über leitfähige Merkmale des Substrats, wie etwa Metallpads 127, Anschlüsse, Durchkontaktierungen oder leitfähige Leitungen, ausgebildet werden, um elektrischen Kontakt mit elektrischen Komponenten des Substrats 124, die nicht gezeigt sind, herzustellen. Die Kontaktpads 128 können in einer Isolierschicht 126c ausgebildet werden, die eine Polymerschicht oder andere isolierende Materialien umfassen kann.
Die Leitungsschicht 108 kann Isolierschichten 132a und 132b aufweisen, die Polymere oder andere Isoliermaterialien umfassen. Eine RDL 130 kann innerhalb der Isolierschichten 132a und 132b ausgebildet werden, wie gezeigt ist, wobei Abschnitte der RDL 130 einen elektrischen Kontakt mit dem Kontaktpad 128 auf dem Chip 104 herstellen. Eine optionale Under-Bump-Metallization(UBM)-Struktur (oder Schicht) 134 kann auf Abschnitten der RDL 130 und der Isolierschicht 132b, wie gezeigt, ausgebildet werden. Die UBM-Struktur 134 ermöglicht beispielsweise die Verbindungen und Ausbildung der Lötpunkte 110. Weitere Details des Packverfahrens der Halbleitervorrichtung sind in US-Patentanmeldung Nr. 13/228,244 mit dem Titel „Packaging Methods and Structures Using a Die Attach Film“ beschrieben, die am 8. September 2011 eingereicht wurde und hier in ihrer Gesamtheit aufgenommen ist.
2A ist eine vergrößerte Ansicht des Bereichs 150 der 1B gemäß einigen Ausführungsformen. Bereich 150 ist ein Abschnitt des Chips 104 und weist ein Substrat 124 auf, wie in 1I gezeigt ist. Wie oben erwähnt, existieren Vorrichtungen in dem Substrat 124, das Silizium und/oder andere Halbleitermaterialien umfasst. Über dem Substrat 124 existieren Isolierschichten 126a, die leitfähige Strukturen isolieren und trennen (nicht gezeigt). Isolierschichten 126a können undotiertes Siliziumoxid, ein Dielektrikum mit kleiner Dielektrizitätszahl (low-k), dotierte dielektrische Filme oder Kombinationen derselben aufweisen. Die Dielektrizitätszahl des Dielektrikums mit kleinem k (low-k) kann in einigen Ausführungsformen kleiner als 3,5 sein. Die Dielektrizitätszahl des Dielektrikums mit kleinem k kann in einigen Ausführungsformen kleiner als 2,5 sein.
2A zeigt, dass Bereiche 150 außerdem ein Metallpad 127 aufweisen, das aus Aluminium oder anderen anwendbaren Materialien hergestellt sein kann. Das Metallpad 127 ist mit Vorrichtungen auf dem Substrat 124 durch eine Verbindungsstruktur (nicht gezeigt) verbunden. Ein Kontaktpad 128’ ist auf dem Metallpad 127 ausgebildet. In einigen Ausführungsformen ist das Kontaktpad 128’ aus Kupfer hergestellt und über dem Metallpad 127 mit einer UBM-Schicht 129 ausgebildet, die aus Gründen der Einfachheit in 1I nicht gezeigt ist. Die UBM-Schicht 129 kann eine Kupferdiffusionssperre aufweisen, die eine Titanschicht, eine Titannitridschicht, eine Tantalschicht oder eine Tantalnitridschicht sein kann. Die UBM-Schicht 129 kann ferner eine Keimschicht aufweisen, die Kupfer oder Kupferlegierungen aufweisen kann. Jedoch können auch andere Metalle, wie etwa Silber, Gold, Aluminium und Kombinationen derselben enthalten sein.
In einigen Ausführungsformen ist das Kontaktpad 128’ ein Kupferzapfen und wird durch Plattieren ausgebildet. Eine Isolierschicht 126b wird verwendet, um einen Abschnitt des Kontaktpads 128’ und der UBM-Schicht 129 von dem Metallpad 127 zu isolieren. Die Isolierschicht 126b kann aus einer oder mehreren dielektrischen Schichten hergestellt sein, die Oxid, Nitrid, Polyimid, isolierende Polymere und andere anwendbare Materialien aufweisen können. Eine Isolierschicht 126c’ bedeckt die Isolierschicht 126b und das Kontaktpad 128’. Wie oben erwähnt, kann die Isolierschicht 126c’ eine Polymerschicht oder andere Isoliermaterialien umfassen. Beispielhafte polymere Materialien, die für die Isolierschicht 126c verwendet werden können, können Epoxid, Polyimid, Benzozyklobuten (BCB), Polybenzoxazol (PBO) und ähnliches aufweisen, obwohl andere relativ weiche, oft organische, dielektrische Materialien ebenfalls verwendet werden können.
In einer Ausführungsform liegt die Höhe D’ des Kontaktpads 128, gemessen oberhalb der Isolierschicht 126b, in einem Bereich von etwa 1 µm bis etwa 25 µm. Die Höhe H’ der Isolierschicht 126c’ liegt, gemessen oberhalb der Isolierschicht 126b, in einem Bereich von etwa 1 µm bis etwa 30 µm.
2B ist eine vergrößerte Ansicht des Bereichs 150’ der 1C gemäß einigen Ausführungsformen. 2C zeigt, dass eine Formmasse 106 den Chip 104 bedeckt. Wie oben in 1I beschrieben und gezeigt ist, würden Abschnitte der Fan-Out-Strukturen, wie etwa RDL 130, über der Formmasse 106 aufgebaut werden. Die Formmasse 106 ist zunächst in flüssiger Form und wird getrocknet, nachdem sie gemäß einigen Ausführungsformen auf dem Trägerwafer 100 abgeschieden wurde. Beispielsweise kann die Formmasse 106 Epoxid, Harz, Siliziumdioxidfüllung oder andere Zusätze enthalten.
2C ist eine vergrößerte Ansicht des Bereichs 150’’ der 1D gemäß einigen Ausführungsformen. 2C zeigt, dass Abschnitte der Formmasse 106 und der Isolierschicht 126c sowie auch möglicherweise ein Abschnitt des Kontaktpads 128 durch einen Planarisierungsprozess, wie etwa Schleifen, entfernt wurden, um überschüssige Materialien von der Oberfläche des Kontaktpads 128’ zu entfernen und die Substratoberfläche der 2B zu planarisieren. Anschließend wird die unfertige Packung (mit der Struktur der 2C auf den Trägerwafer 100) weiteren Packprozessen unterzogen, die oben in den 1E bis 1H beschrieben sind, um das gepackte Substrat herzustellen, wie gemäß einigen Ausführungsformen in 1I gezeigt ist. Die Grenzfläche 142’ liegt zwischen dem Kontaktpad 128’ und der dielektrischen Schicht 126c’.
Die folgenden Verarbeitungsoperationen an der unfertigen Packung (mit der Struktur der 2C auf dem Trägerwafer 100), die das Montieren des Lötpunkts 110 aufweisen, können große Belastungen auf den gepackten Chip 120 ausüben. Die Grenzfläche 141’ zwischen Isolierschicht 126c’ und Formmasse 106 ist linear oder vertikal, wie in 2C gezeigt ist. Die lineare Grenzfläche 141’ ist relativ schwach und könnte unter Belastung in einigen Ausführungsformen zu Delaminieren führen. Zusätzlich kann, wenn eine Planarisierungsoperation auf das Substrat der 2B angewendet wird, um Abschnitte der Formmasse 106 und der Isolierschicht 126c’ und möglicherweise einen Abschnitt des Kontaktpads 128’ zu entfernen, das Bestimmen eines Endpunkts des Planarisierungsprozesses eine Herausforderung darstellen. Der Endpunkt des Planarisierungsprozesses kann bestimmt werden, indem verschiedene Drehmomente detektiert werden, denen das Planarisierungswerkzeug, wie etwa ein Schleifmittel, ausgesetzt ist, wenn das Material, das entfernt wird, von der Formmasse 106 zu der Isolierschicht 126c’ und dann zu dem Kontaktpad 128’ wechselt. In einigen Ausführungsformen wird der Endpunkt durch Detektieren des Kontaktpads 128’ durch das Planarisierungswerkzeug bestimmt. Es stellt eine Herausforderung dar, den Endpunkt des Planarisierungsprozesses zu bestimmen, wenn das Planarisierungswerkzeug den Eingriff mit zwei unterschiedlichen Arten von Oberflächen (Isolierschicht 126c’ und Kontaktpad 128’) identifizieren muss.
Zusätzlich zu den oben beschriebenen Problemen könnte die exponierte Oberfläche 333’ der Isolierschicht 126c’ während des Ausbildens der Isolierschicht 132a und der RDL 130 bei der nachfolgenden Verarbeitung Chemikalien freisetzen. Wie oben erwähnt ist, kann die Isolierschicht 126c’ aus einem Polymer hergestellt sein, das sich unter einem Plasmaprozess, Sputteringprozess oder Veraschen von Fotolack zersetzen kann. Die freigesetzten Chemikalien aus der Isolierschicht 126c könnten sich auf der Grenzfläche 334’ zwischen Kontaktpad 128’ und RDL 130 wieder absetzen und einen erhöhten Widerstand an der Grenzfläche verursachen. Aufgrund wenigstens dieser Gesichtspunkte besteht ein Bedürfnis, die Mechanismen des Ausbildens der Formmasse, die in 2A–2C gezeigt sind, und deren nachfolgende Strukturen zu verbessern, die gemäß einigen Ausführungsformen zu einer gepackten Halbleitervorrichtung führen.
3A zeigt eine detaillierte Querschnittsansicht des Bereichs 150’ der 1C gemäß einigen Ausführungsformen. Die Höhe D’’ des Kontaktpads 128’’ der 3A ist höher als die Höhe D’ in 2A. In einigen Ausführungsformen liegt die Höhe D’’ in einem Bereich von etwa 1 µm bis etwa 35 µm. Die Höhe H’’ der Isolierschicht 126c’’ liegt in einem Bereich von etwa 1 µm bis etwa 30 µm. Die Oberfläche 145 der Isolierschicht 126c’’ ist niedriger als die Oberfläche 434 des Kontaktpads 128’’. Falls die Isolierschicht 126c’’ durch Abscheiden (wie etwa durch einen Spin-on-Prozess) einer Flüssigkeit, die Polymere oder Vorläufer von Polymeren enthält, ausgebildet wurde, wird über dem Kontaktpad 128’’ eine dünne Schicht 126c* der Isolierschicht 126c’’ ausgebildet. In einigen Ausführungsformen liegt die Dicke der dünnen Schicht 126c* in einem Bereich von etwa 0,01 µm bis etwa 3 µm. Beispielhafte Polymermaterialien, die zum Ausbilden der Isolierschicht 126c’’ geeignet sind, wurden oben beschrieben. In einigen Ausführungsformen wird anschließend ein Nachbehandlungsprozess vorgenommen, um die Feuchtigkeit oder Lösungsmittel in dem Film zu entfernen. 3A zeigt, dass eine Formmasse 106 den Chip 104 mit einer Isolierschicht 126c’’ bedeckt.
3B ist eine vergrößerte Ansicht des Bereichs 150’’ der 1D gemäß einigen Ausführungsformen. 3B zeigt, dass Abschnitte der Formmasse 106, der dielektrischen Schicht 126c’’ oberhalb des Kontaktpads 128’’ und auch Kontaktpad 128’’ entfernt und planarisiert wurden, wie etwa durch Schleifen. Die unfertige Substratpackung wird dann weiteren Packprozessen unterzogen, wie etwa den oben in den 1E–1H beschriebenen, um die gepackte Halbleitervorrichtung gemäß einigen Ausführungsformen herzustellen. 3C zeigt eine detaillierte Querschnittsansicht der gepackten Halbleitervorrichtung 120’ gemäß einigen Ausführungsformen.
Bei der in 3B gezeigten Struktur ist die Grenzfläche 141’’ zwischen der Formmasse 106 und der dielektrischen Schicht 126c’’ keine einzelne lineare Grenzfläche. Stattdessen weist die Grenzfläche 141’’ drei Abschnitte linearer Grenzflächen 141a’’, 141b’’ und 141c’’ auf, die miteinander verbunden sind, wie gemäß einigen Ausführungsformen in 3C gezeigt ist. Grenzfläche 141’’ ist mechanisch stärker als die einzelne und lineare Grenzfläche 141’, die oben beschrieben ist, und kann ohne Delaminieren größerer Belastung widerstehen. Zusätzlich bleibt während des Planarisierungsprozesses zum Entfernen der Abschnitte der Formmasse 106 und der dielektrischen Schicht 126c* und möglicherweise eines Abschnitts des Kontaktpads 128’’ lediglich eine dünne Schicht der dielektrischen Schicht 126c* über dem Kontaktpad 128’’. Dies macht das Bestimmen des Endpunkts der Planarisierung einfacher und genauer verglichen mit dem Verarbeiten einer Struktur ohne die dünne Schicht der dielektrischen Schicht 126c* über dem Kontaktpad 128’’. Dies folgt aus der Tatsache, dass, sobald sich das Drehmoment aufgrund des die dielektrische Schicht 126c* kontaktierenden Planarisierungswerkzeugs ändert, das Planarisierungswerkzeug bald mit dem Kontaktpad 128’’ in Kontakt treten würde. Das Bestimmen des Endpunkts wäre präziser.
Zum Beispiel kann eine feste Zeit nach Änderung das Drehmoment eingestellt werden, um den Planarisierungsprozess anzuhalten. Zusätzlich wurde das Risiko des größeren Widerstands an der Grenzfläche 334’’ des Kontaktpads 128’’ erheblich reduziert. Dies folgt daraus, dass die exponierte Oberfläche 333’’ der dielektrischen Schicht 126c’’ bedeutend reduziert wurde (verglichen mit Oberfläche 333’, die oben in 2B beschrieben ist). Daher wird auch die Menge freigesetzter Chemikalien der dielektrischen Schicht 126c’’ erheblich reduziert. Somit wird das Risiko des Wiederabsetzens der freigesetzten Chemikalien der dielektrischen Schicht 126c’’ auf der Grenzfläche 334’’ minimiert.
Bei einigen Bauteilen besteht die Gefahr des Delaminierens an der Grenzfläche 142’ (siehe 2C) zwischen dem Kontaktpad 128’ und der dielektrischen Schicht 126c’, wie in 2C gezeigt ist. Ferner könnte die Gefahr einer Metalldiffusion von Kontaktpads 128’, 128’’ für einige Bauteile bestehen, falls die Kontaktpads 128’, 128’’ Kupfer enthalten. Als ein Ergebnis könnte eine Schutzschicht 135 angeordnet werden, um das Kontaktpad 128’’ zu umgeben, wie in 4A gemäß einigen Ausführungsformen gezeigt ist. Die Schutzschicht 135 kann aus einem dielektrischen Material hergestellt werden, das SiN, SiC, SiCN, SiCO, TEOS, SiO₂, ein Dielektrikum mit kleinem k (low-k) usw. aufweist. Beispielsweise kann das Dielektrikum mit kleinem k eine Dielektrizitätskonstante von weniger als 3,5 aufweisen. Die Schutzschicht 135 verbessert außerdem die Haftung zwischen der dielektrischen Schicht 126c’’ und dem Kontaktpad 128’’. Die Dicke der Schutzschicht 135 liegt in einigen Ausführungsformen in einem Bereich von etwa 50 nm bis etwa 2 µm. Die Prozesse zum Ausbilden der dielektrischen Schicht 126c’’ und der Formmasse 106 sind ähnlich wie die Prozesse, die gemäß einigen Ausführungsformen oben in 3A und 3B beschrieben wurden. Anschließend werden die Abschnitte der Formmasse 106, der dielektrischen Schicht 126c’’ und der Schutzschicht 135 über dem Kontaktpad 128’’ entfernt.
4B zeigt eine Querschnittsansicht der Struktur nach Planarisieren, um Materialien über dem Kontaktpad 128’’ gemäß einigen Ausführungsformen zu entfernen. Die Schutzschicht 135 bedeckt die Seitenwände des Kontaktpads 128’’ und reduziert die Außendiffusion von Kupfer in dem Kontaktpad 128’’. Zusätzlich verbessert die Schutzschicht 135 auch die Haftung zwischen dem Kontaktpad 128’’ und der dielektrischen Schicht 126c’’. 4C zeigt eine Querschnittsansicht der gepackten Halbleitervorrichtung 120’’ gemäß einigen Ausführungsformen.
In einigen Ausführungsformen kann die Schutzschicht 135’ aus einem leitfähigen Material hergestellt werden, das ausreicht, um Kupferdiffusion zu verhindern, wie etwa Ta, TaN, Ti, TiN, Co, Mn oder Kombinationen derselben. 5A zeigt die Schutzschicht 135’, die die Seitenwände des Kontaktpads 128’’ auf dem Substrat 124 gemäß einigen Ausführungsformen bedeckt. Die Schutzschicht 135’ bedeckt nicht die Oberfläche der dielektrischen Schicht 126b. Die Schutzschicht 135’ über der Oberfläche der dielektrischen Schicht 126b wird durch Ätzen vor dem Ausbilden der dielektrischen Schicht 126c’’ entfernt. In einigen Ausführungsformen ist der Ätzprozess ein Trockenplasmaprozess. Anschließend wird die Formmasse 106 auf dem Substrat abgeschieden. Die Abschnitte der Formmasse 106, der dielektrischen Schicht 126c*, der Schutzschicht 135’ über dem Kontaktpad 128’’ werden anschließend durch Planarisieren entfernt. 5B zeigt eine Querschnittsansicht der 5A nach der Planarisierungsoperation gemäß einigen Ausführungsformen.
Die Mechanismen des Ausbildens einer Formmasse auf einem Halbleitersubstrat, um Fan-Out-Strukturen beim Wafer-Level-Packaging (WLP) zu ermöglichen, werden bereitgestellt. Die Mechanismen umfassen das Abdecken von Teilen der Oberflächen einer Isolierschicht, die ein Kontaktpad umgibt. Die Mechanismen verbessern die Zuverlässigkeit der Packung und der Prozesssteuerung des Packprozesses. Die Mechanismen reduzieren außerdem das Risiko von Delaminieren an Grenzflächen und übermäßiges Ausgasen der Isolierschicht während nachfolgender Verarbeitung. Die Mechanismen verbessern ferner das Bestimmen des Planarisierungsendpunkts. Durch Verwendung einer Schutzschicht zwischen dem Kontaktpad und der Isolierschicht kann Kupferaußendiffusion reduziert werden, und die Haftung zwischen dem Kontaktpad und der Isolierschicht kann ebenfalls verbessert werden.
In einigen Ausführungsformen wird eine gepackte Halbleitervorrichtung bereitgestellt. Die gepackte Halbleitervorrichtung weist ein Kontaktpad auf einem Halbleiterchip und eine Isolierschicht auf, die das Kontaktpad umgibt. Die gepackte Halbleitervorrichtung weist außerdem eine Formmasse auf, die die Isolierschicht umgibt, und die Formmasse tritt mit zwei benachbarten und nicht-linearen Oberflächen der Isolierschicht in Kontakt.
In einigen anderen Ausführungsformen wird eine gepackte Halbleitervorrichtung bereitgestellt. Die gepackte Halbleitervorrichtung weist ein Kontaktpad auf einem Halbleiterchip und eine Isolierschicht auf, die das Kontaktpad umgibt. Die gepackte Halbleitervorrichtung weist außerdem eine Schutzschicht auf, und die Schutzschicht liegt zwischen dem Kontaktpad und der Isolierschicht. Die gepackte Halbleitervorrichtung weist ferner eine Formmasse auf, die die Isolierschicht umgibt, und die Formmasse tritt mit zwei benachbarten und nicht-linearen Oberflächen der Isolierschicht in Kontakt.
In noch weiteren Ausführungsformen wird ein Verfahren zum Packen einer Halbleitervorrichtung bereitgestellt. Das Verfahren umfasst das Bereitstellen der Halbleitervorrichtung, und die Halbleitervorrichtung weist ein Kontaktpad auf. Das Verfahren weist umfasst außerdem das Ausbilden einer Isolierschicht über der Halbleitervorrichtung, wobei die Dicke des Kontaktpads größer ist als die Dicke der Isolierschicht. Das Verfahren umfasst ferner das Ausbilden einer Formmasse, um die Halbleitervorrichtung und einen Raum zwischen der Halbleitervorrichtung und einer benachbarten Halbleitervorrichtung zu bedecken. Beide Halbleitervorrichtungen liegen auf einem Trägerwafer. Zusätzlich umfasst das Verfahren das Planarisieren einer Oberfläche der Halbleiteroberfläche durch Entfernen der Formmasse und der Isolierschicht über dem Kontaktpad.
Obwohl Ausführungsformen der vorliegenden Offenbarung und deren Vorteile ausführlich beschrieben wurden, ist einzusehen, dass verschiedene Änderungen, Ersetzungen und Veränderungen daran vorgenommen werden können, ohne von dem Geist und Schutzbereich der Offenbarung, wie sie durch die beigefügten Ansprüche definiert sind, abzuweichen. Beispielsweise ist Fachleuten sofort ersichtlich, dass viele der Merkmale, Funktionen, Prozesse und Materialien, die hier beschrieben sind, verändert werden können, während sie innerhalb des Schutzbereichs der vorliegenden Offenbarung verbleiben. Darüberhinaus soll der Schutzbereich der vorliegenden Anmeldung nicht auf bestimmte Ausführungsformen des Prozesses, der Maschine, Herstellung, Zusammensetzung von Materie, Mitteln, Verfahren und Schritten, die oben in der Beschreibung beschrieben sind, beschränkt werden. Wie der Durchschnittsfachmann sofort aus der Offenbarung der vorliegenden Offenbarung erkennt, können Prozesse, Maschinen, Herstellung, Zusammensetzungen von Materie, Mittel, Verfahren oder Schritte, die derzeit existieren, oder später entwickelt werden, die im wesentlichen die gleiche Funktion oder im wesentlichen das gleiche Ergebnis wie die entsprechenden Ausführungsformen erreichen, die hier beschrieben sind, gemäß der vorliegenden Offenbarung verwendet werden. Somit sollen die beigefügten Ansprüche innerhalb ihres Schutzbereiches solche Prozesse, Maschinen, Herstellung, Zusammensetzungen von Materie, Mittel, Verfahren oder Schritte einschließen.

Claims

Eine gepackte Halbleitervorrichtung, umfassend: ein Kontaktpad auf einer Halbleitervorrichtung; eine Isolierschicht, die das Kontaktpad umgibt; und eine Formmasse, die die Isolierschicht umgibt, wobei die Formmasse mit zwei benachbarten und nicht-linearen Oberflächen der Isolierschicht in Kontakt tritt.
Gepackte Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass eine Leitungsschicht auf dem Kontaktpad angeordnet ist und mit diesem in physischem Kontakt steht, wobei die Leitungsschicht sich über den Rand der Halbleitervorrichtung hinaus erstreckt.
Gepackte Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Isolierschicht, die das Kontaktpad umgibt, einen dünnen Abschnitt und einen dicken Abschnitt umfasst, und wobei der dünne Abschnitt eine Dicke in einem Bereich von etwa 1 µm bis etwa 30 µm aufweist.
Gepackte Halbleitervorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass eine Schutzschicht zwischen dem Kontaktpad und der Isolierschicht liegt.
Gepackte Halbleitervorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Kontaktpad ein Kupferzapfen ist und eine Under-Bump-Metallisierungsschicht darunter aufweist.
Gepackte Halbleitervorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass eine Dicke des Kontaktpads größer als eine Dicke der Isolierschicht ist.
Verfahren zum Packen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bereitstellen der Halbleitervorrichtung, wobei die Halbleitervorrichtung ein Kontaktpad aufweist; Ausbilden einer Isolierschicht über der Halbleitervorrichtung, wobei eine Dicke des Kontaktpads größer als eine Dicke der Isolierschicht ist; Ausbilden einer Formmasse, um die Halbleitervorrichtung und einen Raum zwischen der Halbleitervorrichtung und einer benachbarten Halbleitervorrichtung zu bedecken, wobei beide Halbleitervorrichtungen auf einem Trägerwafer liegen; und Planarisieren einer Oberfläche der Halbleitervorrichtung durch Entfernen der Formmasse und der Isolierschicht über dem Kontaktpad.
Verfahren nach Anspruch 7, ferner umfassend: Ausbilden einer Redistributionsschicht (RDL) über der Halbleitervorrichtung, wobei die RDL mit dem Kontaktpad gekoppelt ist, und wobei sich die RDL über den Rand der Halbleitervorrichtung hinaus erstreckt.
Verfahren nach Anspruch 7 oder 8, ferner umfassend: Ausbilden einer Schutzschicht zwischen dem Kontaktpad und der Isolierschicht.
Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass die Schutzschicht eine Dicke in einem Bereich von etwa 50 nm bis etwa 2 µm aufweist.