CN101236941A - 半导体装置及其制造方法 - Google Patents

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CN101236941A CNA2008100094183A CN200810009418A CN101236941A CN 101236941 A CN101236941 A CN 101236941A CN A2008100094183 A CNA2008100094183 A CN A2008100094183A CN 200810009418 A CN200810009418 A CN 200810009418A CN 101236941 A CN101236941 A CN 101236941A
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CN
China
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redistribution lines
semiconductor device
adjacent
hole
passivation layer
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CNA2008100094183A
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English (en)
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郑载植
沈成珉
崔熺国
张东铉
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

本发明公开了一种半导体装置及其制造方法。根据一些实施例，半导体装置包括形成在半导体结构上的下部结构。下部结构具有芯片焊盘。半导体装置还包括位于芯片焊盘上方的钝化层。钝化层包括限定在其中的第一开口以暴露芯片焊盘的至少部分。半导体装置还包括相互分隔开并位于钝化层上方的至少两条相邻的再分布线。所述至少两条相邻的再分布线通过对应的第一开口分别连接到芯片焊盘。半导体装置包括位于钝化层上方的第一绝缘层。第一绝缘层包括在所述至少两条相邻的再分布线之间延伸的孔穴。

Description

半导体装置及其制造方法
本申请要求于2007年2月1日提交的第2007-0010377号韩国专利申请和2008年1月18日提交的第12/016.677号美国专利申请的优先权，该申请的内容通过引用完全包含于此。
技术领域
本发明的实施例大体涉及一种半导体装置以及制造方法。更具体地讲，本发明的一些实施例涉及一种包括再分布线的半导体装置及其制造方法，其中，所述半导体装置适于减小相邻的再分布线之间的寄生电容。
背景技术
在现代的半导体装置制造过程中，经常要求被以不同封装类型装配的半导体芯片的键合焊盘被重新布置，以适应不同的封装类型。然而，当半导体芯片的功能性方面基本没有变化时，仅为了重新布置键合焊盘而更改半导体芯片的电组件的整体分布是不值得的。
因此，已经提出了再分布线作为重新布置键合焊盘的有效手段，以在不更改电组件的分布的情况下适应不同的封装类型。传统的再分布线的特征可在于在完成的半导体芯片的钝化层上方设置导电互连件。例如，形成在完成的半导体芯片的外围区域上的现有芯片焊盘可经再分布线(将在下面解释)电连接(再分布)到再分布的键合焊盘的阵列。
图1是包括再分布线的传统晶圆级封装的剖视图。
参照图1，半导体芯片包括半导体基底10、芯片焊盘12、位于芯片焊盘12上方的钝化层14和位于钝化层14上方的第一绝缘层16。穿过钝化层14和第一绝缘层16来限定开口，该开口暴露芯片焊盘12的部分。
再分布线或再分布层图案18形成在第一绝缘层16上，以接触芯片焊盘12的被形成在钝化层14和第一绝缘层16中的开口暴露的部分。
然后在再分布线18上方形成第二绝缘层20，在第二绝缘层20内形成开口，以暴露再分布线18的部分，从而限定再分布键合焊盘22。随后，形成焊球24以接触再分布键合焊盘22的部分。在半导体基底10上方的任何区域中，可在第二绝缘层20中形成开口。
因此，通过应用再分布技术，位于芯片外围区域中的芯片焊盘12可经再分布线电气地再定位到位于芯片的任何区域上方的再分布键合焊盘22。因此，可以将外围键合焊盘改为适用于装配技术(如倒装芯片键合)的区域阵列键合焊盘，反之亦然。
然而，随着半导体芯片内部的集成水平的提高，相邻的再分布线之间的距离大大降低。结果，相邻的再分布线之间产生的寄生电容不期望地增大，这将导致显著的信号延迟和更大的功耗。另外，本领域中已经公知的是，各种半导体装置(如闪速存储器)中的这种寄生电容导致信号干扰，从而降低所得电子产品的可靠性。
在此示例性地描述的本发明的实施例致力于解决传统技术的这些和其他观察到的缺点。
发明内容
在一个实施例中，半导体装置包括：下部结构，形成在半导体结构上，下部结构具有芯片焊盘；钝化层，位于芯片焊盘上方，钝化层包括限定在其中的第一开口，第一开口暴露芯片焊盘的至少部分；至少两条相邻的再分布线，相互分隔开并位于钝化层上方，所述至少两条相邻的再分布线通过对应的第一开口分别连接到芯片焊盘；第一绝缘层，位于钝化层上方。第一绝缘层包括在所述至少两条相邻的再分布线之间延伸的孔穴。
在另一实施例中，一种半导体装置，包括：至少两条相邻的导电线，相互分隔开并位于半导体基底上方；绝缘层，位于所述至少两条相邻的导电线之间，其中，所述绝缘层包括在所述至少两条相邻的导电线之间的孔穴，其中，凹进被限定在所述至少两条相邻的导电线的侧壁中，孔穴被设置在所述凹进的至少部分内。
在又一实施例中，一种形成半导体装置的方法，所述方法包括：形成下部结构，所述下部结构具有形成在半导体基底上的芯片焊盘；在芯片焊盘上方形成钝化层，钝化层包括限定在其中的开口以暴露对应的芯片焊盘的至少部分；在钝化层上方形成至少两条相邻的第一再分布线，其中，所述至少两条第一再分布线通过对应的开口分别连接到对应的芯片焊盘；形成绝缘层，绝缘层上覆所述至少两条相邻的第一再分布线并位于钝化层上方，其中，绝缘层包括在所述至少两条相邻的第一再分布线之间延伸的孔穴。
附图说明
以下，将参照附图来描述本发明的实施例，其中：
图1是包括再分布线的传统晶圆级成品封装(wafer level fabricatedpackage)的剖视图；
图2是根据一个实施例的半导体装置的平面图；
图3A是根据一个实施例的沿线IIA-IIA′截取的图2中示出的半导体装置的剖视图；
图3B和图3C是根据一些实施例的沿线IIB-IIB′截取的图2中示出的半导体装置的剖视图；
图3D是示出根据本发明实施例的孔穴的形成的视图；
图4是根据另一实施例的半导体装置的平面图；
图5A和图5B分别是沿线IVA-IVA′和线IVB-IVB′截取的图4中示出的半导体装置的剖视图；
图6是根据又一实施例的半导体装置的平面图；
图7A是根据一个实施例的沿线VIA-VIA′截取的图6中示出的半导体装置的剖视图；
图7B至图7D是根据一些实施例的沿线VIB-VIB′截取的图6中示出的半导体装置的剖视图；
图8A、图9A、图10A、图11A、图12A和图13A是沿线IIA-IIA′截取的形成图2示出的半导体装置的一个实施例的示例性方法的剖视图；
图8B、图9B、图10B、图11B、图12B和图13B是沿线IIB-IIB′截取的形成图2示出的半导体装置的一个实施例的示例性方法的剖视图；
图14A是沿线IVA-IVA′截取的形成图4中示出的半导体装置的一个实施例的示例性方法的剖视图；
图14B是沿线IVB-IVB′截取的形成图4中示出的半导体装置的一个实施例的示例性方法的剖视图；
图15A、图16A和图17A是沿线VIA-VIA′截取的形成图6中示出的半导体装置的一个实施例的示例性方法的剖视图；
图15B、图16B和图17B是沿线VIB-VIB′截取的形成图6中示出的半导体装置的一个实施例的示例性方法的剖视图；
图18至图20示出了根据一些实施例的图2、图4和图6中示出的半导体装置的示例性实施方式。
具体实施方式
以下，现在将参照附图更充分地描述本发明的示例性实施例。然而，这些实施例可以以很多不同的形式来实现，并不应该被解释为限于在此提出的实施例。然而，提供这些实施例是为了使本公开将是彻底的和完全的，并将限定在权利要求中的本发明的范围充分地传达给本领域的技术人员。在附图中，为了清晰起见，夸大了层和区域的厚度。在整个说明书中，相同的标号表示相同的元件。
图2是根据一个实施例的半导体装置的平面图。图3A是根据一个实施例的沿线IIA-IIA′截取的图2中示出的半导体装置的剖视图。图3B和图3C是根据一些实施例的沿线IIB-IIB′截取的图2中示出的半导体装置的剖视图。
参照图2及图3A至图3C，例如，半导体装置可包括：下部结构101，具有多个芯片焊盘105；钝化层110，位于具有多个芯片焊盘105的下部结构101上方；一条或多条再分布线135(也称作“第一再分布线”)，位于钝化层110上方；绝缘层140a(这里也称作“第一绝缘层”)，位于一条或多条再分布线135上方；一个或多个孔穴(void)145，位于钝化层110上方；多个再分布键合焊盘106。尽管仅示出了两条第一再分布线135，但是应该理解可以提供任意数量的第一再分布线135。在一些实施例中，一个或多个孔穴145设置在钝化层上方和/或设置在再分布线135之间。
因此，将如下面所示更详细地描述以上参照图2以及图3A至图3C讨论的半导体装置。具体地讲，例如，下部结构101可包括一个或多个器件，如晶体管、电阻器、二极管、电容器、信号线、接触结构等。钝化层110可位于下部结构101的上方，并且钝化层110在其中具有开口，以限定多个芯片焊盘105。芯片焊盘105由导电材料形成，所述导电材料如本领域的技术人员所知道的铝、铜、钨、钛等。
在本申请中，钝化层110是传统的钝化层，其具有用于限定完成的芯片的键合焊盘或芯片焊盘的开口，所述键合焊盘或芯片焊盘经再分布线连接(再分布)到再分布键合焊盘。因此，即使在没有再分布键合焊盘的情况下，完成的芯片可完全用作半导体装置(如动态随机存取存储器(DRAM)或闪速存储器)，并可被装配以形成半导体封装。
在一方面，第一再分布线135可被设置为电源通路(power path)、接地通路、输入/输出(I/O)通路等或它们的组合。另外，第一再分布线135的形状被示出为直条形。然而，在本发明的精神和范围内，可以使用其它适合的形状如蜿蜒的形状。
在另一方面，第一再分布线135可通过限定在钝化层110中的第一开口结合到芯片焊盘105。在又一方面，尽管在图3C中未示出，但是可在钝化层110和第一再分布线135之间设置第一导电中间层图案115a。第一导电中间层图案115a可包括种子层(将在下面进一步描述)。
在一个实施例中，并且如图3A和图3B所示例性示出的，例如，每条第一再分布线135可包括顺序堆叠的第一下导电层125和第一上导电层130。然而，在如图3C示例性示出的另一实施例中，可将第一再分布线135设置为单层导电材料。应该理解的是，第一再分布线135可被设置成具有任意数量的导电材料层。另外，第一导电中间层图案115a也可被设置成具有任意数量的导电材料(包括铜和钛)层。
在如图3A示例性示出的实施例中，利用下面描述的模制图案或公知的蚀刻技术，第一再分布线135的上部可形成为比第一再分布线135的下部宽。在另一实施例中，第一再分布线135的侧壁的至少部分可限定相对于钝化层110的上表面的锐角(即，小于90°的角)，如图3A所示。然而，第一再分布线135的侧壁和钝化层110的上表面形成锐角并不是必要的。在其它一些实施例中，第一再分布线135的侧壁的部分和钝化层110的上表面可形成钝角或直角。
在另一实施例中，凹进或底切(undercut)可被限定在第一再分布线135的侧壁中。例如，凹进可被限定在第一再分布线135的下部的侧壁中。如图3A所示，当第一再分布线135的侧壁与钝化层110的上表面形成锐角(即，小于90°的角)时，可形成凹进。另一方面，尽管未示出，如在下面进一步描述的，可通过选择性地去除第一再分布线135的部分来形成凹进或底切。
在一个实施例中，第一绝缘层140a可位于钝化层110上方，也可以邻近于第一再分布线135的侧壁定位。在如图3A示例性示出的实施例中，第一绝缘层140a的没有形成第一再分布线1 35的顶表面可低于第一再分布线135的顶表面。在另一实施例中，第一绝缘层140a的没有形成第一再分布线135的顶表面可高于第一再分布线135的顶表面或与第一再分布线135的顶表面基本相平。
如图3B示例性所示，多个开口107(在此也被称作“第二开口”)可形成在第一绝缘层140a中，以暴露第一再分布线135的至少部分。第一再分布线135的被第二开口107暴露的部分在此可被称作再分布键合焊盘106。
在一个实施例中，一个或多个孔穴145可形成在第一绝缘层140a中。一个或多个孔穴145可邻近于第一再分布线135的侧壁。一个或多个孔穴145可位于钝化层110的上方。在一个实施例中，如图2和图3A示例性所示，一个或多个孔穴145存在于相邻的第一再分布线135之间。在如图2和图3A示例性所示的实施例中，一个或多个孔穴145可通过第一绝缘层140a与相邻的第一再分布线135的侧壁分隔开。然而，在另一实施例中，孔穴145可接触第一再分布线135的侧壁，从而相邻的第一再分布线135的至少部分被暴露于孔穴145的内部。换言之，可通过第一绝缘层140a的外表面和第一再分布线135的侧壁来限定孔穴145，如图3D所示。在如图2示例性所示的实施例中，孔穴145中的至少一些可沿多条第一再分布线135中的一条的长度延伸。
如上所述，凹进可被限定在第一再分布线135的侧壁中。例如，凹进可被限定在第一再分布线135的下部的侧壁中。在这样的实施例中，孔穴145的至少部分可形成在凹进中。
根据关于图2、图3A和图3B所示例性描述的半导体装置，孔穴145存在于多条第一再分布线135中相邻的第一再分布线135之间，其中，所述多条第一再分布线135形成在钝化层110上。在一个实施例中，孔穴145填充有空气。空气的介电常数εair为大约1，而第一绝缘层140a的介电常数εILD通常大于2。系统的电容C通常可用下面的公式表示：C＝ε(A/d)，其中，ε是两个导电结构之间的材料的介电常数，A是导电结构的面积，d是两个导电结构之间的距离。因此，孔穴145可减小在多条第一再分布线135中相邻的第一再分布线135之间将另外产生的寄生电容，其中，所述多条第一再分布线135形成在钝化层110上。
图4是根据另一实施例的半导体装置的平面图。图5A和图5B分别是沿线IVA-IVA′和线IVB-IVB′截取的图4中示出的半导体装置的剖视图。
参照图4、图5A和图5B，例如，半导体装置可具有与相对于图2和图3A至图3C描述的半导体装置的结构相似的结构。然而，在图4、图5A和图5B示例性示出的实施例中，扩大的孔穴145a可存在于形成在钝化层110上的相邻的第一再分布线135之间。在这个实施例中，扩大的孔穴145a在相邻的第一再分布线135之间延伸并与钝化层110叠置。
在一个实施例中，扩大的孔穴145a可与相邻的第一再分布线135中的一个或两个的侧壁分隔开。在平面图中，扩大的孔穴145a可具有椭圆的形状。然而，扩大的孔穴145a并不限于这种形状，还可以使用其它适合的形状，如在本发明的精神和范围内在剖视图中基本为矩形的形状或弓形的形状。
然而，在另一实施例中，扩大的孔穴145a可接触相邻的第一再分布线135的一个或两个的侧壁，使得相邻的第一再分布线135的一个或两个的侧壁的至少部分被暴露于扩大的孔穴145a的内部。尽管只有一个扩大的孔穴145a被示出为存在于相邻的第一再分布线135之间，但是应该理解多个扩大的孔穴145a可存在于相邻的第一再分布线135之间。
正如所讨论的，相对于图4、图5A和图5B示例性描述的半导体装置可包括至少一个扩大的孔穴145a，所述至少一个扩大的孔穴145a存在于形成在钝化层110上的相邻的第一再分布线135之间。因为扩大的孔穴145a可填充有空气，所以扩大的孔穴145a可降低寄生电容，该寄生电容将另外地产生于例如形成在钝化层110上的相邻的第一再分布线135之间。
图6是根据又一实施例的半导体装置的平面图。图7A是根据一个实施例的沿线VIA-VIA′截取的图6中示出的半导体装置的剖视图。图7B和图7C是根据一些实施例的沿线VIB-VIB′截取的图6中示出的半导体装置的剖视图。
参照图6和图7A至图7C，例如，半导体装置可具有与相对于图4和图5A至图5B描述的半导体装置的结构相似的结构。然而，在图6和图7A至图7C示例性示出的实施例中，该半导体装置还可以包括另一再分布线175(在此也被称作“第二再分布线”)和另一绝缘层140b(在此也被称作“第二绝缘层”)。尽管示出了仅有一条第二再分布线175，但是应该理解，可以提供多于一条的第二再分布线175。
在一个实施例中，钝化层110可设置在下部结构101的上方，下部结构101具有在其上形成的芯片焊盘105，如上所述。利用上述方法或相似的方法还形成一条或多条第一再分布线135和第一绝缘层140a。开口(在此也被称作“第一开口”)可限定在钝化层110和第一绝缘层140a中。在一个实施例中，穿过钝化层110和第一绝缘层140a限定的第一开口104可暴露芯片焊盘105的至少部分。
在一个实施例中，第二再分布线175位于扩大的孔穴145a的上方，其中，扩大的孔穴145a位于相邻的第一再分布线135之间。尽管仅示出了一条第二再分布线175，但是应该理解可设置多条第二再分布线175，从而多条第二再分布线175位于扩大的孔穴145a中不同的扩大的孔穴145a的上方，多条第二再分布线175位于同一扩大的孔穴145a的上方，或者它们的组合。
在另一实施例中，如果利用镀工艺来形成第二再分布线175，则第二导电中间层图案155a作为种子层可设置在第一绝缘层140a和第二再分布线175之间。第二导电中间层图案155a可由导电材料形成，所述导电材料如本领域技术人员所知的铝、铜、钨或钛。尽管在图7C中未示出，但是根据特定的应用，第二导电中间层图案155a可为单层图案或多层图案。例如，第二导电中间层图案155a可包括铜层图案和形成在铜层图案上的钛层图案。
在一个实施例中，并且如图7A和图7B示例性所示，例如，每条第二再分布线175可包括顺序堆叠的第二下导电层165和第二上导电层170。然而，在如图7C示例性所示的另一实施例中，第二再分布线175可被设置为单层导电材料。然而应该理解的是，第二再分布线175可被设置有任意数量的导电材料层。在一方面，第二再分布线175可被设置为功率通路、接地通路、输入/输出(I/O)通路等或它们的组合。在另一方面，第二再分布线175可通过延伸穿过钝化层110和第一绝缘层140a的第一开口104连接到芯片焊盘105。
在一个实施例中，第二绝缘层140b位于第一绝缘层140a的上方。第二绝缘层140b还可以位于第二再分布线175的上方。如图7B示例性所示，另一开口109(在此也称作“第三开口”)可被形成在第二绝缘层140b中以暴露第二再分布线175的至少部分。第二再分布线175的被第三开口109暴露的部分可被称作再分布键合焊盘106。
与相对于图4、图5A和图5B示例性描述的半导体装置相似，相对于图6和图7A至图7C示例性描述的半导体装置可包括扩大的孔穴145a，所述扩大的孔穴145a存在于形成在钝化层110上的相邻的第一再分布线135之间。由于扩大的孔穴145a可填充有空气，所以扩大的孔穴145a可减小寄生电容，所述寄生电容将在形成在钝化层110上的相邻的第一再分布线135之间沿水平方向另外地产生。另外，由于第二再分布线175被设置在扩大的孔穴145a上方，所以可以减小在第一再分布线135和第二再分布线175中相邻的再分布线之间将另外产生的寄生电容。另外，可以减小在下部结构101和第二再分布线175之间另外沿垂直方向产生的寄生电容。
已经示例性地描述了根据本发明一些实施例的半导体装置，将参照图8A至图17B描述形成相对于图2至图7C描述的半导体装置的示例性方法。
图8A、图9A、图10A、图11A、图12A和图1 3A是沿线IIA-IIA′截取的形成图2示出的半导体装置的一个实施例的示例性方法的剖视图。图8B、图9B、图10B、图11B、图12B和图13B是沿线IIB-IIB′截取的形成图2示出的半导体装置的一个实施例的示例性方法的剖视图。
参照图8A和图8B，钝化层110形成在下部结构101的上方，所述下部结构101具有已经形成在其上的芯片焊盘105。在一个实施例中，可通过在下部结构101上方沉积钝化材料(如SiNx、SiOx等或它们的组合)，并利用传统的技术如光刻工艺将钝化材料图案化，以形成暴露芯片焊盘105的至少部分的开口(即，第一开口104′)，从而形成钝化层110。尽管仅示出了一个第一开口104′和一个芯片焊盘105，但是应该理解，可以形成任意数量的第一开口104′和芯片焊盘105。
参照图9A和图9B，第一导电中间层11 5形成在钝化层110上方、形成在第一开口104′内并形成在芯片焊盘105上，如图9A和图9B所示。第一导电中间层115可包括阻挡(barrier)材料层和上覆在阻挡材料层上的种子层。例如，阻挡材料层可包括如钛、铜等或它们的合金的材料。例如，种子层可包括如铜、铝、钛、钨等或它们的合金的材料。根据特定的应用，种子层可为单层或多层。例如，种子层可包括铜层和形成在铜层上的钛层。
在一个实施例中，第一导电中间层115的阻挡材料层和种子层可利用溅射技术形成。在另一实施例中，可顺序地堆叠第一导电中间层115的阻挡材料层和种子层。
接下来，在钝化层110上形成多条再分布线135(即，第一再分布线)，所述多条第一再分布线135将被连接到芯片焊盘105。将参照图10A至图12B来描述形成多条第一再分布线135的示例性过程。
如图10A和图10B所示，在第一导电中间层115上形成模制图案120。在一个实施例中，可通过在第一导电中间层115上沉积感光材料例如光致抗蚀剂，接着进行曝光和显影处理以限定暴露第一导电中间层115的多个沟道或凹槽119，从而形成模制图案120。如图10A示例性所示，限定在模制图案120中的沟道119的侧壁可与第一导电中间层115的上表面形成钝角。这个工艺可通过控制本领域技术人员所知的光刻工艺条件来完成。在第2005-0110735号和第2000-0066338号韩国专利申请公布中描述了形成具有钝角的模制图案的示例，上述两个专利申请的内容通过引用包含于此。因此，沟道119的上部的宽度大于沟道119的下部的宽度。
如图11A和图11B所示，在限定在模制图案120中的沟道119内形成第一再分布线135。
在一个实施例中，可利用一个或多个镀工艺来形成第一再分布线135。例如，可利用第一导电中间层115的被沟道119暴露的部分作为种子材料，在每个限定在模制图案120中的沟道11 9中镀有第一下导电层125。随后，可利用第一下导电层125作为种子材料，在每个第一下导电层125上镀有第一上导电层130。例如，第一下导电层125可包括如铜等或其合金的材料。例如，第一上导电层130可包括如镍等或其合金的材料。
由于沟道119在其上部宽度较宽，因此在沟道119内形成(模制)的所得的第一再分布线在其上部宽度较宽。因此，钝化层110的上表面和第一再分布线135的侧壁之间形成锐角。
可选择地，可利用合适的蚀刻剂通过薄膜沉积和蚀刻技术来形成第一再分布线135，其中，第一再分布线135的上部的宽度大于第一再分布线135的下部的宽度，所述合适的蚀刻剂可选择性地蚀刻第一再分布线135的底部，以在第一再分布线135的下部的侧壁中形成凹进。在一些实施例中，第一再分布线135可包括多层，当暴露于特定的蚀刻剂时，所述多层的下部具有较高的蚀刻速率。
如图12A和图12B所示，可去除模制图案120。在一个实施例中，可利用如灰化、剥离等或它们的组合的工艺来去除模制图案120。当去除模制图案120时，第一导电中间层115的部分被第一再分布线135暴露。
如图12A示例性所示，第一再分布线135的侧壁可与第一导电中间层115的上表面形成锐角。
如图13A和图13B所示，去除第一导电中间层115的被第一再分布线135暴露的部分，以形成第一导电中间层图案115a。因此，每个第一再分布线135可包括第一下导电图案125和第一上导电图案130，所述第一下导电图案125和第一上导电图案130在第一导电中间层图案115a上顺序地堆叠。
在一个实施例中，可利用适合的蚀刻工艺来去除第一导电中间层115的暴露部分，在适合的蚀刻工艺中，相对于第一再分布线135选择性地蚀刻第一导电中间层115的部分。详细地讲，在蚀刻工艺中使用的用来去除第一导电中间层115的暴露部分的蚀刻剂对第一下导电图案125的蚀刻速率可低于该蚀刻剂对第一导电中间层115的蚀刻速率。另外，该蚀刻剂对第一上导电图案130的蚀刻速率可低于该蚀刻剂对第一下导电图案125的蚀刻速率。结果，在去除第一导电中间层115的暴露部分的蚀刻工艺过程中，第一再分布线135的侧壁也可被部分去除，并且在第一再分布线135的底部被去除得更多。在这种情况下，与限定在第一导电中间层115的上表面和第一再分布线135的侧壁之间的锐角相比，限定在钝化层110的上表面和第一再分布线135的侧壁之间的锐角甚至可更小。
结果，第一再分布线135的每个的边缘横向向内凹进，例如，向对应的第一再分布线135的中线凹进。因此，第一导电中间层图案115a、第一下导电图案125和第一上导电图案130的横向凹进的边缘限定了第一再分布线135的侧壁中的凹进。
在一个实施例中，由钝化层110的上表面和第一再分布线135的侧壁限定的锐角可在大约30度至大约75度的范围内，从而在凹进附近或在凹进内可易于形成孔穴。
凹进被示出为在剖面中具有三角形形状。然而，凹进可在剖面中具有矩形或类似的形状。
在另一实施例中，利用传统的沉积技术在钝化层110上方顺序地形成用于形成第一下导电图案125的第一下导电层(未示出)和用于形成第一上导电图案130的第一上导电层(未示出)。第一下导电图案125可由能够相对于第一上导电图案130被选择性蚀刻的材料构成。在这样的实施例中，通过相对于第一上导电层选择性地蚀刻第一下导电层，可在第一再分布线135的侧壁中限定凹进或底切。换言之，第一下导电层可由这样的材料形成，即，在用于形成第一下导电图案125和第一上导电图案130的蚀刻工艺过程中，与第一上导电层相比，该材料可以被较快地蚀刻。另外，在形成第一下导电图案125和第一上导电图案130之后，执行另外的蚀刻工艺的情况是可行的。
结果，第一下导电图案125的每个的边缘朝着对应的第一再分布线135的中线向内横向凹进。因此，第一下导电图案125的横向凹进的边缘可限定第一再分布线135的侧壁中的凹进。另外，根据另一实施例，第一下导电图案125和第一上导电图案130的横向凹进的边缘可共同限定在第一再分布线135的侧壁中的凹进，其中，第一再分布线135的至少部分可相对于钝化层110的上表面具有钝角。因此，第一上导电图案130的宽度可大于第一下导电图案125的宽度。
接下来，在足以确保孔穴145被包含在第一绝缘层140a中或邻近第一再分布线135形成的条件下，在下部结构101(包括第一再分布线135)上方形成第一绝缘层140a，从而产生如图3A示例性示出的结构。
例如，可通过在下部结构101(包括第一再分布线135)上方旋转涂覆绝缘材料来形成第一绝缘层140a。可选择地，包括有机材料的带可被放置在下部结构101上方，以形成第一绝缘层140a。另外，可利用挤压机(squeezer)或分送器(dispenser)将具有适合的粘度的有机材料涂覆在下部结构101上方。绝缘材料可具有大约250CP和大约2000CP之间的临界粘度。在一个实施例中，绝缘材料具有在从大约300CP到大约2000CP范围内的临界粘度。第一绝缘层140a的在钝化层110上的部分(即，不在第一再分布线135上的部分)可具有大约7μm和大约10μm之间的厚度。例如，绝缘材料可包括如SiNx、SiOx、树脂、聚酰亚胺等或它们的组合的材料。无机材料(如树脂或聚酰亚胺)可用于控制粘度，从而使该粘度适于邻近于第一再分布线135的侧壁形成孔穴145，例如，在限定在第一再分布线135的侧壁中的凹进中形成孔穴145。
在一个实施例中，可在旋转涂覆之后焙烧第一绝缘层140a。例如，在旋转涂覆工艺之后的大约十分钟内，第一绝缘层140a可在大约250℃至大约350℃的温度下进行热处理(硬烧)，更优选地，在大约280℃至大约320℃下进行热处理。由于第一绝缘层140a可在限定在第一再分布线135的侧壁中的凹进被基本完全填充有第一绝缘层140a之前进行焙烧，所以可邻近于第一再分布线135的侧壁形成孔穴145。孔穴145可设置在所述凹进中，并且孔穴145的外周由第一再分布线135的侧壁和第一绝缘层140a的外表面限定，如图3D所示。然而，如图3A所示，孔穴145也可位于凹进的外部。根据特定的应用，可在上面讨论的硬烧之前执行在大约110℃至大约120℃的温度下的软烧。因此，通过控制焙烧和热处理的时序(timing)，可以控制孔穴145的尺寸和位置，如图3D所示。另外，可通过调节凹进的尺寸来控制孔穴145的尺寸。例如，通过增大凹进或底切的尺寸，可以增大孔穴145的尺寸，反之亦然。在一些实施例中，孔穴145的顶部可被定位得高于第一再分布线135的顶部。在图3D中，虚线示出了在第一绝缘层140a被旋转涂覆之后并且在第一绝缘层140a通过热处理(焙烧)被硬化之前第一绝缘层140a的形状变化。
还可以将第一绝缘层140a图案化，以形成暴露第一再分布线135的部分的开口(即，第二开口107)，从而形成再分布键合焊盘106，如图3B示例性所示。尽管仅示出了一个第二开口107，但是应该理解可以形成多于一个的第二开口107，以暴露多条第一再分布线135，从而形成多个再分布键合焊盘106。
图14A是沿线IVA-IVA′截取的形成图4中示出的半导体装置的一个实施例的示例性方法的剖视图。图14B是沿线IVB-IVB′截取的形成图4中示出的半导体装置的一个实施例的示例性方法的剖视图。
在一个实施例中，可利用与以上相对于图3A、图3B和图8A至图13B描述的工艺相似的工艺来获得图14A中示出的初步结构，从而形成相对于图4、图5A和图5B描述的半导体装置。
如图14A和图14B所示，可通过将第一绝缘层140a和钝化层110图案化来形成第一开口104，以暴露芯片焊盘105的至少部分。尽管仅示出一个第一开口104和一个芯片焊盘105，但是应该理解，可以形成任意数量的第一开口104和芯片焊盘105。
在一个实施例中，可通过顺序地图案化第一绝缘层140a和钝化层110(例如，在同一工艺中)来形成第一开口104。然而，在另一实施例中，在形成第一绝缘层140a之前，可在钝化层110内形成暴露芯片焊盘105的至少部分的预开口。在这样的实施例中，可在钝化层110上方和预开口内形成第一绝缘层140a，然后可在第一绝缘层140a内限定第一开口，以暴露芯片焊盘105的至少部分。
再参照图14A，根据相对于图3A和图3D描述的示例性工艺，具有孔穴145的第一绝缘层140a最初可形成为具有邻近上覆在钝化层110上的第一再分布线135的预孔穴145。然后，可对第一绝缘层140a进行另外的热处理，以从预孔穴145形成扩大的孔穴145a。当第一绝缘层140a经受另外的热处理时，包含在第一绝缘层140a内(或由第一绝缘层140a限定)的孔穴145开始向相邻的第一再分布线135之间的中心区域移动。这种移动在概念上由向内指向的箭头示出。根据一个实施例，可通过在大约100℃和大约600℃之间的温度下将第一绝缘层140a加热大约10分钟至大约120分钟来执行热处理。更优选地，可在大约100℃和大约300℃之间的温度下执行大约10分钟到大约120分钟的热处理。
在如图14A所示的具有孔穴145的第一绝缘层140a经受以上示例性地描述的热处理时，存在于相邻的第一再分布线135之间的孔穴145聚结成扩大的孔穴145a，如图5A和图5B示例性所示。孔穴145可水平地延伸或膨胀，直到它们相互接触以形成扩大的孔穴145a。出于这个原因，优选地，最初形成的孔穴145可相互足够靠近，从而在热处理过程中它们可聚结成扩大的孔穴145a。在本发明的一方面中，扩大的孔穴145a可与钝化层110的上表面隔开，如图5A和图5B所示。可选择地，尽管未示出，但是扩大的孔穴145a可与钝化层110的上表面接触。例如，如图7D所示，在剖视图中，扩大的孔穴145a可具有弓形形状，扩大的孔穴145a的底表面与钝化层110的上表面接触。
本发明的申请人已经发现，如果在低于大约100℃下对第一绝缘层140a进行热处理，则孔穴145不会膨胀或延伸到足以形成扩大的孔穴145a。另一方面，如果超过600℃加热第一绝缘层140a，则不期望的热应力会被施加到第一再分布线或包括在下部结构101中的器件(如晶体管、电阻器、二极管、电容器、信号线、接触结构)，从而劣化所得电子产品的特性。
本发明的申请人还发现，如果对第一绝缘层140a进行热处理的时间少于大约10分钟，则孔穴145不会膨胀或延伸到足以形成扩大的孔穴145a。另一方面，如果对第一绝缘层140a进行热处理的时间长于120分钟，则不期望的物理应力会被施加到第一再分布线或包括在下部结构101中的器件(如晶体管、电阻器、二极管、电容器、信号线、接触结构)，从而也使所得电子产品的特征劣化。
图15A、图16A和图17A是沿线VIA-VIA′截取的形成图6中示出的半导体装置的一个实施例的示例性方法的剖视图。图15B、图16B和图17B是沿线VIB-VIB′截取的形成图6中示出的半导体装置的一个实施例的示例性方法的剖视图。
在一个实施例中，可根据与相对于图5A、图5B以及图14A和图14B示例性描述的工艺相似的工艺来形成相对于图6、图7A和图7B描述的半导体装置。然而，根据本发明，可在第一绝缘层140a上另外地形成另一再分布线175(即，第二再分布线)，以使另一再分布线175位于扩大的孔穴145a上方。尽管仅示出了一条第二再分布线175，但是应该理解可以形成多于一条的第二再分布线175。
如图15A和15B所示，第二导电中间层155可形成在第一绝缘层140a上方，以位于扩大的孔穴145a上方。第二导电中间层155可包括阻挡材料层和上覆在阻挡材料层上的种子层。例如，阻挡材料层可包括如钛、铬等或它们的合金的材料。例如，种子层可包括铜等或其合金的材料。在一个实施例中，可利用溅射技术来形成第二导电中间层155的阻挡材料层和种子层。在另一实施例中，可顺序地堆叠第二导电中间层155的阻挡材料层和种子层。
接下来，在第二导电中间层155上形成第二模制图案160。在一个实施例中，可通过在第二导电中间层155上方沉积感光材料(例如，光致抗蚀剂)，接着通过曝光和显影工艺来形成暴露第二导电中间层155的部分的沟道或凹槽12，从而形成第二模制图案160。沟道12可暴露第二导电中间层155的位于扩大的孔穴145a上方的部分。
参照图16A和图16B，然后可在第二模制图案160的沟道12内形成第二再分布线175。在一个实施例中，可利用一个或多个镀工艺来形成第二再分布线175。例如，可利用第二导电中间层155的被凹槽暴露的部分作为种子材料来镀第二下导电层165。随后，可利用第二下导电层165作为种子材料来镀第二上导电层170。例如，第二下导电层165可包括如铜等或其合金的材料。例如，第二上导电层170可包括如镍等或其合金的材料。
如图17A和图17B所示，可去除第二模制图案160。在一个实施例中，可以以如灰化、剥离等或它们的组合的工艺来去除第二模制图案160。当去除第二模制图案160时，第二导电中间层155的部分被第二再分布线175暴露。随后，去除第二导电中间层155的被第二再分布线175暴露的部分。在一个实施例中，可通过蚀刻第二导电中间层155来去除第二导电中间层155的暴露部分，从而形成第二导电中间层图案155a。
接下来，在下部结构101(包括第二再分布线175)上方形成第二绝缘层140b，以获得如图7A示例性示出的结构。在一个实施例中，可通过传统的薄膜沉积技术，例如，在下部结构101上方旋转涂覆绝缘材料，来形成第二绝缘层140b。在一个实施例中，例如，绝缘材料可包括SiNx、SiOx、树脂、聚酰亚胺等或它们的组合。
还可将第二绝缘层140b图案化以形成暴露第二再分布线175的部分的开口(即，第三开口)，从而形成如图7B示例性示出的再分布键合焊盘106。在一个实施例中，可通过使第二绝缘层140b经过曝光和显影工艺来形成第三开口。
图18至图20示出了根据一些实施例的图2、图4和图6中示出的半导体装置的实施方式。
参照图18至图20，应该理解，以上示例性描述的半导体装置可包含在利用晶圆级封装结构的任何装置内。例如，以上示例性描述的半导体装置可包含在堆叠封装系统(见图18)内、在多芯片封装系统(见图19)内或在模块(见图20)内。在这些实施例中，一些或全部芯片包括上述的孔穴结构。
另外，已经结合再分布线描述了本申请。然而，本领域的技术人员应该理解，本发明的实施例还可以被应用到除了半导体装置中的再分布线之外的其它导电结构，以减小导电结构之间的寄生电容。
在整个说明书中，对“一个实施例”或“实施例”的引用指的是结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。因此，在整个说明书中多处出现的短语“在一个实施例中”或“在实施例中”并不必须都指相同的实施例。另外，特定的特征、结构或特性可以以任何适合的方式合并到一个或多个实施例中。
将描述各种操作，作为以对理解本发明来说最有用的方式来执行的多个具体步骤。然而，描述步骤的顺序并不意味着这些操作依赖于顺序或执行步骤的顺序必须为步骤出现的顺序。
尽管以上已经具体地示出和描述了本发明的实施例，但是本领域的普通技术人员应该理解，在不脱离由权利要求限定的本发明的精神和范围的情况下，可以在形式和细节上对本发明的实施例做出各种改变。

Claims (25)

1、一种半导体装置，包括：
下部结构，形成在半导体结构上，下部结构具有芯片焊盘；
钝化层，位于芯片焊盘上方，钝化层包括限定在其中的第一开口，第一开口暴露芯片焊盘的至少部分；
至少两条相邻的再分布线，相互分隔开并位于钝化层上方，所述至少两条相邻的再分布线通过对应的第一开口分别连接到芯片焊盘；
绝缘层，位于钝化层上方，其中，绝缘层包括在所述至少两条相邻的再分布线之间延伸的孔穴。
2、根据权利要求1所述的半导体装置，其中，孔穴上覆钝化层。
3、根据权利要求1所述的半导体装置，其中，所述至少两条相邻的再分布线的上部比其下部宽。
4、根据权利要求1所述的半导体装置，其中，在所述至少两条相邻的再分布线的侧壁和钝化层的上表面之间限定锐角。
5、根据权利要求4所述的半导体装置，其中，所述锐角被限定在大约30度至大约75度的范围内。
6、根据权利要求1所述的半导体装置，其中，所述至少两条相邻的再分布线具有限定在其侧壁中的凹进，所述孔穴位于所述凹进的至少部分内。
7、根据权利要求1所述的半导体装置，其中，所述孔穴接触所述至少两条相邻的再分布线的侧壁，从而所述至少两条相邻的再分布线的侧壁的至少部分被暴露于所述孔穴内部。
8、根据权利要求1所述的半导体装置，其中，所述孔穴的顶部高于所述至少两条相邻的再分布线的顶表面。
9、根据权利要求1所述的半导体装置，其中，所述孔穴在剖视图中具有三角形、椭圆形、弓形形状。
10、根据权利要求1所述的半导体装置，其中，所述孔穴沿所述至少两条相邻的再分布线的长度延伸。
11、根据权利要求1所述的半导体装置，其中，绝缘层包含在所述至少两条相邻的再分布线之间的一个或多个孔穴。
12、根据权利要求1所述的半导体装置，其中，所述孔穴接触所述至少两条相邻的再分布线的相对的侧壁。
13、根据权利要求1所述的半导体装置，还包括设置在绝缘层上方的另一再分布线，另一再分布线直接上覆所述孔穴。
14、一种半导体装置，包括：
至少两条相邻的导电线，相互分隔开并位于半导体基底上方；
绝缘层，位于所述至少两条相邻的导电线之间，其中，所述绝缘层包括在所述至少两条相邻的导电线之间的孔穴，
其中，凹进被限定在所述至少两条相邻的导电线的侧壁中，孔穴被设置在所述凹进的至少部分内。
15、根据权利要求14所述的半导体装置，还包括位于半导体基底上方的钝化层，其中，所述孔穴被设置在所述至少两条相邻的导电线之间的钝化层上方。
16、根据权利要求14所述的半导体装置，其中，所述至少两条相邻的导电线的上部比其下部宽。
17、一种形成半导体装置的方法，所述方法包括：
形成下部结构，所述下部结构具有形成在半导体基底上的芯片焊盘；
在芯片焊盘上方形成钝化层，钝化层包括限定在其中的开口以暴露对应的芯片焊盘的至少部分；
在钝化层上方形成至少两条相邻的第一再分布线，其中，所述至少两条第一再分布线通过对应的开口分别连接到对应的芯片焊盘；
形成绝缘层，绝缘层上覆所述至少两条相邻的第一再分布线并位于钝化层上方，
其中，绝缘层包括在所述至少两条相邻的第一再分布线之间延伸的孔穴。
18、根据权利要求17所述的方法，其中，在所述至少两条相邻的第一再分布线的侧壁中形成凹进。
19、根据权利要求18所述的方法，其中，形成绝缘层的步骤包括：
在钝化层上方以及邻近于所述至少两条相邻的第一再分布线的侧壁涂覆绝缘材料；
在所述凹进被绝缘材料基本完全填充之前，对绝缘材料进行热处理，从而由所述至少两条相邻的第一再分布线的侧壁和所述绝缘层的外表面限定所述孔穴。
20、根据权利要求19所述的方法，其中，涂覆绝缘材料的步骤包括旋转涂覆、应用包括有机材料的带或利用挤压机。
21、根据权利要求19所述的方法，其中，绝缘材料具有大约250CP至大约2000CP的粘度。
22、根据权利要求19所述的方法，其中，在涂覆绝缘材料之后的大约10分钟内，在大约250℃至大约350℃的温度范围内执行热处理。
23、根据权利要求17所述的方法，其中，绝缘层被形成为包括所述至少两条相邻的第一再分布线之间的至少两个孔穴，所述方法还包括在大约100℃至大约600℃的温度范围内对所得结构进行热处理大约10分钟至大约120分钟，从而所述至少两个孔穴聚结成在所述至少两条相邻的第一再分布线之间延伸的扩大的孔穴。
24、根据权利要求23所述的方法，还包括形成第二再分布线，第二再分布线直接上覆扩大的孔穴。
25、根据权利要求17所述的方法，其中，在所述至少两条相邻的第一再分布线的侧壁和钝化层的上表面之间限定锐角。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522366B (zh) * 2011-11-25 2017-06-20 北京大学深圳研究生院 一种集成电路芯片重新布线的压印方法
CN110648963A (zh) * 2019-09-29 2020-01-03 华进半导体封装先导技术研发中心有限公司 一种硅通孔互连结构的制备方法
CN113647009A (zh) * 2019-03-11 2021-11-12 泰科耐斯集团有限公司 制造静电吸盘的方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901701B2 (en) * 2011-02-10 2014-12-02 Chia-Sheng Lin Chip package and fabrication method thereof
US9362134B2 (en) * 2011-02-10 2016-06-07 Xintec Inc. Chip package and fabrication method thereof
US9236320B2 (en) * 2013-06-28 2016-01-12 Xintec Inc. Chip package
KR102357937B1 (ko) 2015-08-26 2022-02-04 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR20170040842A (ko) * 2015-10-05 2017-04-14 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR20170041333A (ko) * 2015-10-06 2017-04-17 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR102450326B1 (ko) * 2015-10-06 2022-10-05 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
CN111554639A (zh) * 2020-04-02 2020-08-18 珠海越亚半导体股份有限公司 嵌入式芯片封装及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2773729B2 (ja) * 1996-02-29 1998-07-09 日本電気株式会社 半導体装置の製造方法
KR100307490B1 (ko) * 1999-08-31 2001-11-01 한신혁 반도체 장치의 기생 용량 감소 방법
US6507113B1 (en) * 1999-11-19 2003-01-14 General Electric Company Electronic interface structures and methods of fabrication
KR100668810B1 (ko) * 2000-08-02 2007-01-16 주식회사 하이닉스반도체 알씨 딜레이를 개선한 반도체소자의 금속배선방법
KR20020047523A (ko) * 2000-12-13 2002-06-22 박종섭 반도체 소자의 층간 절연막 형성 방법
TW480654B (en) * 2001-03-15 2002-03-21 Powerchip Semiconductor Corp Semiconductor device for reducing capacitance effect between metal interconnects
US7265045B2 (en) * 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US7985677B2 (en) * 2004-11-30 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR100596452B1 (ko) * 2005-03-22 2006-07-04 삼성전자주식회사 볼 랜드와 솔더 볼 사이에 에어 갭을 갖는 웨이퍼 레벨 칩스케일 패키지와 그 제조 방법
US20070090531A1 (en) * 2005-10-07 2007-04-26 Dirk Offenberg Method of forming an electrical isolation associated with a wiring level on a semiconductor wafer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522366B (zh) * 2011-11-25 2017-06-20 北京大学深圳研究生院 一种集成电路芯片重新布线的压印方法
CN113647009A (zh) * 2019-03-11 2021-11-12 泰科耐斯集团有限公司 制造静电吸盘的方法
CN110648963A (zh) * 2019-09-29 2020-01-03 华进半导体封装先导技术研发中心有限公司 一种硅通孔互连结构的制备方法

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Publication number Publication date
JP2008193082A (ja) 2008-08-21
US20080185738A1 (en) 2008-08-07
KR100867631B1 (ko) 2008-11-10
KR20080072113A (ko) 2008-08-06

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Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080806