KR102620893B1 - 인터포저 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

본 개시는 한층 이상의 제1재배선층을 포함하는 제1연결구조체와 상기 제1연결구조체의 하측에 배치되며 상기 한층 이상의 제1재배선층과 전기적으로 연결된 제1브리지를 포함하는 제1기판, 한층 이상의 제2재배선층을 포함하는 제2연결구조체를 포함하는 제2기판, 상기 제1 및 제2기판 각각의 적어도 일부를 덮는 절연층, 및 상기 절연층 상에 배치되며 상기 제1 및 제2재배선층과 각각 전기적으로 연결된 제3재배선층을 포함하는 인터포저 기판, 및 이를 포함하는 반도체 패키지에 관한 것이다.

Description

인터포저 기판 및 이를 포함하는 반도체 패키지{INTERPOSER SUBSTRATE AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
본 개시는 인터포저 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
세트(Set)의 고사양화 및 HBM(High Bandwidth Memory) 채용으로 인터포저(Interposer) 시장이 성장하고 있다. 현재는 인터포저의 재료로 실리콘이 주류를 이루고 있다. 예를 들면, 인터포저를 이용하는 반도체 패키지의 경우, 실리콘계 인터포저 상에 다이를 표면 실장시키고, 몰딩재로 몰딩하여 제조하고 있다.
한편, 최근 세트의 고사양화에 의하여 HBM의 수가 기존에 비하여 확대됨으로 인하여 인터포저도 고성능화 되고 있으며, 이로 인하여 공정 난이도가 상승하고, 수율이 저하되는 이슈가 하이 리스크(High risk)로 대두되고 있다.
본 개시의 여러 목적 중 하나는 공정 수율을 높일 수 있고, 워피지나 미스 얼라인 문제도 해결할 수 있으며, 그럼에도 대면적의 인터포저를 제공할 수 있는 인터포저 기판, 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 각각 독립적으로 브리지를 포함하는 복수의 기판을 절연층으로 함께 덮어 일체화하고, 이러한 절연층 상에 추가적으로 재배선층을 형성하여, 인터포저 기판을 구현하는 것이다.
예컨대, 일례에 따른 인터포저 기판은, 한층 이상의 제1재배선층을 포함하는 제1연결구조체 및 제1연결구조체의 하측에 배치되며 한층 이상의 제1재배선층과 전기적으로 연결된 제1브리지를 포함하는 제1기판, 한층 이상의 제2재배선층을 포함하는 제2연결구조체를 포함하는 제2기판, 제1 및 제2기판 각각의 적어도 일부를 덮는 절연층, 및 절연층 상에 배치되며, 제1 및 제2재배선층과 각각 전기적으로 연결된 제3재배선층을 포함하는 것일 수 있다.
또한, 일례에 따른 반도체 패키지는, 한층 이상의 제1재배선층을 포함하는 제1연결구조체와 제1연결구조체의 하측에 배치되며 한층 이상의 제1재배선층과 전기적으로 연결된 제1브리지를 포함하는 제1기판과 한층 이상의 제2재배선층을 포함하는 제2연결구조체와 제2연결구조체의 하측에 배치되며 한층 이상의 제2재배선층과 전기적으로 연결된 제2브리지를 포함하는 제2기판과 제1 및 제2기판 각각의 적어도 일부를 덮는 절연층과 절연층 상에 배치되며 제1 및 제2재배선층과 각각 전기적으로 연결된 제3재배선층을 포함하는 인터포저 기판, 인터포저 기판의 상측에 배치되며 제3재배선층과 전기적으로 연결된 복수의 제1접속패드를 갖는 제1반도체칩, 인터포저 기판의 상측에 배치되며 제3재배선층과 전기적으로 연결된 복수의 제2접속패드를 갖는 제2반도체칩, 및 인터포저 기판의 상측에 배치되며 제3재배선층과 전기적으로 연결된 복수의 제3접속패드를 갖는 제3반도체칩을 포함하며, 복수의 제1접속패드 중 적어도 일부 및 복수의 제2접속패드 중 적어도 일부는 제1재배선층 및 제1브리지를 통해 서로 전기적으로 연결되고, 복수의 제1접속패드 중 적어도 일부 및 복수의 제3접속패드 중 적어도 일부는 제2재배선층 및 제2브리지를 통해 서로 전기적으로 연결된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 공정 수율을 높일 수 있고, 워피지나 미스 얼라인 문제도 해결할 수 있으며, 그럼에도 대면적의 인터포저를 제공할 수 있는 인터포저 기판, 및 이를 포함하는 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 7은 도 6의 반도체 패키지의 탑뷰를 개략적으로 나타낸 평면도다.
도 8은 도 6의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 9 내지 도 11은 도 6의 반도체 패키지의 인터포저 기판에 포함되는 브리지의 다양한 예를 개략적으로 나타낸 단면도다.
도 12 내지 도 19는 도 6의 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 세트 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 세트 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 칩 세트 관련부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 세트 관련부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 세트 관련부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), 및 DVD(digital versatile disk) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용될 수 있다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있을 수 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있을 수 있다. 부품(1120) 중 일부는 칩 세트 관련부품일 수 있으며, 이들 중 일부는 인터포저를 포함하는 반도체 패키지(1121)일 수 있다. 한편, 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이하에서는, 도면을 참조하여 이러한 패키징 기술로 제조되는 반도체 패키지 중 인터포저를 이용하는 것에 대하여 보다 자세히 알아보도록 한다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
반도체칩 중 그래픽스 프로세싱 유닛(GPU: Graphics Processing Unit)과 같은 어플리케이션 스페셔픽 집적회로(ASIC: Application Specific Integrated Circuit)는 칩 하나 하나의 가격이 매우 높기 때문에 높은 수율로 패키징을 진행하는 것이 매우 중요하다. 이러한 목적으로, 반도체칩의 실장 전에 수천 내지 수백 만개의 접속패드를 재배선할 수 있는 볼 그리드 어레이(BGA: Ball Grid Array) 기판(2210) 등을 먼저 준비하고, GPU(2220) 등의 고가의 반도체칩을 후속적으로 BGA 기판(2210) 상에 표면 실장 기술(SMT: Surface Mounting Technology) 등으로 실장 및 패키징하고, 그 후 최종적으로 메인보드(2110) 상에 실장하고 있다.
한편, GPU(2220)의 경우 메모리(Memory), 예를 들면, 고대역폭 메모리(HBM: High Bandwidth Memory) 등과의 신호 경로를 최소화하는 것이 필요하다. 이를 위하여 HBM(2240)과 같은 반도체칩을 인터포저(2230) 상에 실장한 후 패키징하고, 이를 GPU(2220)가 실장된 패키지 상에 패키지 온 패키지(POP: Package on Package) 형태로 적층하여 사용하는 것이 이용되고 있다. 다만, 이 경우 장치의 두께가 지나치게 두꺼워 지는 문제가 있으며, 신호 경로 역시 최소화하기에는 한계가 있다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게(Side-by-Side) 표면 실장한 후 패키징하는 2.5D 인터포저 기술로, 실리콘 인터포저를 포함하는 반도체 패키지(2310)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2250)를 통하여 수천 내지 수백 만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 실리콘 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 다만, 실리콘 인터포저(2250)의 경우 실리콘 관통 비아(TSV: Through Silicon Via) 등의 형성이 매우 까다로울 뿐 아니라, 제조 비용 역시 상당한바, 대면적화 및 저 코스트화에 불리하다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 대신 유기 인터포저(2260)를 이용하는 것을 고려해볼 수 있다. 예컨대, 유기 인터포저(2260) 상에 GPU(2220) 등의 제1반도체칩과 HBM(2240) 등의 제2반도체칩을 나란하게 표면 실장한 후 패키징하는 2.5D 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2320)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2260)를 통하여 수천 내지 수백 만 개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2320)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 또한, 대면적화 및 저 코스트화에 유리하다. 다만, 이러한 유기 인터포저를 포함하는 반도체 패키지(2320)의 경우 몰딩 공정을 진행하는 경우 인터포저(2260) 및 반도체칩(2220, 2240)의 몰딩재와의 열팽창계수(CTE) 불일치 등의 이유로 워피지 발생, 언더필수지의 채움성 악화, 및 다이와 몰딩재간 크랙 발생 등의 문제가 발생할 수 있다. 또한, 유기 인터포저의 경우 미세패턴을 구현하는데 불리할 수 있다.
상술한 문제점을 해결하기 위한 방안으로, 도면에는 구체적으로 도시하지 않았으나, 미세패턴을 갖는 실리콘 계열의 인터커넥션 브리지를 별도로 형성하고, 이를 BGA 기판의 캐비티에 삽입하여 내장시키는 것을 고려해볼 수 있다. 다만, 이 경우 캐비티 형성 및 BGA 기판 내의 대응되는 미세회로 구현이 까다로워, 공정 및 수율 하락의 문제가 발생할 수 있다. 따라서, 이러한 문제점들을 모두 해결할 수 있는 새로운 형태의 반도체 패키지가 요구되고 있다.
도 6은 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 7은 도 6의 반도체 패키지의 탑뷰를 개략적으로 나타낸 평면도다.
도 8은 도 6의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(500)는 인터포저 기판(100), 인터포저 기판(100) 상에 배치되며 복수의 제1접속패드(221P)를 포함하는 제1반도체칩(221), 및 인터포저 기판(100) 상에 각각 배치되며 각각 복수의 제2접속패드(222P)를 포함하는 복수의 제2반도체칩(222)을 포함한다. 인터포저 기판(100)의 하측에는 인쇄회로기판(300)이 더 배치될 수 있다. 인터포저 기판(100)은 인쇄회로기판(300)에 실장 되어 이와 함께 패키지 기판(400)로 이용될 수 있다. 필요에 따라서, 인쇄회로기판(300)은 생략될 수 있으며, 이 경우 인터포저 기판(100) 자체가 패키지 기판(400)로 이용될 수 있다. 즉, 인터포저 기판(100)이 곧 패키지 기판(400)일 수도 있다. 필요에 따라서는, 인터포저 기판(100)이 인쇄회로기판(300)에 실장된 상태를 패키지 기판(400)이 아닌 인터포저 기판(400)로 지칭할 수도 있다. 즉, 본 개시에서는 양자의 용어가 혼용되어 사용될 수 있으며, 특별히 제한되지 않는 것으로 이해된다.
한편, GPU(Graphic Processor Unit)는 그래픽 메모리 대역폭에 따라 적지 않은 성능 차이를 보인다. 이러한 관점에서, HBM이 개발된바 있다. 다만, HBM은 높은 대역폭을 갖는바, GPU 또는 CPU(Central Processor Unit) 간 인터페이스가 필요하기 때문에, 일반적인 인쇄회로기판으로는 미세회로 대응이 어려울 수 있으며, 이에 실리콘 인터포저를 통해 인터페이스 되는 방식으로 패키징 되는 것이 고려되고 있다. 다만, 실리콘 인터포저는 웨이퍼 레벨로 제작되기 때문에, 사이즈가 커짐에 따라서 로스 영역이 커지고, 공정의 어려움으로 급격한 수율 저하 때문에 비용이 크게 올라갈 수 있다. 또한, 실리콘 재료의 특성상 몇몇 문제점을 가질 수 있다. 실리콘 인터포저를 대신하여 다른 다양한 종류의 인터포저 기술이 제안된바 있으나, 다수의 HBM, CPU, 및 GPU의 넓은 면적을 패키징 하기 위해서는 대면적의 인터포저가 요구되는바, 이들 역시 코스트 증가의 부담이 커지는 문제가 있다.
반면, 일례에 따른 인터포저 기판(100)은, 한층 이상의 제1재배선층(142a)을 포함하는 제1연결구조체(140a) 및 제1연결구조체(140a)의 하측에 배치되며 한층 이상의 제1재배선층(142a)과 전기적으로 연결된 제1브리지(121)를 포함하는 제1기판(100a), 한층 이상의 제2재배선층(142b)을 포함하는 제2연결구조체(140b) 및 제2연결구조체(140b)의 하측에 배치되며 한층 이상의 제2재배선층(142b)과 전기적으로 연결된 제2브리지(122)를 포함하는 제2기판(100b), 제1 및 제2기판(100a, 100b) 각각의 적어도 일부를 덮는 절연층(150), 및 절연층(150) 상에 배치되며 제1 및 제2재배선층(142a, 142b)과 각각 전기적으로 연결된 제3재배선층(160)을 포함한다. 제1 및 제2기판(100a, 100b)은 서로 나란하게 배치될 수 있으며, 절연층(150)은 제1 및 제2연결구조체(140a, 140b) 각각의 상측의 적어도 일부를 덮을 수 있고, 또한 절연층(150)은 제1 및 제2기판(100a, 100b) 사이의 적어도 일부를 채울 수 있다
즉, 일례에 따른 인터포저 기판(100)은 각각의 독립적으로 제1 및 제2브리지(121, 122)를 내장하는 제1 및 제2기판(100a, 100b)을 제작한 후, 이들을 절연층(150)을 이용하여 통합(integration)한다. 또한, 절연층(150) 및 절연층(150) 상에 배치되는 제3재배선층(160)을 통하여 제1 및 제2기판(100a, 100b) 사이의 얼라인먼트 보정을 수행한다. 따라서, 독립적으로 제1 및 제2브리지(121, 122)를 내장하는 제1 및 제2기판(100a, 100b)을 분리 제작 및 양품 검증 후 하나의 블록으로 통합할 수 있는바, 수율 문제를 개선할 수 있다. 또한, 독립적인 제1 및 제2기판(100a, 100b)을 이용하는바, CPU, GPU, HBM 등의 헤테로지니어스 인테그레이션(Heterogeneous Integration) 시스템을 용이하게 커버할 수 있다. 더불어, 인터포저 기판(100)로 통합되는 기판은 제1 및 제2기판(100a, 100b)에 한정되는 것은 아니며, 도 7 및 도 8에서와 같이 더 많을 수도 있다. 물론, 도면에서 보다 더 적을 수도 있고, 또는 더 많을 수도 있다. 즉, 필요에 따라서 수를 조절할 수 있다. 이와 같이, 기판의 수를 필요에 따라서 조절 후 하나로 통합할 수 있는바, 통합된 기판의 수에 따라서 인터포저 기판(100)을 대면적의 인터포저로 이용할 수 있다.
한편, 제1기판(100a)은 제1연결구조체(140a)의 하측에 배치되며 제1브리지(121)가 배치되는 제1관통부(110Ha)를 갖는 제1프레임(110a) 및 제1프레임(110a)과 제1브리지(121) 각각의 적어도 일부를 덮으며 제1관통부(110Ha)의 적어도 일부를 채우는 제1봉합재(130a)를 더 포함할 수 있다. 유사하게, 제2기판(100b)은 제2연결구조체(140b)의 하측에 배치되며 제2브리지(122)가 배치되는 제2관통부(110Hb)를 갖는 제2프레임(110b) 및 제2프레임(110b)과 제2브리지(122) 각각의 적어도 일부를 덮으며 제2관통부(110Hb)의 적어도 일부를 채우는 제2봉합재(130b)를 더 포함할 수 있다. 이 경우, 제1 및 제2프레임(110a, 110b)이 공정 워피지를 제어해줌으로써, 워피지 컨트롤이 가능하다. 또한, 제1 및 제2관통부(110Ha, 110Hb)를 통하여 제1 및 제2브리지(121, 122)를 안정적으로 내장할 수 있다. 제1 및 제2프레임(110a, 110b)은 각각 제1 및 제2재배선층(142a, 142b)과 전기적으로 연결된 복수의 배선층(112a-1, 112a-2, 112a-3 / 112b-1, 112b-2, 112b-3)을 포함할 수 있으며, 이 경우 제1 및 제2프레임(110a, 110b)을 통하여 상하 전기적 연결 경로가 제공될 수 있다. 유사하게, 다른 추가적인 기판들도 이와 동일하게 프레임 등을 가질 수 있다.
한편, 제1기판(100a)은 제1봉합재(130a)의 하측에 배치된 제1백사이드 배선층(132a) 및 제1봉합재(130a)를 관통하며 제1백사이드 배선층(132a)을 제1프레임(110a)의 복수의 배선층(112a-1, 112a-2, 112a-3)과 전기적으로 연결하는 제1백사이드 비아(133a)를 더 포함할 수 있다. 유사하게, 제2기판(100b)은 제2봉합재(130b)의 하측에 배치된 제2백사이드 배선층(132b) 및 제2봉합재(130b)를 관통하며 제2백사이드 배선층(132b)을 제2프레임(110b)의 복수의 배선층(112b-1, 112b-2, 112b-3)과 전기적으로 연결하는 제2백사이드 비아(133b)를 더 포함할 수 있다. 이 경우, 백사이드 배선 설계를 통하여 제1 및 제2전기연결범프(180a, 180b)를 위한 패드를 보다 다양한 위치에 배치할 수 있다. 따라서, 제1 및 제2전기연결범프(180a, 180b)의 개수를 개선함으로써, 인쇄회로기판(300)과의 전기적 연결 경로를 개선할 수 있다. 제1 및 제2백사이드 배선층(132a, 132b)은 각각 제1 및 제2봉합재(130a, 130b)의 하측에 배치되며 제1 및 제2백사이드 배선층(132a, 132b)의 적어도 일부를 덮는 제1 및 제2패시베이션층(170a, 170b)에 의하여 보호될 수 있다. 제1 및 제2패시베이션층(170a, 170b)에는 제1 및 제2백사이드 배선층(132a, 132b) 각각의 적어도 일부를 노출시키는 복수의 제1 및 제2개구가 형성될 수 있으며, 복수의 제1 및 제2개구에는 각각 복수의 제1 및 제2전기연결범프(180a, 180b)가 배치되어 노출된 제1 및 제2백사이드 배선층(132a, 132b)과 전기적으로 연결될 수 있다. 유사하게, 다른 추가적인 기판들도 이와 마찬가지로 백사이드 배선층, 백사이드 비아, 패시베이션층, 및 전기연결범프 등을 가질 수 있다.
이하, 일례에 따른 반도체 패키지(500A)에 포함되는 각각의 구성에 대하여 도면을 참조하여 보다 자세히 설명한다.
먼저, 일례에 따른 인터포저 기판(100)은, 상술한 바와 같이, 제1 및 제2기판(100a, 100b)을 포함한다. 제1 및 제2기판(100a, 100b)은 각각 제1 및 제2프레임(110a, 110b), 제1 및 제2브리지(121, 122), 제1 및 제2봉합재(130a, 130b), 제1 및 제2백사이드 배선층(132a, 132b), 제1 및 제2백사이드 비아(133a, 133b), 제1 및 제2연결구조체(140a, 140b), 제1 및 제2패시베이션층(170a, 170b), 및/또는 제1 및 제2전기연결범프(180a, 180b)을 포함한다. 필요에 따라서는, 제1 및 제2기판(100a, 100b)과 동일한 또는 유사한 구성을 갖는 기판이 더 포함될 수 있다. 이들 기판에 대한 설명은 제1 및 제2기판(100a, 100b)에서 설명하는 바와 실질적으로 동일한바, 이하에서는 자세한 설명은 생략한다.
제1프레임(110a)은 제1 및 제2절연층(111a-1, 111a-2)의 구체적인 재료에 따라 제1기판(100a)의 강성을 보다 개선시킬 수 있으며, 제1봉합재(130a)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제1프레임(110a)은 제1 및 제2절연층(111a-1, 111a-2)을 관통하는 제1관통부(110Ha)를 가질 수 있다. 제1프레임(110a)은 제1 및 제2절연층(111a-1, 111a-2) 외에도 제1 내지 제3배선층(112a-1, 112a-2, 112a-3)과 제1 및 제2배선비아(113a-1, 113a-2)를 포함할 수 있으며, 따라서 상하 전기적 연결 경로를 제공하는 전기연결부재로 기능할 수 있다. 필요에 따라서, 제1프레임(110a)은 복수의 프레임 유닛으로 구성될 수도 있다. 각각의 프레임 유닛은 제1 및 제2절연층(111a-1, 111a-2), 제1 내지 제3배선층(112a-1, 112a-2, 112a-3), 및 제1 및 제2배선비아(113a-1, 113a-2)을 독립적으로 포함할 수 있다. 각각의 프레임 유닛은 제1브리지(121) 주위에 배치될 수 있다.
제2프레임(110b) 역시 제1 및 제2절연층(111b-1, 111b-2)의 구체적인 재료에 따라 제1기판(100a)의 강성을 보다 개선시킬 수 있으며, 제2봉합재(130b)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제2프레임(110b)도 제1 및 제2절연층(111b-1, 111b-2)을 관통하는 제2관통부(110Hb)를 가질 수 있다. 제2프레임(110b)도 제1 및 제2절연층(111b-1, 111b-2) 외에도 제1 내지 제3배선층(112b-1, 112b-2, 112b-3)과 제1 및 제2배선비아(113b-1, 113b-2)를 포함할 수 있으며, 따라서 상하 전기적 연결 경로를 제공하는 전기연결부재로 기능할 수 있다. 필요에 따라서, 제2프레임(110b)도 복수의 프레임 유닛으로 구성될 수도 있다. 각각의 프레임 유닛은 제1 및 제2절연층(111b-1, 111b-2), 제1 내지 제3배선층(112b-1, 112b-2, 112b-3), 및 제1 및 제2배선비아(113b-1, 113b-2)을 독립적으로 포함할 수 있다. 각각의 프레임 유닛은 제2브리지(122) 주위에 배치될 수 있다.
제1프레임(110a)은 제1절연층(111a-1), 제1절연층(111a-1)에 매립되며 상면이 노출된 제1배선층(112a-1), 제1절연층(111a-1)의 하면 상에 배치된 제2배선층(112a-2), 제1절연층(111a-1)의 하면 상에 배치되며 제2배선층(112a-2)의 적어도 일부를 덮는 제2절연층(111a-2), 및 제2절연층(111a-2)의 하면 상에 배치된 제3배선층(112a-3)을 포함한다. 또한, 제1프레임(110a)은 제1절연층(111a-1)을 관통하며 제1 및 제2배선층(112a-1, 112a-2)을 전기적으로 연결하는 제1배선비아(113a-1), 및 제2절연층(111a-2)을 관통하며 제2 및 제3배선층(112a-2, 112a-3)을 전기적으로 연결하는 제2배선비아(113a-2)를 포함한다.
제2프레임(110b)도 제1절연층(111b-1), 제1절연층(111b-1)에 매립되며 상면이 노출된 제1배선층(112b-1), 제1절연층(111b-1)의 하면 상에 배치된 제2배선층(112b-2), 제1절연층(111b-1)의 하면 상에 배치되며 제2배선층(112b-2)의 적어도 일부를 덮는 제2절연층(111b-2), 및 제2절연층(111b-2)의 하면 상에 배치된 제3배선층(112b-3)을 포함한다. 또한, 제2프레임(110b)도 제1절연층(111b-1)을 관통하며 제1 및 제2배선층(112b-1, 112b-2)을 전기적으로 연결하는 제1배선비아(113b-1), 및 제2절연층(111b-2)을 관통하며 제2 및 제3배선층(112b-2, 112b-3)을 전기적으로 연결하는 제2배선비아(113b-2)를 포함한다.
제1 및 제2절연층(111a-1, 111a-2 / 111b-1, 111b-2)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg) 등이 사용될 수 있다.
제1 내지 제3배선층(112a-1, 112a-2, 112a-3 / 112b-1, 112b-2, 112b-3)은 제1 및 제2배선비아(113a-1, 113a-2 / 113b-1, 113b-2)와 함께 제1 및 제2기판(100a, 100b) 각각의 상하 전기적 연결 경로를 제공할 수 있다. 제1 내지 제3배선층(112a-1, 112a-2, 112a-3 / 112b-1, 112b-2, 112b-3)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 내지 제3배선층(112a-1, 112a-2, 112a-3 / 112b-1, 112b-2, 112b-3)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 제1 내지 제3배선층(112a-1, 112a-2, 112a-3 / 112b-1, 112b-2, 112b-3)은 각각 다양한 종류의 비아 패드 등을 포함할 수 있다.
제1 내지 제3배선층(112a-1, 112a-2, 112a-3 / 112b-1, 112b-2, 112b-3) 각각의 두께는 제1 및 제2재배선층(142a, 142b) 각각의 두께보다 두꺼울 수 있다. 예를 들면, 제1 및 제2프레임(110a, 110b)은 강성 유지를 위하여 제1 및 제2절연층(111a-1, 111-a2 / 111b-1, 111b-2)의 재료를 프리프레그 등을 선택하는바, 이에 형성되는 제1 내지 제3배선층(112a-1, 112a-2, 112a-3 / 112b-1, 112b-2, 112b-3)의 두께도 상대적으로 두꺼울 수 있다. 반면, 제1 및 제2연결구조체(140a, 140b)는 미세회로 및 고밀도 설계가 요구되며, 따라서 제1 및 제2절연층(141a, 141b)의 재료를 감광성 절연물질(PID) 등을 선택하는바, 이에 형성되는 제1 및 제2재배선층(142a, 142b)의 두께도 상대적으로 얇을 수 있다.
제1배선층(112a-1 / 112b-1)은 제1절연층(111a-1 / 111b-1)의 내부로 리세스될 수 있다. 이 경우, 제1배선층(112a-1 / 1112-1)이 제1절연층(111a-1 / 111b-1) 내부로 리세스되어 제1절연층(111a-1 / 111b-1)의 상면과 제1배선층(112a-1 / 112b-1)의 상면이 단차를 가질 수 있다. 따라서, 제1 및 제2봉합재(130a, 130b)로 제1 및 제2프레임(110a, 110b)과 제1 및 제2브리지(121, 122)를 덮을 때, 제1 및 제2봉합재(130a, 130b)의 형성 물질이 블리딩되어 제1 및 제2프레임(110a, 110b)의 제1배선층(112a-1 / 112b-1)을 오염시키는 것을 방지할 수 있다.
제1 및 제2배선비아(113a-1, 113a-2 / 113b-1, 113b-2)는 서로 다른 층에 형성된 제1 내지 제3배선층(112a-1, 112a-2, 112a-3 / 112b-1, 112b-2, 112b-3)을 전기적으로 연결시키며, 그 결과 제1 및 제2프레임(110a, 110b) 내에 전기적 경로를 형성시킨다. 제1 및 제2배선비아(113a-1, 113a-2 / 113b-1, 113b-2)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 및 제2배선비아(113a-1, 113a-2 / 113b-1, 113b-2)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 제1 및 제2배선비아(113a-1, 113a-2 / 113b-1, 113b-2)는 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다.
제1배선비아(113a-1 / 113b-1)를 위한 홀을 형성할 때 제1배선층(112a-1 / 112b-1)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1배선비아(113a-1 /113b-1)는 도면에서와 같이 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1배선비아(113a-1 /113b-1)는 제2배선층(112a-2 / 112b-2)의 패드 패턴과 일체화될 수 있다. 또한, 제2배선비아(113a-2, 113b-2)를 위한 홀을 형성할 때 제2배선층(112a-2 / 112b-2)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2배선비아(113a-2 / 113b-b)는 도면에서와 같이 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2배선비아(113a-2 / 113b-2)는 제3배선층(112a-3 / 112b-3)의 패드 패턴과 일체화될 수 있다.
제1 및 제2브리지(121, 122)는 제1 및 제2반도체칩(221, 222) 각각의 제1 및 제2접속패드(221P, 222P)를 상호 전기적으로 연결하기 위한 미세회로 배선을 포함한다. 이를 위하여, 제1 및 제2브리지(121, 122)는 각각, 도 7 및 도 8에 도시된 바와 같이, 평면 상에서 적어도 일부가 제1 및 제2반도체칩(221, 222)과 중첩되도록 배치될 수 있다. 제1 및 제2브리지(121, 122)가 미세회로 배선을 포함하는바, 제1 및 제2브리지(121, 122) 내부의 회로는 제1 및 제2연결구조체(140a, 140b)의 제1 및 제2재배선층(142a, 142b)의 두께보다 얇을 수 있다. 또한, 제1 및 제2연결구조체(140a, 140b)의 제1 및 제2접속비아(143a, 143b) 사이의 피치보다 작은 피치의 비아를 통하여 회로들이 상하로 전기적으로 연결될 수 있다. 이러한 제1 및 제2브리지(121, 122)는 실리콘 인터커넥트 브리지(Si Interconnect Bridge), 글래스 인터커넥트 브리지(Glass Interconnect Bridge), 세라믹 인터커넥트 브리지(Ceramic Interconnect Bridge), 또는 유기 인터커넥트 브리지(Organic Interconnect Bridge)일 수 있으나, 이에 한정되는 것도 아니다.
제1 및 제2브리지(121, 122) 중 적어도 하나는 는 내부에 상하 전기적 연결을 위한 설계가 추가로 되어 있을 수 있다. 예를 들면, 제1 및 제2브리지(121, 122) 중 적어도 하나가 실리콘 인터커넥트 브리지인 경우에는, 추가적으로 실리콘 관통 비아(TSV: Through Silicon Via)가 더 형성되어 있을 수 있다.
제1 및 제2봉합재(130a, 130b)는 제1 및 제2프레임(110a, 110b)과 제1 및 제2브리지(121, 122) 각각의 적어도 일부를 덮는다. 또한, 제1 및 제2봉합재(130a, 130b)는 제1 및 제2관통부(110Ha, 110Hb) 각각의 적어도 일부를 채운다. 제1 및 제2봉합재(130a, 130b)는 각각 절연물질을 포함한다. 이때, 절연물질로는 비감광성 절연재료, 보다 구체적으로는 무기필러 및 절연수지를 포함하는 비감광성 절연재료일 수 있다. 예컨대, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF나, EMC와 같은 비감광성 절연물질일 수 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러와 함께 유리섬유 등에 함침된 재료, 예컨대 프리프레그 등을 사용할 수도 있다. 필요에 따라서는, PIE(Photo Image-able Encapsulant) 등을 사용할 수도 있다.
제1 및 제2백사이드 배선층(132a, 132b)은 백사이드 배선 설계를 위하여 도입될 수 있다. 제1 및 제2백사이드 배선층(132a, 132b)도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1 및 제2백사이드 배선층(132a, 132b)도 설계 디자인에 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴용 패드, 파워(PWR) 패턴용 패드, 신호(S) 패턴용 패드 등을 포함할 수 있다. 그라운드(GND) 패턴용 패드와 파워(PWR) 패턴용 패드는 동일한 패턴일 수 있다. 제1 및 제2백사이드 배선층(132a, 132b)은 각각 제1 및 제2봉합재(130a, 130b)의 하면의 전체 영역에 필요에 따라서 골고루 분포되어 배치될 수 있다. 제1 및 제2백사이드 배선층(132a, 132b)의 적어도 일부가 각각 제1 및 제2브리지(121, 122)와 평면 상에서 중첩되도록 배치되는 경우, 제1 및 제2브리지(121, 122)로부터 발생하는 열을 각각 제1 및 제2전기연결범프(180a, 180b) 등을 통하여 보다 용이하게 방출시킬 수 있다.
제1 및 제2백사이드 비아(133a, 133b)는 제1 및 제2백사이드 배선층(132a, 132b)를 각각 제1 및 제2프레임(110a, 110b)의 제1 내지 제3배선층(112a-1, 112a-2, 112a-3 / 112b-1, 112b-2, 112b-3)과 전기적으로 연결한다. 제1 및 제2백사이드 비아(133a, 133b) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1 및 제2백사이드 비아(133a, 133b)도 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 제1 및 제2배선비아(113a-1, 113a-2 / 113b-1, 113b-2)와 동일한 방향의 테이퍼 형상을 가질 수 있다. 제1 및 제2백사이드 비아(133a, 133b)도 신호용 비아, 그라운드용 비아, 파워용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다.
제1 및 제2연결구조체(140a, 140b)는 제1 및 제2반도체칩(221, 222)의 제1 및 제2접속패드(221P, 222P)를 재배선할 수 있다. 또한, 제1 및 제2반도체칩(221, 222)의 제1 및 제2접속패드(221P, 222P)를 배치에 따라서 제1 및 제2브리지(121, 122)와 전기적으로 연결할 수 있다. 제1 및 제2연결구조체(140a, 140b)는 각각 제1 및 제2절연층(141a, 141b), 제1 및 제2절연층(141a, 141b) 상에 각각 배치된 제1 및 제2재배선층(142a, 142b), 제1 및 제2절연층(141a, 141b)을 각각 관통하며 제1 및 제2재배선층(142a, 142b)과 각각 연결된 제1 및 제2접속비아(143a, 143b)를 포함한다. 제1 및 제2접속비아(143a, 143b)는 각각 서로 다른 층에 배치된 제1 및 제2재배선층(142a, 142b)을 서로 전기적으로 연결한다. 또한, 제1 및 제2재배선층(142a, 142b)을 각각 제1 및 제2브리지(121, 122)나 제1 및 제2프레임(110a, 110b)과 전기적으로 연결한다. 제1 및 제2연결구조체(140a, 140b) 각각의 제1 및 제2절연층(141a, 141b)과 제1 및 제2재배선층(142a, 142b)과 제1 및 제2접속비아(143a, 143b)는 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
제1 및 제2절연층(141a, 141b)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 감광성 절연물질(PID)을 사용할 수 있다. 이 경우, 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 미세회로 및 고밀도 설계에 유리하다. 제1 및 제2절연층(141a, 141b)이 각각 다층인 경우에는, 제1 및 제2절연층(141a, 141b) 각각의 층들은 서로 경계가 구분될 수도 있고, 경계가 불분명할 수도 있다.
제1 및 제2재배선층(142a, 142b)은 제3재배선층(160)과 함께 제1 및 제2접속패드(221P, 222P)의 실질적인 재배선 기능을 수행할 수 있다. 제1 및 제2재배선층(142a, 142b)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 및 제2재배선층(142a, 142b) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 제1 및 제2재배선층(142a, 142b)은 각각 다양한 종류의 비아 패드, 전기연결금속 패드 등을 포함할 수 있다.
제1 및 제2접속비아(143a, 143b)는 각각 서로 다른 층에 형성된 제1 및 제2재배선층(142a, 142b)을 전기적으로 연결하며, 또한, 제1 및 제2재배선층(142a, 142b)을 제1 및 제2브리지(121, 122)나 제1 및 제2프레임(110a, 110b)과 전기적으로 연결한다. 제1 및 제2접속비아(143a, 143b)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 및 제2접속비아(143a, 143b)는 각각 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 제1 및 제2접속비아(143a, 143b) 역시 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 제1 및 제2접속비아(143a, 143b)는 각각 제1 및 제2배선비아(113a-1, 113a-2 / 113b-1, 113b-2)와는 반대 방향의 테이퍼 형상을 가질 수 있다.
절연층(150)은 제1 및 제2기판(100a, 110b), 그리고 추가적인 기판들을 통합하는 역할을 수행할 수 있다. 절연층(150)에 의하여 복수의 기판이 통합되어 하나의 인터포저를 구성할 수 있다. 절연층(150)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 감광성 절연물질(PID)을 사용할 수 있다. 이 경우, 절연층(150)에 제3재배선층(160)과 제3접속비아(165)를 형성할 때, 포토리소그래피 공정의 도입이 가능한바, 미세회로 및 고밀도 설계에 유리하다. 필요에 따라서, 절연층(150)은 다층으로 구성될 수도 있다.
제3재배선층(160)은 제3접속비아(165)와 함께 통합에 의하여 발생할 수 있는 제1 및 제2기판(100a, 100b)의 얼라인먼트 보정 역할을 수행할 수 있다. 제3재배선층(160)은 제1 및 제2반도체칩(221, 222)이 실장되기 위한 패드를 제공할 수 있다. 제3재배선층(160)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제3재배선층(160) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 제3재배선층(160) 역시 각각 다양한 종류의 비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 절연층(150)이 다층인 경우, 제3재배선층(160)도 다층일 수 있다.
제3접속비아(165)는 제3재배선층(160)을 제1 및 제2재배선층(142a, 142b)과 각각 전기적으로 연결한다. 제3접속비아(165)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제3접속비아(165)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 제3접속비아(165) 역시 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 제3접속비아(165)는 제1 및 제2접속비아(143a, 143b)와는 동일한 방향의 테이퍼 형상을 가질 수 있다. 절연층(150)이 다층인 경우, 제3접속비아(165)도 다층일 수 있으며, 이 경우 서로 다른 층에 배치된 제3재배선층(160)을 전기적으로 연결할 수 있다.
제1 및 제2패시베이션층(170a, 170b)은 각각 제1 및 제2백사이드 배선층(132a, 132b)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제1 및 제2패시베이션층(170a, 170b)은 각각 열경화성 수지를 포함할 수 있다. 예컨대, 제1 및 제2패시베이션층(170a, 170b)은 각각 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2패시베이션층(170a, 170b)은 각각 제1 및 제2백사이드 배선층(132a, 132b)의 적어도 일부를 오픈시키는 복수의 제1 및 제2개구를 가진다. 복수의 제1 및 제2개구는 각각 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 제1 및 제2개구는 복수의 홀로 구성될 수도 있다. 필요에 따라서, 제1 및 제2패시베이션층(170a, 170b)의 하면에 LSC(Land Side Capacitor)와 같은 표면실장 부품이 배치될 수도 있다.
제1 및 제2전기연결범프(180a, 180b)는 인터포저 기판(100)을 인쇄회로기판(300) 등에 물리적 및/또는 전기적으로 연결시킬 수 있다. 제1 및 제2전기연결범프(180a, 180b)는 각각 제1 및 제2패시베이션층(170a, 170b)의 복수의 제1 및 제2개구 상에 배치되며 각각 노출된 제1 및 제2백사이드 배선층(132a, 132b)과 전기적으로 연결될 수 있다. 제1 및 제2전기연결범프(180a, 180b)는 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제1 및 제2전기연결범프(180a, 180b)는 각각 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제1 및 제2전기연결범프(180a, 180b)는 각각 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 제1 및 제2전기연결범프(180a, 180b)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 설계 사항에 따라 충분히 변형이 가능하다.
다음으로, 일례에 따른 패키지 기판(400)은 인쇄회로기판(300) 및 인쇄회로기판(300)에 실장된 상술한 일례에 따른 인터포저 기판(100)을 포함한다. 필요에 따라서, 인쇄회로기판(300) 상에는 제3수동부품(310)이 인터포저 기판(100) 주위에 실장될 수 있다. 인쇄회로기판(300) 내부에도 수동부품이 내장되어 있을 수 있다. 인쇄회로기판(300)은 솔더볼 등의 전기연결범프(320)를 통하여 전자기기의 메인보드 등에 실장될 수 있다. 인쇄회로기판(300)은 HDI(High Density Interconnection) 타입의 BGA 기판일 수 있으나, 이에 한정되는 것은 아니다. 인쇄회로기판(300)은 상술한 바와 같이 생략될 수 있으며, 이 경우 구성에 따라서 인터포저 기판(100)이 곧 패키지 기판(400)이 될 수도 있다.
다음으로, 일례에 따른 반도체 패키지(500)는 일례에 따른 인터포저 기판(100)의 상측에 제1반도체칩(221) 및 복수의 제2반도체칩(222)이 서로 나란하게 배치된다. 제1반도체칩(221)의 복수의 제1접속패드(221P)와 복수의 제2반도체칩(222) 각각의 복수의 제2접속패드(122P)는 그 기능에 따라서 일례에 따른 인터포저 기판(100)의 제1 및 제2기판(100a, 100b)의 제1 및 제2연결구조체(140, 140b)의 제1 및 제2재배선층(142a, 142b), 그리고 제3재배선층(160)과 전기적으로 연결될 수 있다. 예를 들면, 제1반도체칩(221)의 복수의 제1접속패드(221P)는 각각 복수의 제1전기연결금속(221B)을 통하여 제3재배선층(160)의 돌출된 패드와 각각 전기적으로 연결될 수 있다. 또한, 복수의 제2반도체칩(222) 각각의 복수의 제2접속패드(222P)는 각각 복수의 제2전기연결금속(222B)을 통하여 제3재배선층(160)의 돌출된 패드와 각각 전기적으로 연결될 수 있다. 결과적으로, 제1 및 제2재배선층(142a, 142b) 및 제1 및 제2브리지(121, 122)와도 전기적으로 연결될 수 있다. 제1 및 제2전기연결금속(221B, 222B)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1반도체칩(221)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit) 형태일 수 있다. 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 제1반도체칩(221)의 제1접속패드(221P)는 제1반도체칩(221)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 구리(Cu)나 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 제1접속패드(221P)를 노출시키는 패시베이션막이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수도 있다.
제2반도체칩(222)도 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태일 수 있다. 필요에 따라서, 제2반도체칩(222)은 이러한 집적회로(IC)가 복수개 스택된 형태일 수도 있다. 스택된 집적회로(IC)는 TSV(Through Silicon Via) 등을 통하여 서로 전기적으로 연결될 수 있다. 제2반도체칩(222) 역시 다른 구성요소와 전기적으로 연결시키기 위한 제2접속패드(222P)를 가질 수 있으며, 이때 제2접속패드(222P)는 제2반도체칩(222)의 제3재배선층(160)과 전기적으로 연결되기 위하여 하측에 배치된 것을 의미한다.
제1반도체칩(221)은 어플리케이션 스페셔픽 집적회로(ASIC)일 수 있다. 또는, 제1반도체칩(221)은 필드 프로그래머블 게이트 어레이(FPGA)일 수 있다. 또는, 제1반도체칩(221)은 어플리케이션 스페셔픽 집적회로(ASIC) 및 필드 프로그래머블 게이트 어레이(FPGA)의 칩 세트일 수 있다. 또는, 제1반도체칩(221)은 그래픽스 프로세싱 유닛(GPU)일 수도 있다. 또는, 제1반도체칩(221)은 어플리케이션 스페셔픽 집적회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 및 그래픽스 프로세싱 유닛(GPU)의 칩 세트일 수도 있다. 또한, 제2반도체칩(222)은 각각 고대역폭 메모리(HBM)와 같은 스택 메모리(Stacked Memory)일 수 있다. 즉, 제1 및 제2반도체칩(221, 122)은 각각 수십 내지 수백 만개 이상의 I/O를 갖는 고가의 칩일 수 있으나, 이에 한정되는 것은 아니다.
제2반도체칩(222)은 제1반도체칩(221) 보다 많은 수로 배치될 수 있으며, 제1반도체칩(221)의 주위에 각각 배치될 수 있다. 예를 들면, 도 7에서와 같이 제1반도체칩(221)의 양측에 각각 두 개의 제2반도체칩(222)이 배치될 수 있으나, 이에 한정되는 것은 아니다. 한편, 제1반도체칩(221) 및 적어도 하나의 제2반도체칩(222)은 각각 평면 상에서 제1기판(100a)과 적어도 일부가 중첩되도록 배치될 수 있다. 양자는 제3재배선??(160)과 제1재배선층(142a)과 제1브리지(121)를 통하여 서로 전기적으로 연결될 수 있다. 또한, 제1반도체칩(221) 및 적어도 다른 하나의 제2반도체칩(222)은 각각 평면 상에서 제2기판(100b)과 적어도 일부가 중첩되도록 배치될 수 있다. 양자는 제3재배선??(160)과 제2재배선층(142b)과 제2브리지(122)를 통하여 서로 전기적으로 연결될 수 있다. 제1반도체칩(221)과 다른 제2반도체칩(222)들 역시 다른 기판을 통하여 이러한 관계로 전기적으로 연결될 수 있다.
인터포저 기판(100)의 상측에는 제1반도체칩(221) 및 복수의 제2반도체칩(222) 각각의 하측의 적어도 일부를 덮는 언더필 수지(210)가 더 배치될 수 있다. 언더필 수지(210)는 제1반도체칩(221) 및 복수의 제2반도체칩(222) 각각의 하측과 일례에 따른 인터포저 기판(100)의 상측 사이를 채울 수 있다. 또한, 언더필 수지(210)는 복수의 제1전기연결금속(221B)과 복수의 제2전기연결금속(222B)을 덮을 수 있다. 언더필 수지(210)를 통하여 제1반도체칩(221) 및 복수의 제2반도체칩(222)이 고정될 수 있다. 또한, 인터포저 기판(100)의 상측에는, 필요에 따라서, 제1반도체칩(221) 및 복수의 제2반도체칩(222), 그리고 언더필 수지(210) 각각의 적어도 일부를 덮는 몰딩재(230)가 더 배치될 수도 있다. 필요에 따라서, 그라인딩 공정에 의하여, 몰딩재(230)는 제1반도체칩(221) 및 복수의 제2반도체칩(222) 각각의 백면을 노출시키도록 그라인딩 될 수 있다.
도 9 내지 도 11은 도 6의 반도체 패키지의 인터포저 기판에 포함되는 브리지의 다양한 예를 개략적으로 나타낸 단면도다.
도 9를 참조하면, 일례에서는, 제1 및 제2브리지(121, 122)는 각각 베이스층(120a), 베이스층(120a) 상에 배치된 절연층(120b), 절연층(120b)에 배치된 회로층(120c), 및 절연층(120b) 상측에 배치된 패드층(120d)을 포함한다. 베이스층(120a)은 워피지를 제어할 수 있으며, 이러한 관점에서, 실리콘(Si), 글래스(Glass), 세라믹(Ceramic) 등을 포함할 수 있다. 절연층(120b)은 절연물질을 포함할 수 있다. 회로층(120c) 및 패드층(120d)은 금속물질을 포함할 수 있다. 회로층(120c)은 배선 파트와 비아 파트를 포함할 수 있다. 패드층(120d)은 제1 및 제2연결구조체(140a, 140b)의 제1 및 제2접속비아(143a, 143b)와 연결될 수 있다. 즉, 일례에서는, 제1 및 제2브리지(12, 122)는 실리콘 인터커넥트 브리지, 글래스 인터커넥트 브리지, 또는 세라믹 인터커넥트 브리지 등일 수 있다.
도 10을 참조하면, 다른 일례에서는, 제1 및 제2브리지(121, 122)는 상술한 일례에서의 제1 및 제2브리지(121, 122)에 있어서, 베이스층(120a)을 관통하는 관통비아(120e)와 베이스층(120a)의 하측에 배치된 패드층(120f)을 더 포함한다. 관통비아(120e) 및 패드층(120f) 역시 금속물질을 포함할 수 있다. 패드층(120f)은 제1 및 제2백사이드 비아(133a, 133b)와 연결될 수 있다. 즉, 다른 일례에서는, 제1 및 제2브리지(121, 122)는 상측 및 하측 모두 패드층(120d, 120f)이 존재하며, 이들이 관통비아(120e) 등을 통하여 서로 전기적으로 연결된, 실리콘 인터커넥트 브리지, 글래스 인터커넥트 브리지, 또는 세라믹 인터커넥트 브리지 등일 수 있다. 이러한 제1 및 제2브리지(121, 122)가 적용되는 경우, 제1 및 제2백사이드 배선층(132a, 132b)이 제1 및 제2백사이드 비아(133a, 133b)를 통하여 제1 및 제2브리지(121, 122)와 연결될 수 있다.
도 11을 참조하면, 다른 일례에서는, 제1 및 제2브리지(121, 122)는 한층 이상의 절연층(120g), 한층 이상의 절연층(120g) 상에 또는 내에 각각 배치된 패턴층(120h), 및 한층 이상의 절연층(120g)을 각각 관통하며 서로 다른 레벨에 배치된 패턴층(120h)을 전기적으로 연결하는 한층 이상의 비아층(120i)을 포함한다. 패턴층(120h)과 비아층(120i)은 회로층으로 이용될 수 있다. 최상측 및 최하측 패턴층(120h)은 패드층으로 이용될 수 있으며, 각각 제1 및 제2접속비아(143a, 143b) 및 제1 및 제2백사이드 비아(133a, 133b)와 연결될 수 있다. 즉, 다른 일례에서는, 제1 및 제2브리지(121, 122)가 유기 인터커넥트 브리지일 수 있다. 이러한 제1 및 제2브리지(121, 122)가 적용되는 경우에도, 제1 및 제2백사이드 배선층(132a, 132b)이 제1 및 제2백사이드 비아(133a, 133b)를 통하여 제1 및 제2브리지(121, 122)와 연결될 수 있다.
한편, 도 9 내지 도 11에서 설명한 브리지의 종류는 서로 조합될 수 있다. 예를 들면, 제1브리지(121)로 도 9에서 설명한 브리지 형태가 적용될 수 있고, 제2브리지(122)로 도 10에서 설명한 브리지 형태가 적용될 수 있다. 또는, 제1브리지(121)로 도 10에서 설명한 브리지 형태가 적용될 수도 있고, 제2브리지(122)로 도 9에서 설명한 브리지 형태가 적용될 수도 있다. 또는, 제1브리지(121)로 도 11에서 설명한 브리지 형태가 적용될 수 있고, 제2브리지(122)로 도 9 또는 도 10에서 설명한 브리지 형태가 적용될 수 있다. 또는, 제1브리지(121)로 도 11에서 설명한 브리지 형태가 적용될 수 있고, 제2브리지(122)로 도 9 또는 도 10에서 설명한 브리지 형태가 적용될 수 있다. 예시가 이에 한정되는 것도 아니다.
도 12 내지 도 19는 도 6의 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 12를 참조하면, 먼저, 제1 및 제2관통부(110Ha, 110Hb)를 갖는 개별화전 프레임(110)을 준비한다. 개별화전 프레임(110)은 개별화전 제1 및 제2절연층(111a, 111b), 개별화전 제1 내지 제3배선층(112a, 112b, 112c), 및 제1 및 제3배선비아(113a, 113b)를 포함한다. 다음으로, 개별화전 프레임(110)의 제1 및 제2관통부(110Ha, 110Hb)에 테이프(610)를 이용하여 제1 및 제2브리지(121, 122)를 각각 배치한다. 다음으로, 개별화전 봉합재(130)로 개별화전 프레임(110) 및 제1 및 제2브리지(121, 122)를 덮으며, 제1 및 제2관통부(110Ha, 110Hb)를 채운다. 한편, 개별화전 프레임(110)에는 필요한 기판의 수에 따라서 더 많은 수의 관통부가 형성될 수 있다. 이 경우, 관통부에는 브리지가 배치되어 개별화전 봉합재(130)로 덮일 수 있다.
도 13을 참조하면, 다음으로, 테이프(610)를 제거한다. 다음으로, 테이프(610)를 제거한 부위에 개별화전 절연층(141)을 형성하고, 포토리소그래피 공정으로 비아홀을 형성한다. 그 후, AP(Addictive Process), SAP(Semi AP), MSAP(Modified SAP), 텐팅(Tenting) 등을 기초로한 도금 공정으로 개별화전 재배선층(142)과 개별화전 접속비아(143)를 형성한다. 다음으로, 일련의 과정을 반복하여, 필요한 만큼의 개별화전 절연층(141)과 통밥된 재배선층(142)과 개별화전 접속비아(143)를 포함하는, 개별화전 연결구조체(140)를 형성한다.
도 14를 참조하면, 다음으로, 개별화전 봉합재(130)에 레이저 드릴 등을 이용하여 개별화전 프레임(110)의 개별화전 제3배선층(112c)의 적어도 일부를 노출시키는 백사이드 비아홀(133h)을 형성한다. 다음으로, AP, SAP, MSAP, 텐팅 등을 기초로한 도금 공정으로 개별화전 백사이드 배선층(132)과 백사이드 비아(133)를 형성한다.
도 15를 참조하면, 다음으로, 개별화전 봉합재(130) 상에 개별화전 패시베이션층(170)을 형성하고, 레이저 드릴 등을 이용하여 개별화전 백사이드 배선층(132)의 적어도 일부를 노출시키는 개구(170h)를 형성한다. 일련의 과정을 통하여 개별화전 인터포저 기판(100-1)이 준비된다. 다음으로, 싱귤레이션 공정을 통하여 개별화전 인터포저 기판(100-1)을 1차적으로 싱귤레이션 하고, 필요에 따라서 각각 전기 테스트를 진행하여 양품과 불량품을 구별한다.
도 16을 참조하면, 다음으로, 싱귤레이션에 의하여 제공되는 제1 및 제2기판(100a, 100b)을 포함하는 복수의 기판을 캐리어(620) 상에 각각 부착한다. 다음으로, PID와 등의 절연층(150)을 이용하여 제1 및 제2기판(100a, 100b)을 포함하는 복수의 기판을 통합한다. 그 후, 포토리소그래피 공정 등을 이용하여 절연층(150)에 비아홀(165h)을 형성한다.
도 17을 참조하면, 다음으로, AP, SAP, MSAP, 텐팅 등을 기초로한 도금 공정으로 제3재배선층(160)과 제3접속비아(165)를 형성한다. 다음으로, 스트립 라우팅 공정을 진행하고, 필요에 따라서 각각 전기 테스트를 진행하여 추가적으로 양품과 불량품을 구별한다.
도 18을 참조하면, 다음으로, 스트립 라우팅 공정 결과 제공되는 예비 인터포저 기판(100-2)을 준비한다. 다음으로, 예비 인터포저 기판(100-2) 상에 제1 및 제2반도체칩(221, 222)을 제1 및 제2전기연결금속(221B, 222B)를 이용하여 실장 배치하고, 필요에 따라서 언더필 수지(210)를 이용하여 고정한다. 또한, 필요에 따라서 몰딩재(230)로 덮으며, 그라인딩 공정 등을 진행한다.
도 19를 참조하면, 다음으로, 캐리어(620)를 디테치하고, 개별화전 전기연결범프(180)를 형성한다. 또한, 예비 인터포저 기판(100-2)을 요구되는 면적 및 기능에 따라서 2차적으로 싱귤레이션 하고, 필요에 따라서 각각 전기 테스트를 진행하여 양품과 불량품을 구별한다. 다음으로, 필요에 따라서 인쇄회로기판(300) 등을 도입하면, 상술한 일례에 따른 반도체 패키지(500)가 제공될 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 유기 인터포저를 포함하는 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 한층 이상의 제1재배선층을 포함하는 제1연결구조체, 및 상기 제1연결구조체의 하측에 배치되며 상기 한층 이상의 제1재배선층과 전기적으로 연결된 제1브리지를 포함하는 제1기판;
    상기 제1기판과 나란히 배치되며, 한층 이상의 제2재배선층을 포함하는 제2연결구조체를 포함하는 제2기판;
    상기 제1 및 제2연결구조체의 각각의 상측의 적어도 일부를 덮는 절연층; 및
    상기 절연층 상에 배치되며, 상기 제1 및 제2재배선층과 각각 전기적으로 연결된 제3재배선층; 을 포함하는,
    인터포저 기판.
  2. 제 1 항에 있어서,
    상기 절연층은 상기 제1 및 제2기판 사이의 적어도 일부를 채우는,
    인터포저 기판.
  3. 제 2 항에 있어서,
    상기 제1 및 제2기판은 상기 절연층을 통하여 통합(Integration)된,
    인터포저 기판.
  4. 제 1 항에 있어서,
    상기 제2기판은 상기 제2연결구조체의 하측에 배치되며 상기 한층 이상의 제2재배선층과 전기적으로 연결된 제2브리지를 더 포함하는,
    인터포저 기판.
  5. 제 4 항에 있어서,
    상기 제1 및 제2브리지는 각각 실리콘 인터커넥트 브리지(Si Interconnect Bridge), 글래스 인터커넥트 브리지(Glass Interconnect Bridge), 세라믹 인터커넥트 브리지(Ceramic Interconnect Bridge), 및 유기 인터커넥트 브리지(Organic Interconnect Bridge) 중 적어도 하나인,
    인터포저 기판.
  6. 제 4 항에 있어서,
    상기 제1기판은 상기 제1연결구조체의 하측에 배치되며 상기 제1브리지가 배치되는 제1관통부를 갖는 제1프레임, 및 상기 제1프레임과 상기 제1브리지 각각의 적어도 일부를 덮으며 상기 제1관통부의 적어도 일부를 채우는 제1봉합재를 더 포함하고,
    상기 제2기판은 상기 제2연결구조체의 하측에 배치되며 상기 제2브리지가 배치되는 제2관통부를 갖는 제2프레임, 및 상기 제2프레임과 상기 제2브리지 각각의 적어도 일부를 덮으며 상기 제2관통부의 적어도 일부를 채우는 제2봉합재를 더 포함하는,
    인터포저 기판.
  7. 제 6 항에 있어서,
    상기 제1 및 제2프레임은 각각 상기 제1 및 제2재배선층과 전기적으로 연결된 복수의 배선층을 포함하는,
    인터포저 기판.
  8. 제 7 항에 있어서,
    상기 제1 및 제2프레임은, 각각, 제1절연층, 상기 제1절연층에 매립되며 상면이 노출된 제1배선층, 상기 제1절연층의 하면 상에 배치된 제2배선층, 상기 제1절연층의 하면 상에 배치되며 상기 제2배선층의 적어도 일부를 덮는 제2절연층, 및 상기 제2절연층의 하면 상에 배치된 제3배선층을 포함하며,
    상기 제1 및 제2프레임 각각의 상기 제1 내지 제3배선층은 상기 제1 및 제2재배선층과 각각 전기적으로 연결된,
    인터포저 기판.
  9. 제 7 항에 있어서,
    상기 제1기판은 상기 제1봉합재의 하측에 배치된 제1백사이드 배선층, 및 상기 제1봉합재를 관통하며 상기 제1백사이드 배선층을 상기 제1프레임의 복수의 배선층과 전기적으로 연결하는 제1백사이드 비아를 더 포함하고,
    상기 제2기판은 상기 제2봉합재의 하측에 배치된 제2백사이드 배선층, 및 상기 제2봉합재를 관통하며 상기 제2백사이드 배선층을 상기 제2프레임의 복수의 배선층과 전기적으로 연결하는 제2백사이드 비아를 더 포함하는,
    인터포저 기판.
  10. 제 9 항에 있어서,
    상기 제1기판은 상기 제1봉합재의 하측에 배치되며 상기 제1백사이드 배선층의 적어도 일부를 노출시키는 복수의 제1개구를 갖는 제1패시베이션층, 및 상기 복수의 제1개구 상에 각각 배치되어 상기 노출된 제1백사이드 배선층과 각각 전기적으로 연결된 복수의 제1전기연결범프를 더 포함하고,
    상기 제2기판은 상기 제2봉합재의 하측에 배치되며 상기 제2백사이드 배선층의 적어도 일부를 노출시키는 복수의 제2개구를 갖는 제2패시베이션층, 및 상기 복수의 제2개구 상에 각각 배치되어 상기 노출된 제2백사이드 배선층과 각각 전기적으로 연결된 복수의 제2전기연결범프를 더 포함하는,
    인터포저 기판.
  11. 제 10 항에 있어서,
    인쇄회로기판; 을 더 포함하며,
    상기 제1 및 제2기판은 상기 인쇄회로기판 상에 배치되며, 각각 상기 복수의 제1 및 제2전기연결범프를 통하여 상기 인쇄회로기판과 연결된,
    인터포저 기판.
  12. 한층 이상의 제1재배선층을 포함하는 제1연결구조체와 상기 제1연결구조체의 하측에 배치되며 상기 한층 이상의 제1재배선층과 전기적으로 연결된 제1브리지를 포함하는 제1기판, 상기 제1기판과 나란히 배치되며 한층 이상의 제2재배선층을 포함하는 제2연결구조체와 상기 제2연결구조체의 하측에 배치되며 상기 한층 이상의 제2재배선층과 전기적으로 연결된 제2브리지를 포함하는 제2기판, 상기 제1 및 제2연결구조체의 각각의 상측의 적어도 일부를 덮는 절연층, 및 상기 절연층 상에 배치되며 상기 제1 및 제2재배선층과 각각 전기적으로 연결된 제3재배선층을 포함하는, 인터포저 기판;
    상기 인터포저 기판의 상측에 배치되며, 상기 제3재배선층과 전기적으로 연결된 복수의 제1접속패드를 갖는 제1반도체칩;
    상기 인터포저 기판의 상측에 배치되며, 상기 제3재배선층과 전기적으로 연결된 복수의 제2접속패드를 갖는 제2반도체칩; 및
    상기 인터포저 기판의 상측에 배치되며, 상기 제3재배선층과 전기적으로 연결된 복수의 제3접속패드를 갖는 제3반도체칩; 을 포함하며,
    상기 복수의 제1접속패드 중 적어도 일부 및 상기 복수의 제2접속패드 중 적어도 일부는 상기 제1재배선층 및 상기 제1브리지를 통하여 서로 전기적으로 연결되고,
    상기 복수의 제1접속패드 중 적어도 일부 및 상기 복수의 제3접속패드 중 적어도 일부는 상기 제2재배선층 및 상기 제2브리지를 통하여 서로 전기적으로 연결되는,
    반도체 패키지.
  13. 제 12 항에 있어서,
    평면 상에서,
    상기 제1브리지는 상기 제1 및 제2반도체칩 각각의 적어도 일부와 중첩되고,
    상기 제2브리지는 상기 제1 및 제3반도체칩 각각의 적어도 일부와 중첩된,
    반도체 패키지.
  14. 제 12 항에 있어서,
    상기 제3재배선층 상에 배치되며, 상기 복수의 제1접속패드를 상기 제3재배선층과 전기적으로 연결하는 복수의 제1전기연결금속;
    상기 제3재배선층 상에 배치되며, 상기 복수의 제2접속패드를 상기 제3재배선층과 전기적으로 연결하는 복수의 제2전기연결금속;
    상기 제3재배선층 상에 배치되며, 상기 복수의 제3접속패드를 상기 제3재배선층과 전기적으로 연결하는 복수의 제3전기연결금속; 및
    상기 절연층 상에 배치되며, 상기 복수의 제1 내지 제3전기연결금속 각각의 적어도 일부를 덮는 언더필 수지; 를 더 포함하는,
    반도체 패키지.
  15. 제 14 항에 있어서,
    상기 인터포저 기판 상측에 배치되며, 상기 제1 내지 제3반도체칩 및 상기 언더필 수지 각각의 적어도 일부를 덮는 몰딩재; 를 더 포함하는,
    반도체 패키지.
  16. 제 12 항에 있어서,
    상기 인터포저 기판 하측에 배치된 인쇄회로기판; 을 더 포함하며,
    상기 인터포저 기판은 상기 제1기판의 하측에 배치된 복수의 제1전기연결범프 및 상기 제2기판의 하측에 배치된 복수의 제2전기연결범프를 더 포함하고,
    상기 인터포저 기판은 상기 복수의 제1 및 제2전기연결범프를 통하여 상기 인쇄회로기판과 연결된,
    반도체 패키지.
KR1020190058170A 2019-05-17 2019-05-17 인터포저 기판 및 이를 포함하는 반도체 패키지 KR102620893B1 (ko)

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