CN109786340A - 集成扇出封装件及其形成方法 - Google Patents

集成扇出封装件及其形成方法 Download PDF

Info

Publication number
CN109786340A
CN109786340A CN201810996129.0A CN201810996129A CN109786340A CN 109786340 A CN109786340 A CN 109786340A CN 201810996129 A CN201810996129 A CN 201810996129A CN 109786340 A CN109786340 A CN 109786340A
Authority
CN
China
Prior art keywords
redistribution structure
tube core
redistribution
semiconductor
heat conduction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810996129.0A
Other languages
English (en)
Other versions
CN109786340B (zh
Inventor
裴浩然
陈威宇
郑佳申
曹智强
陈正庭
张家纶
林志伟
林修任
谢静华
刘重希
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109786340A publication Critical patent/CN109786340A/zh
Application granted granted Critical
Publication of CN109786340B publication Critical patent/CN109786340B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Abstract

本发明的实施例提供了一种半导体结构及其形成方法。一种半导体结构包括嵌入在模制材料中的管芯，管芯具有位于第一侧上的管芯连接件；位于管芯的第一侧处的第一再分布结构，第一再分布结构通过管芯连接件电连接至管芯；位于管芯的与第一侧相对的第二侧处的第二再分布结构；以及位于第二再分布结构中的导热材料，管芯介于导热材料和第一再分布结构之间，导热材料延伸穿过第二再分布结构，并且导热材料是电隔离的。

Description

集成扇出封装件及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及集成扇出封装件及其形成方法。
背景技术
由于许多电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度的不断提高，半导体产业经历了快速增长。在大多数情况下，集成度的这种改进来自最小特征尺寸的不断减小，这允许将更多的组件集成到给定区域内。随着近来对较小的电子器件的需求不断增长，对半导体管芯的更小且更有创意的封装技术的需求不断增长。
这些封装技术的一个实例是叠层封装(POP)技术。在PoP封装件中，顶部半导体封装件堆叠在底部半导体封装件的顶部上以允许高水平的集成和组件密度。另一实例是多芯片模块(MCM)技术，其中，多个半导体管芯封装在一个半导体封装件中以提供具有集成功能的半导体器件。
先进的封装技术的高水平集成能够生产具有增强的功能和小的占有面积的半导体器件，这对于诸如移动电话、平板电脑和数字音乐播放器的小型设备是有优势的。另一优势是连接半导体封装件内的各互操作部分的导电路径的缩短的长度。这提高了半导体器件的电气性能，因为电路之间较短的互连布线产生了较快的信号传播并且减少了噪声和串扰。
发明内容
根据本发明的一个方面，提供了一种半导体结构，包括：管芯，嵌入在模制材料中，所述管芯具有位于第一侧上的管芯连接件；第一再分布结构，位于所述管芯的第一侧处，所述第一再分布结构通过所述管芯连接件电连接至所述管芯；第二再分布结构，位于所述管芯的与所述第一侧相对的第二侧处；以及导热材料，位于所述第二再分布结构中，所述管芯插接在所述导热材料和所述第一再分布结构之间，所述导热材料延伸穿过所述第二再分布结构，并且所述导热材料是电隔离的。
根据本发明的另一个方面，提供了一种半导体结构，包括：第一再分布结构；第二再分布结构；管芯，插接在所述第一再分布结构和所述第二再分布结构之间，其中，所述管芯的前侧面向所述第一再分布结构；模制材料，位于所述管芯周围且介于所述第一再分布结构和所述第二再分布结构之间；散热结构，至少部分地嵌入在所述第二再分布结构中，其中，所述散热结构是电隔离的并且从所述第二再分布结构的第一侧延伸至所述第二再分布结构的相对的第二侧，并且，所述管芯位于所述散热结构和所述第一再分布结构之间；以及半导体封装件，电连接至所述第二再分布结构。
根据本发明的又一个方面，提供了一种形成半导体结构的方法，包括：将管芯附接至第一再分布结构的第一侧；在所述第一再分布结构的第一侧上形成导电柱；在所述管芯和所述导电柱之间形成模制材料；在所述管芯、所述导电柱和所述模制材料上方形成第二再分布结构；在所述第一再分布结构中形成第一开口，所述第一开口位于所述管芯的横向范围内，所述第一开口延伸穿过所述第一再分布结构；以及在所述第一开口中形成金属膏，其中，所述金属膏是电隔离的。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图8示出根据实施例的在各个制造阶段处的半导体封装件的截面图。
图9至图11、图12A、图12B、图13至图15、图16A、图16B、图17至图23示出根据各个实施例的各种半导体封装件的截面图。
图24示出根据一些实施例的用于形成半导体封装件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
在半导体封装件和形成半导体封装件的方法，并且特别是集成扇出(InFO)半导体封装件的背景下讨论本发明的实施例。在一些实施例中，半导体封装件具有嵌入在模制材料中的管芯以及位于管芯的相对侧上的再分布结构(例如，背侧再分布结构和前侧再分布结构)。在一些实施例中，去除背侧再分布结构的介电层的部分以在背侧再分布结构中形成一个或多个开口。在一些实施例中，一个或多个开口位于管芯的背侧正上方。在所示实施例中，在一个或多个开口中形成诸如铜膏、银膏或焊料膏的金属膏，并且在后续的回流工艺中进行固化。由于金属膏的高热导率，半导体封装件的散热得到改善。
图1至图8示出根据实施例的在各个制造阶段处的半导体封装件1100的截面图。在图1中，在载体101上方形成再分布结构110。再分布结构110包括形成在一个或多个介电层(例如111和113)中的导电部件(例如，导线115)。图1还示出再分布结构110的伪金属图案112，其中，各伪金属图案112电隔离。导电柱119形成在再分布结构110上方并且电连接至再分布结构110。
载体101可以由诸如硅、聚合物、聚合物复合材料、金属箔、陶瓷、玻璃、玻璃环氧树脂、氧化铍、胶带或用于结构支撑的其他合适的材料的材料制成。在载体101上方形成再分布结构110。再分布结构110包括诸如一个或多个导线(例如115)层和通孔(未示出)层的导电部件以及一个或多个介电层(例如111、113)。尽管在图1中示出两个介电层，但是可以在再分布结构110中形成多于或少于两个介电层。类似地，可以在再分布结构110中形成一个或多个导线层和一个或多个导电通孔层。
在一些实施例中，在形成再分布结构110之前，在载体101上方沉积或层压粘合层(未示出)。粘合层可以是光敏的，并且可以例如通过在后续的载体脱粘工艺中在载体101上照射紫外(UV)光而容易地从载体101脱粘。例如，粘合层可以是由明尼苏达州圣保罗的3M公司制造的光热转换(LTHC)涂层。
接下来，在载体101上方或在粘合层(例如，LTHC涂层)(如果形成的话)上方形成介电层111。在一些实施例中，介电层111由诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物；诸如氮化硅的氮化物；诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等的氧化物等形成。可以通过诸如旋涂、化学汽相沉积(CVD)、层压等或它们的组合的合适的沉积工艺来形成介电层111。
接下来，在介电层111上方形成再分布结构110的导电部件(例如，115、112)。在一些实施例中，再分布结构110的导电部件包括由诸如铜、钛、钨、铝等合适的导电材料形成的导线(例如，115)和伪金属图案(例如，112)。在一些实施例中，导电部件(例如，导线115和伪金属图案112)可通过以下步骤形成：在介电层111上方形成晶种层(未示出)；在晶种层上方形成具有设计图案(例如，开口)的图案化的光刻胶；在设计图案中并且在晶种层上方镀(例如，电镀或化学镀)导电材料；并且去除光刻胶和晶种层的其上未形成导电材料的部分。形成再分布结构110的其他方法也是可能的，并且完全旨在包括在本发明的范围内。
如图1的实例所示，使用与形成导线115相同的材料在相同的处理步骤中形成伪金属图案112。电隔离(例如，未连接至功能电路)伪金属图案112。在管芯120(参见图2)附接至再分布结构110的区域中形成伪金属图案112。如将在下文中更详细讨论的，伪金属图案112可以有利地改善所形成的半导体封装件1100的散热。在一些实施例中，省略伪金属图案112。
接下来，在导电部件(例如，115和112)上方且在介电层111上方形成介电层113。介电层113的材料和介电层113的形成方法可以与介电层111的材料和形成方法相同或类似，因此不重复细节。在下文的讨论中，再分布结构110也可以称为背侧再分布结构。
仍然参考图1，在再分布结构110上方形成导电柱119。导电柱119可以通过以下步骤形成：在再分布结构110的最顶部介电层(例如，113)中形成开口以暴露下面的导电部件(例如，铜垫或铜线)；在再分布结构110的最顶部介电层上方且在开口中形成晶种层；在晶种层上方形成图案化的光刻胶，其中，图案化的光刻胶中的每个开口对应于将形成导电柱119的位置；使用例如电镀或化学镀用诸如铜的导电材料填充开口；使用例如灰化或剥离工艺去除光刻胶；并且去除晶种层中其上未形成导电柱119的部分。用于形成导电柱119的其他方法也是可能的并且完全旨在包括在本发明的范围内。
本发明的各个实施例示出具有背侧再分布结构110的半导体封装件(例如，1100、1200、1300、1400、1400A至1400H、1100A至1100D)。然而，本发明的原理适用于没有背侧再分布结构的半导体封装件。因此，可以省略所公开的实施例中的每个(例如，1100、1200、1300、1400、1400A至1400H、1100A至1100D)的背侧再分布结构110。在未形成背侧再分布结构110的实施例中，可通过以下处理在载体101上方形成导电柱119：在载体101上形成粘合层(例如，LTHC涂层)；在粘合层(例如，LTHC涂层)上方形成介电层(例如，111)；在介电层(例如，111)上方形成晶种层；在晶种层上方形成图案化的光刻胶，其中，图案化的光刻胶中的每个开口对应于将形成导电柱119的位置；使用例如电镀或化学镀用诸如铜的导电材料填充开口；使用例如灰化或剥离工艺去除光刻胶；并且去除晶种层中其上未形成导电柱119的部分。对于没有背侧再分布结构110的实施例，后续处理步骤可以类似于下文对于具有背侧再分布结构的实施例所描述的那些。本领域技术人员在阅读本发明后将能够修改下文中的描述以用于没有背侧再分布结构110的实施例。这些和其他修改完全旨在包括在本发明的范围内。
接下来，在图2中，将在其背侧上具有伪金属层123的半导体管芯120(也可以称为管芯或集成电路(IC)管芯)附接至再分布结构110的上表面。诸如管芯附接膜(DAF)的粘合膜118可用于将管芯120附接至再分布结构110。
在粘附至再分布结构110之前，可以根据可应用的制造工艺处理管芯120以在管芯120中形成集成电路。例如，管芯120可以包括半导体衬底和一个或多个上面的金属化层，它们共同地示出为元件121。半导体衬底可以是例如掺杂或未掺杂的硅或绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括：诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。也可以使用诸如多层衬底或梯度衬底的其他衬底。诸如晶体管、二极管、电容器、电阻器等的器件(未示出)可以形成在半导体衬底中和/或上并且可以通过金属化层(例如，位于半导体衬底上的一个或多个介电层中的金属化图案)互连以形成集成电路。
管芯120还包括至外部连接件的诸如铝焊盘的焊盘126。焊盘126位于可以称为管芯120的有源侧或前侧上。管芯120还包括位于管芯120的前侧处和焊盘126的部分上的钝化膜127。开口穿过钝化膜127延伸至焊盘126。诸如导电柱(例如，包括诸如铜的金属)的管芯连接件128延伸到钝化膜127的开口中并且机械地且电连接至相应的焊盘126。例如，可以通过镀等形成管芯连接件128。管芯连接件128电连接至管芯120的集成电路。
在管芯120的有源侧上，诸如在钝化膜127和管芯连接件128上，形成介电材料129。介电材料129横向地密封管芯连接件128，并且介电材料129与管芯120横向共末端。介电材料129可以是诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物；诸如氮化硅等的氮化物；诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等的氧化物；或它们的组合，并且可以例如通过旋涂、层压、CVD等来形成。
图2进一步示出形成在管芯120的背侧上的伪金属层123。例如，伪金属层123可以具有与管芯120的背侧相同的尺寸(例如，长度、宽度和面积)。伪金属层123可以包括用于散热的例如铜的合适的金属，并且可以通过镀、溅射、涂覆、层压或其他合适的方法形成在管芯120的背侧上。伪金属层123的厚度可以在从几微米(例如，约2μm)至几十微米(例如，小于100μm)的范围内，尽管其他尺寸也是可能的。在所示实施例中，伪金属层123是电隔离的，并且因此不连接至任何功能电路。
接下来，在图3中，在再分布结构110上方、管芯120周围和导电柱119周围形成模制材料130。作为实例，模制材料130可以包括环氧树脂、有机聚合物、添加或没有添加硅基或玻璃填料的聚合物或其他材料。在一些实施例中，模制材料130包括在应用时呈凝胶型液态的液体模塑料(LMC)。模制材料130在施加时也可以包括呈液体或呈固体。可选地，模制材料130可以包括其他绝缘和/或密封材料。在一些实施例中，使用晶圆级模制工艺来施加模制材料130。例如，可以使用压缩模制、转移模制或其他方法来成型模制材料130。
接下来，在一些实施例中，使用固化工艺固化模制材料130。固化工艺可以包括使用退火工艺或其他加热工艺将模制材料130加热至预定温度，并且持续预定的一段时间。固化工艺也可以包括紫外(UV)光曝光工艺、红外(IR)能量曝光工艺、它们的组合或具有加热工艺的它们的组合。可选地，可以使用其他方法固化模制材料130。在一些实施例中，不包括固化工艺。
接下来，可实施诸如化学和机械抛光(CMP)的平坦化工艺以去除模制材料130的位于管芯120的前侧上方的多余部分。在一些实施例中，在平坦化工艺之后，模制材料130、导电柱119和管芯连接件128具有共面的上表面。
接下来参考图4，在模制材料130、导电柱119和管芯120上方形成再分布结构140(也可以称为前侧再分布结构)。再分布结构140包括形成在一个或多个介电层(例如，142、144、146和148)中的一个或多个导电部件(例如，导线143、通孔145)层。
在一些实施例中，一个或多个介电层(例如，142、144、146和148)由以下材料形成：诸如PBO、聚酰亚胺、BCB等的聚合物；诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG等氧化物。可以通过诸如旋涂、CVD、层压等或它们的组合的合适的沉积工艺形成一个或多个介电层。
在一些实施例中，再分布结构140的导电部件包括由诸如铜、钛、钨、铝等合适的导电材料形成的导线(例如，143)和导电通孔(例如，145)。再分布结构140可以通过以下步骤形成：形成介电层；在介电层中形成开口以暴露下面的导电部件；在介电层上方和开口中形成晶种层(未示出)；在晶种层上方形成具有设计图案的图案化的光刻胶(未示出)；在设计图案中且在晶种层上方镀(例如，电镀或化学镀)导电材料；以及去除光刻胶和晶种层的其上未形成导电材料的部分。形成再分布结构140的其他方法也是可能的，并且完全旨在包括在本发明的范围内。
图4的再分布结构140中的介电层的数量和导电部件的层数仅仅是非限制性实例。介电层的其他数量和导电部件的其他层数也是可能的并且完全旨在包括在本发明的范围内。
图4还示出形成在再分布结构140上方并且电连接至再分布结构140的凸块下金属(UBM)结构147。为了形成UBM结构147，在再分布结构140的最顶部介电层(例如，142)中形成开口以暴露再分布结构140的导电部件(例如，铜线或铜垫)。在形成开口之后，UBM结构147可以形成为与暴露的导电部件电接触。在实施例中，UBM结构147包括诸如钛层、铜层和镍层的三层导电材料。然而，存在许多材料和层的合适的布置，诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置，这些都适用于形成UBM结构147。可用于UBM结构147的任何合适的材料或材料层旨在完全包括在本发明的范围内。
UBM结构147可以通过以下步骤形成：在最顶部介电层(例如，142)上方并且沿着最顶部介电层中的开口的内部形成晶种层；在晶种层上方形成图案化的掩模层(例如，光刻胶)；在图案化的掩模层的开口中和晶种层上方形成(例如，通过镀)导电材料；去除掩模层并且去除晶种层的其上未形成导电材料的部分来。用于形成UBM结构147的其他方法是可能的，并且完全旨在包括在本发明的范围内。仅作为实例，图4中的UBM结构147的上表面示出为平坦的，UBM结构147的上表面可以不是平坦的。本领域技术人员可以理解，例如，可以在最顶部介电层(例如，142)上方形成每个UBM结构147的部分(例如，外围部分)，并且可以沿着最顶部介电层的由相应的开口暴露的侧壁共形地形成每个UBM结构147的其他部分(例如，中心部分)。
接下来，在图5中，根据一些实施例，在UBM结构147上方形成连接件155。连接件155可以是焊料球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块、它们的组合(例如，具有与其附接的焊料球的金属柱)等。连接件155可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，作为实例，连接件155包括共晶材料并且可以包括焊料凸块或焊料球。焊料材料可以是例如，铅基和无铅焊料，诸如用于铅基焊料的Pb-Sn组分；包括InSb的无铅焊料；锡、银和铜(SAC)组分；以及具有共同熔点并且在电气应用中形成导电焊料连接件的其他共晶材料。作为实例，对于无铅焊料，可以使用各种组分的SAC焊料，诸如SAC 105(锡98.5％、银1.0％、铜0.5％)、SAC 305和SAC 405的。诸如焊料球的无铅连接件也可以由SnCu化合物形成，而不使用银(Ag)。可选地，无铅焊料连接件可以包括锡和银、Sn-Ag，不使用铜。连接件155可以形成诸如球栅格阵列(BGA)的栅格。在一些实施例中，可以实施回流工艺，假设在一些实施例中连接件155a具有局部球形形状。可选地，连接件155可以包括其他形状。例如，连接件155也可以包括非球形导电连接件。
在一些实施例中，连接件155包括通过溅射、印刷、电镀、化学镀、CVD等形成的具有或不具有位于其上的焊料材料的金属柱(诸如铜柱)。金属柱可以无焊料并且具有基本垂直的侧壁或锥形的侧壁。
图5还示出通过例如UBM结构147电连接至再分布结构140的电气器件171，诸如集成无源器件(IPD)。可以在电气器件171和再分布结构140之间形成导电接头173。导电接头173可以由与连接件155相同的材料(例如，焊料)形成。此外，可以在位于电气器件171和再分布结构140之间的间隙中形成底部填充材料175。
接下来，在图6中，翻转半导体封装件1100，并且将连接件155附接至由框架157支撑的胶带159(例如，切割带)。接下来，通过诸如蚀刻、研磨或机械剥离的合适的工艺从再分布结构110脱粘载体101。在其中在载体101和再分布结构110之间形成粘合层(例如，LTHC膜)的实施例中，通过将载体101暴露于激光或UV光而使载体101脱粘。激光或UV光破坏结合至载体101的粘合层的化学键合，并且然后可以容易地脱粘载体101。
在脱粘载体101之后，在再分布结构110的介电层111中形成开口116A以暴露再分布结构110的导电部件114(例如，导电焊盘)。此外，在位于管芯120正上方的区域300中形成开口116B以暴露伪金属层123的位于管芯120背侧上的部分。如图6所示，在再分布结构110的包括伪金属图案112的区域300中形成开口116B。在一些实施例中，在相邻的伪金属图案112之间形成开口116B。还可以在外围伪金属图案112P(例如，离伪金属图案的中心最远的伪金属图案)和再分布结构110的功能导电部件之间形成开口116B，其中，功能导电部件是指在半导体封装件的正常操作期间电流穿过其中的导线或导电通孔。换言之，功能导电部件是非伪导电部件。
为了形成开口116(例如，116A、116B)，可以使用激光钻孔工艺、蚀刻工艺等或它们的组合。在一些实施例中，使用诸如等离子体蚀刻工艺的合适的蚀刻工艺来形成开口116。在一些实施例中，用于形成开口116的蚀刻工艺(例如，等离子体蚀刻工艺)对再分布结构110的介电材料是具有选择性的(例如，具有更高的蚀刻速率)。在示例性实施例中，在再分布结构110上方形成图案化的掩模层(未示出)，其中，图案化的掩模层的图案(例如，开口)对应于开口116的位置。然后可以实施选择性蚀刻工艺(例如，等离子体蚀刻工艺)以去除再分布结构110的由图案化的掩模层的图案暴露的介电材料，而基本不会去除导电部件(例如，114、112和123)。在一些实施例中，导电部件(例如，114、112和123)用作选择性蚀刻工艺的蚀刻停止层。因此，尽管可以在不同的处理步骤(例如，不同的蚀刻处理)中和/或使用多个掩模层形成开口116A和116B，但是在一些实施例中，可以使用单个掩模层在同一蚀刻工艺中形成开口116A和116B。
如图6所示，在形成开口116A之后，保留介电层111的从伪金属图案112(例如，区域300外部)横向偏移的部分。相反，在形成开口116B期间，去除位于伪金属图案112正上方(例如，在区域300中)的介电层111，并且因此通过开口116B暴露伪金属图案112的上表面和侧壁。
如图6所示，开口116B延伸穿过再分布结构110并且穿过粘合膜118。在所示的实施例中，开口116B停止在伪金属层123中的远离管芯120的表面处，因此，开口116B不延伸穿过伪金属层123。由于开口116B延伸穿过粘合膜118，所以在形成开口116B之后，粘合膜118可以称为穿孔粘合膜。
在图6的实例中，区域300的宽度W1小于管芯120的宽度W2。换言之，区域300的边界位于管芯120的边界(例如，侧壁)内。在一些实施例中，区域300的边界与管芯120的边界之间的偏移P(例如，距离)可以在约100μm与约200μm之间，但是其他尺寸是可能的并且完全旨在包括在本发明的范围内。在一些实施例中，选择偏移P以适应用于形成开口116B的激光钻孔工艺或蚀刻工艺的不精确性。因此，在图6所示的实例中，粘合膜118中具有宽度P的部分设置在再分布结构110和伪金属层123之间。在其他实施例中，区域300的宽度W1等于管芯120的宽度W2，并且因此，区域300的边界与管芯120的边界对准(例如，P＝0)。
接下来，在图7中，在开口116A(参见图6)中形成焊料膏164，并且在开口116B(参见图6)中形成导热材料166。导热材料166是金属膏，其可以包括其中分散有金属填料(例如，银颗粒、铜颗粒)的诸如环氧树脂的粘合材料，因此，在所示实施例中导热材料166是导电的。粘合材料(例如，环氧树脂)也可以称为金属填料的溶剂。在一些实施例中，导热材料166包括具有良好的热导率(例如，大于15瓦每米开尔文(W/(m-k)))和高的热容量(例如，每克每摄氏度约1焦耳(J/(克℃))或更大)的导电材料(例如，铜、铝、银)。尽管取决于导热材料166的组分(例如，材料)，但是可以通过例如在开口116B中沉积金属膏来形成导热材料166，诸如CVD、溅射、镀、分配、喷射、印刷、热接合的其他合适的方法也可用于形成导热材料166。在一些实施例中，导热材料166是具有良好的热导率(例如，大于15W/(m-k))和高的热容量(例如，约1J/(g℃)或更大)的介电材料。
在本文的各个实施例讨论中，使用金属膏作为导热材料166，并且因此，导热材料166也可以称为金属膏166，应当理解，在不背离本发明的精神的情况下，可以使用除了金属膏之外的任何合适的导热材料。
在一些实施例中，金属膏166具有比粘合膜118和再分布结构110的介电材料(例如，聚合物)更高的热导率。例如，金属膏可具有在约15W/(m-k)和约30W/(m-k)之间的热导率。相反，粘合膜118(例如，DAF)和再分布结构110的介电材料(例如，聚合物)具有低得多的热导率。例如，用作粘合膜118的DAF的热导率可以是约0.2W/(m-k)。上面公开的热导率范围(例如，约15W/(mk)至约30W/(mk))仅仅是非限制性实例，其他合适的热导率范围(参见下面的讨论)也是可能的并且是完全旨在包括在本发明的范围内。
在一些实施例中，金属膏166不同于焊料膏164，并且包括具有比焊料膏164更高的热导率的铜膏、银膏或其他金属膏。例如，银膏具有在约15W/(m-k)和约95W/(m-k)之间的热导率，并且焊料膏具有在约35W/(m-k)和约65W/(m-k)之间的热导率。在其他实施例中，金属膏166与焊料膏164相同。即，使用焊料膏来填充开口116A和开口116B两者。由于金属膏166(例如，银膏、铜膏或焊料膏)具有比粘合膜118和再分布结构110的介电材料(例如，聚合物)更高的热导率，所以通过用金属膏166替换粘合膜118的部分和替换再分布结构110的介电材料的部分，可大大提高管芯120的散热性，从而提高所形成的半导体封装件的可靠性和性能。
接下来参考图8，将诸如包括存储器件的封装件的半导体封装件160(也称为顶部封装件)附接至图7中所示的半导体封装件1100(也称为底部封装件)以形成图8中的半导体封装件1100，从而形成具有叠层封装(PoP)结构的半导体封装件1100。
如图8所示，半导体封装件160具有衬底161和附接至衬底161的上表面的一个或多个半导体管芯162(例如，存储器管芯)。在一些实施例中，衬底161包括硅、砷化镓、绝缘体上硅(“SOI”)或其他类似的材料。在一些实施例中，衬底161是多层电路板。在一些实施例中，衬底161包括双马来酰亚胺三嗪(BT)树脂、FR-4(由具有阻燃的环氧树脂粘合剂的编织玻璃纤维布构成的复合材料)、陶瓷、玻璃、塑料、胶带、膜或其他辅助材料。衬底161可以包括形成在衬底161中/上的导电部件(例如，导线和通孔，未示出)。如图8所示，衬底161具有形成在衬底161的上表面和下表面上的导电焊盘163，其中，导电焊盘163电连接至衬底161的导电部件。一个或多个半导体管芯162通过例如接合引线167电连接至导电焊盘163。在衬底161上方并且在半导体管芯162周围形成可以包括环氧树脂、有机聚合物、聚合物等的模制材料165。在一些实施例中，如图8所示，模制材料165可以与衬底161共末端。
在一些实施例中，实施回流工艺以将半导体封装件160电连接且机械连接至再分布结构110。在导电焊盘163和导电部件114之间形成导电接头168，其中，可以通过将半导体封装件160的外部连接件与熔化的焊料膏164接合而形成导电接头168。图8示出位于导电接头168的上部168U与导电接头168的下部168L之间的界面168T，其中，上部168U可对应于半导体封装件160的外部连接件的至少部分，并且下部168L可以对应于焊料膏中用于形成导电接头168(例如，图7中的164)的至少部分。为了简单，可以在后续的附图中不示出接口168T。在一些实施例中，导电接头168包括焊料区、导电柱(例如，铜柱，焊料区至少位于该铜柱的端表面上)或任何其他合适的导电接头。
在一些实施例中，回流工艺还固化(例如，硬化)金属膏166，从而使得金属膏166变成固化的金属膏166。如图8所示，固化的金属膏166填充开口116B(参见图6)并且物理接触位于管芯120的背侧上的伪金属层123。在图8中，固化的金属膏166的最下表面，即，物理接触伪金属层123的表面，比再分布结构110的面向管芯120的下表面更靠近管芯120。一些实施例中，在回流工艺之后，固化的金属膏166、伪金属图案112和伪金属层123连接在一起以形成电隔离的导热部件，其中，该导热部件用作半导体封装件1100的散热结构，并且因此也可以称为散热结构。在本发明的其他实施例中，如将在下文中讨论的，可以省略伪金属图案112和/或伪金属层123，在这种情况下，散热结构可以包括固化的金属膏166、固化的金属膏166和伪金属图案112或固化的金属膏166和伪金属层123。
在图8的实例中，固化的金属膏166的上表面与再分布结构110的最顶部介电层(例如，111)的上表面111U齐平。如将在下文中讨论的，固化的金属膏166的上表面也可以高于(例如，离管芯120更远)或低于(例如，更靠近管芯120)上表面111U。
尽管未示出，但是可以在形成导电接头168之后实施切割工艺，以将半导体封装件1100与在同一处理步骤中形成的其他相邻的半导体封装件(未示出)分离，由此形成多个单独的半导体封装件1100。然后可以从胶带159处去除单独的半导体封装件1100。
图9至图11示出根据本发明的各个实施例的半导体封装件的截面图。在图9至图11中，除非另有说明，否则类似的数字指定图1至图8中的类似部分。例如，具有相同数字的组件可以由相同或类似的材料形成，并且可以使用相同或类似的形成方法来形成。为了简单，可以不重复细节。
图9示出与图8的半导体封装件1100类似的半导体封装件1200的截面图，但是在半导体封装件1200中，没有位于管芯120的背侧上的伪金属层123。因此，在没有伪金属层123的情况下相应地实施图1至图8中所示的处理。例如，在形成开口116B期间(参见图6)，由于省略了伪金属层123，所以开口116B形成为暴露管芯120的背侧的部分。如图9所示，固化的金属膏166物理接触管芯120的背侧。在图9的实例中，固化的金属膏166的上表面与再分布结构110的最顶部介电层(例如，111)的上表面111U齐平。如将在下文中讨论的，固化的金属膏166的上表面也可以高于或低于上表面111U。
图10示出与图8的半导体封装件1100类似的半导体封装件1300的截面图，除了再分布结构110不具有伪金属图案112。例如，在再分布结构110的位于管芯120正上方的区域中(参见例如，图6中的区域300)没有形成金属图案(伪或非)。在所示实施例中，去除再分布结构110的位于管芯120正上方的部分以形成贯通孔，并且用金属膏166填充贯通孔。如图10所示，固化的金属膏166物理接触位于管芯120的背侧上的伪金属层123。在图10的实例中，固化的金属膏166的上表面与再分布结构110的最顶部介电层(例如，111)的上表面111U齐平。如将在下文中讨论的，固化的金属膏166的上表面也可以高于或低于上表面111U。
图11示出与图10的半导体封装件1300类似的半导体封装件1400的截面图，但是在半导体封装件1400中，没有位于管芯120的背侧上的伪金属层123。如图11所示，固化的金属膏166物理接触管芯120的背侧。在图11的实例中，固化的金属膏166的上表面与再分布结构110的最顶部介电层(例如，111)的上表面111U齐平。如将在下文中讨论的，固化的金属膏166的上表面也可以高于或低于上表面111U。
所公开的实施例的变型是可能的并且完全旨在包括在本发明的范围内。例如，可以调整了金属膏166的量，从而使得在回流工艺之后，固化的金属膏166的上表面可以齐平于(如图6所示)、高于(例如，离管芯120更远)或低于(例如，更靠近管芯120)再分布结构110的顶部介电层(例如，111)的上表面111U。此外，可以在位于半导体封装件160和再分布结构110之间的间隙中形成底部填充材料。底部填充材料可以是连续的底部填充材料(参见例如，图12A和图12B中的169)或可以包括底部填充材料的离散(例如，物理分离的)部分(参见例如，图16A和图16B中的169)。通过将上面讨论的部件的不同变化(例如，固化的金属膏166的上表面的位置和底部填充材料169的形状)与图8至图11中公开的实施例中的每个结合起来，可以导出额外的实施例。图12A、图12B、图13至图15、图16A、图16B和图17至图23中示出一些但不是全部的额外实施例。
图12A、图12B、图13至图15示出根据本发明的各个实施例的半导体封装件的截面图。在图12A、图12B和图13至图15中，除非另有说明，否则类似的数字指定图1至图8中的类似部分。例如，具有相同数字的组件可以由相同或类似的材料形成，并且可以使用相同或类似的形成方法来形成。为了简单，可以不重复细节。
图12A示出与图11的半导体封装件1400类似的半导体封装件1400A的截面图，但是在半导体封装件1400A中，调整了(例如，增加)金属膏166的量(例如，体积)并且其中，底部填充材料169形成在位于半导体封装件160与再分布结构110之间的间隙中。图12B是沿着线A-A的图12A中的半导体封装件1400A的截面图，并且图12A是沿着线B-B的图12B中的半导体封装件1400A的截面图。
如图12A所示，固化的金属膏166从管芯120的背侧连续地延伸至半导体封装件160的衬底161。换言之，固化的金属膏166物理地接触管芯120和衬底161。图12A还示出位于半导体封装件160和再分布结构110之间的间隙中的底部填充材料169。底部填充材料169的示例性材料包括但不限于环氧树脂、聚合物和其他合适的介电材料。可以使用例如针或喷射分配器将底部填充材料169分配在位于半导体封装件160与再分配结构110之间的间隙中。可以实施固化工艺以固化底部填充材料169。固化的金属膏166可用于控制导电接头168的支座高度。
现在参考图12B，底部填充材料169从一个导电接头168连续地延伸至另一个导电接头168。此外，底部填充材料169沿着固化的金属膏166的侧壁166S连续地延伸。因此，底部填充材料169是连续的介电材料体(volume)。换言之，底部填充材料169由连续的介电材料(例如，环氧树脂、聚合物)组成。在图12A和图12B中示出的导电接头168的数量是说明性的而不是限制性的。其他数量也是可能的并且完全旨在包括在本发明的范围内。
图13至图15分别示出与图12A的半导体封装件1400A类似的半导体封装件1400B、1400C和1400D的截面图，但是在半导体封装件1400B、1400C和1400D中，调整了(例如，减少)金属膏166的量(例如，体积)，从而使得固化的金属膏166的上表面166U低于并且因此不接触半导体封装件160的衬底161。特别地，在图13中，固化的金属膏166的上表面166U位于衬底161与再分布结构110的顶部介电层(例如，111)的上表面111U之间。在图14中，固化的金属膏166的上表面166U与再分布结构110的顶部介电层(例如，111)的上表面111U齐平。在图15中，固化的金属膏166的上表面166U比再分布结构110的顶部介电层(例如，111)的上表面111U更靠近管芯120。如图15所示，底部填充材料169的位于管芯120正上方的部分比底部填充材料169的不位于管芯120正上方的部分(例如，与导电接头168接触的部分)更靠近管芯120。
图16A、图16B、图17至图19示出根据本发明的各个实施例的半导体封装件的截面图。在图16A、图16B和图17至图19中，除非另有说明，否则类似的数字指定图1至图11中的类似部分。例如，具有相同数字的组件可以由相同或类似的材料形成，并且可以使用相同或类似的形成方法来形成。为了简单，可以不重复细节。
图16A示出与图12A的半导体封装件1400A类似的半导体封装件1400E的截面图，但是在半导体封装件1400E中，底部填充材料169包括形成在导电接头168周围的离散(例如，物理分离的)部分。图16B是沿着图16A中的线C-C的半导体封装件1400E的截面图，并且图16A是沿着图16B中的线D-D的半导体封装件1400E的截面图。
如图16A所示，固化的金属膏166从管芯120的背侧连续地延伸至半导体封装件160的衬底161。换言之，固化的金属膏166物理地接触管芯120和衬底161。图16A还示出位于半导体封装件160和再分布结构110之间的间隙中的底部填充材料169。可以在用于将半导体封装件160的外部连接件接合至再分布结构110的导电部件114的回流工艺之前，通过对半导体封装件160的外部连接件施加环氧树脂焊剂来形成底部填充材料169。例如，半导体封装件160的外部连接件可以在回流工艺之前浸入到环氧树脂焊剂中。如图16B所示，在回流工艺之后，固化环氧树脂焊剂并且形成底部填充材料169的彼此物理分离的单独部分。
现在参考图16B，底部填充材料169的每个单独部分围绕相应的导电接头168，并且与底部填充材料169的位于另一导电接头168周围的另一部分物理分离。图16A和图16B中所示的导电接头168的数量和底部填充材料169的单独部分的数量是说明性的而不是限制性的。其他数量也是可能的并且完全旨在包括在本发明的范围内。
图17至图19分别示出与图16A的半导体封装件1400E类似的半导体封装件1400F、1400G和1400H的截面图，但是在半导体封装件1400F、1400G和1400H中，调整了(例如，减少)金属膏166的量(例如，体积)，从而使得固化的金属膏166的上表面166U低于并且因此不接触半导体封装件160的衬底161。特别地，在图17中，固化的金属膏166的上表面166U位于衬底161与再分布结构110的顶部介电层(例如，111)的上表面111U之间。在图18中，固化的金属膏166的上表面166U与再分布结构110的顶部介电层(例如，111)的上表面111U齐平。在图19中，固化的金属膏166的上表面166U比再分布结构110的顶部介电层(例如，111)的上表面111U更靠近管芯120。如图19所示，固化的金属膏166与衬底161之间的距离D1大于衬底161与再分布结构110的顶部介电层(例如，111)的上表面111U之间的距离D2。
图20至图23示出根据本发明的各个实施例的半导体封装件的截面图。在图20至图23中，除非另有说明，否则类似的数字指定图1至图11中的类似部分。例如，具有相同数字的组件可以由相同或类似的材料形成，并且可以使用相同或类似的形成方法来形成。为了简单，可以不重复细节。
图20示出与图8的半导体封装件1100类似的半导体封装件1100A的截面图，但是在半导体封装件1100A中，调整了(例如，增加)金属焊料膏166的量(例如，体积)，并且其中，底部填充材料169形成在位于半导体封装件160与再分布结构110之间的间隙中。
如图20所示，固化的金属膏166从位于管芯120的背侧上的伪金属层123连续地延伸至半导体封装件160的衬底161。换言之，固化的金属膏166物理地接触伪金属层123和衬底161。图20还示出位于半导体封装件160和再分布结构110之间的间隙中的底部填充材料169。底部填充材料169的示例性材料包括，但不限于，环氧树脂、聚合物和其他合适的非导电材料。可以使用例如针或喷射分配器将底部填充材料169分配在位于半导体封装件160与再分布结构110之间的间隙中。可以实施固化工艺以固化底部填充材料169。在一些实施例中，底部填充材料169从一个导电接头168连续地延伸至另一个导电接头168。此外，类似于图12B，底部填充材料169沿着固化的金属膏166的侧壁166S连续地延伸。因此，底部填充材料169是连续的。换言之，底部填充材料169由一种连续的介电材料(例如，环氧树脂、聚合物)组成。
图21至图23分别示出与图20的半导体封装件1100A类似的半导体封装件1100B、1100C和1100D的截面图，但是在半导体封装件1100B、1100C和1100D中，调整了(例如，减少)金属膏166的量(例如，体积)，从而使得固化的金属膏166的上表面166U低于并且因此不接触半导体封装件160的衬底161。特别地，在图21中，固化的金属膏166的上表面166U位于衬底161与再分布结构110的顶部介电层(例如，111)的上表面111U之间。在图22中，固化的金属膏166的上表面166U与再分布结构110的顶部介电层(例如，111)的上表面111U齐平。在图23中，固化的金属膏166的上表面166U比再分布结构110的顶部介电层(例如，111)的上表面111U更靠近管芯120。如图23所示，底部填充材料169的位于管芯120正上方的部分比底部填充材料169的不位于管芯120正上方的部分(例如，与导电接头168接触的部分)更靠近管芯120。
上面示出的各个实施例是用于说明性目的而不是限制。所公开的实施例的额外变化是可能的并且完全旨在包括在本发明的范围内。
各实施例可获得优势。通过用具有较高热导率的金属膏替换具有低热导率的再分布结构110的介电材料的部分和粘合膜118的部分，改善了所形成的半导体封装件的散热效率。散热效率的提高改进了半导体封装件的可靠性和寿命，并且降低了过热引起的故障。由于可以在产生较多热量的较高时钟频率(较高性能)下运行半导体管芯，散热效率的提高还允许较高的性能和/或较高的集成度。此外，较多的晶体管可以集成到半导体封装件的管芯中，由此允许较高的集成度和降低的制造成本，由于散热限制，这在没有本文公开的结构的之前是不可能的。
图24示出根据一些实施例的制造半导体器件的方法3000的流程图。应当理解，图24中所示的实施例方法仅仅是许多可能的实施例方法的实例。本领域中的技术人员应当意识到许多变化、替换和修改。例如，可以添加、去除、替换、重新布置和重复图24中示出的各个步骤。
参考图24，在步骤3010处，将管芯附接至第一再分布结构的第一侧。在步骤3020处，在第一再分布结构的第一侧上形成导电柱。在步骤3030处，在管芯和导电柱之间形成模制材料。在步骤3040处，在管芯、导电柱和模制材料上方形成第二再分布结构。在步骤3050处，在第一再分布结构中形成第一开口，第一开口位于管芯的横向范围内，第一开口延伸穿过第一再分布结构。在步骤3060处，在第一开口中形成金属膏，其中，电隔离该金属膏。
在实施例中，半导体结构包括嵌入在模制材料中的管芯，管芯具有位于在第一侧上的管芯连接件；位于管芯的第一侧处的第一再分布结构，第一再分布结构通过管芯连接件电连接至管芯；位于管芯的与第一侧相对的第二侧处的第二再分布结构；以及位于第二再分布结构中的导热材料，管芯插接在导热材料和第一再分布结构之间，导热材料延伸穿过第二再分布结构，并且电隔离导热材料。在实施例中，导热材料包括其中分散有金属颗粒的粘合剂材料。在实施例中，半导体结构还包括延伸穿过模制材料的金属柱，金属柱将第一再分布结构电连接至第二再分布结构。在实施例中，导热材料物理接触管芯的第二侧。在实施例中，第二再分布结构还包括伪金属图案，其中，伪金属图案接触导热材料。在实施例中，半导体结构还包括位于第二再分布结构和管芯之间的介电膜，介电膜与管芯共末端，其中，导热材料延伸穿过介电膜。在实施例中，半导体结构还包括设置在管芯的第二侧上的伪金属层，其中，电隔离伪金属层。在实施例中，导热材料物理接触伪金属层。在实施例中，第二再分布结构还包括伪金属图案，其中，导热材料设置在单独的各个伪金属图案之间。在实施例中，半导体结构还包括位于第二再分布结构和伪金属层之间的介电膜，介电膜具有与伪金属层相同的宽度，其中，导热材料延伸穿过介电膜。在实施例中，导热材料的远离管芯的表面与第二再分布结构的远离管芯的的表面齐平。在实施例中，导热材料的远离管芯的表面比第二再分布结构的远离管芯的表面更靠近管芯。在实施例中，导热材料的远离管芯的表面比第二再分布结构的远离管芯的表面更远离管芯。
在实施例中，一种半导体结构包括第一再分布结构；第二再分布结构；插接在第一再分布结构和第二再分布结构之间的管芯，其中，管芯的前侧面向第一再分布结构；位于管芯周围且插接在第一再分布结构和第二再分布结构之间的模制材料；至少部分地嵌入在第二再分布结构中的散热结构，其中，散热结构是电隔离的并且从第二再分布结构的第一侧延伸至第二再分布结构的相对的第二侧，并且其中，管芯位于散热结构和第一再分布结构之间；以及电连接至第二再分布结构的半导体封装件。在实施例中，散热结构包括第二再分布结构的伪金属图案；以及至少部分地嵌入在第二再分布结构中的金属膏，金属膏接触伪金属图案。在实施例中，半导体结构还包括位于第二再分布结构和管芯之间的介电膜，其中，介电膜具有与管芯相同的宽度，并且其中，散热结构从介电膜的第一侧延伸至介电膜的相对的第二侧。在实施例中，散热结构的面向管芯的第一表面比第二再分布结构的面向管芯的第一侧更靠近管芯。
在实施例中，一种形成半导体结构的方法包括将管芯附接至第一再分布结构的第一侧；在第一再分布结构的第一侧上形成导电柱；在管芯和导电柱之间形成模制材料；在管芯、导电柱和模制材料上方形成第二再分布结构；在第一再分布结构中形成第一开口，第一开口在管芯的横向范围内，第一开口延伸穿过第一再分布结构；以及在第一开口中形成金属膏，其中，电隔离金属膏。在实施例中，该方法还包括在第一再分布结构中形成第二开口以暴露第一再分布结构的导电部件；将半导体封装件的连接件附接至第一再分布结构的暴露的导电部件；以及实施回流工艺，回流工艺固化金属膏并且将半导体封装件的连接件与第一再分布结构的暴露的导电部件接合。在实施例中，该方法还包括，在附接管芯之前，在管芯的背侧上形成伪金属层，其中，电隔离伪金属层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
管芯，嵌入在模制材料中，所述管芯具有位于第一侧上的管芯连接件；
第一再分布结构，位于所述管芯的第一侧处，所述第一再分布结构通过所述管芯连接件电连接至所述管芯；
第二再分布结构，位于所述管芯的与所述第一侧相对的第二侧处；以及
导热材料，位于所述第二再分布结构中，所述管芯插接在所述导热材料和所述第一再分布结构之间，所述导热材料延伸穿过所述第二再分布结构，并且所述导热材料是电隔离的。
2.根据权利要求1所述的半导体结构，其中，所述导热材料包括其中分散有金属颗粒的粘合剂材料。
3.根据权利要求1所述的半导体结构，还包括：金属柱，延伸穿过所述模制材料，所述金属柱将所述第一再分布结构电连接至所述第二再分布结构。
4.根据权利要求1所述的半导体结构，其中，所述导热材料物理接触所述管芯的第二侧。
5.根据权利要求4所述的半导体结构，其中，所述第二再分布结构还包括伪金属图案，其中，所述伪金属图案接触所述导热材料。
6.根据权利要求5所述的半导体结构，还包括：介电膜，位于所述第二再分布结构和所述管芯之间，所述介电膜与所述管芯共末端，其中，所述导热材料延伸穿过所述介电膜。
7.一种半导体结构，包括：
第一再分布结构；
第二再分布结构；
管芯，插接在所述第一再分布结构和所述第二再分布结构之间，其中，所述管芯的前侧面向所述第一再分布结构；
模制材料，位于所述管芯周围且介于所述第一再分布结构和所述第二再分布结构之间；
散热结构，至少部分地嵌入在所述第二再分布结构中，其中，所述散热结构是电隔离的并且从所述第二再分布结构的第一侧延伸至所述第二再分布结构的相对的第二侧，并且，所述管芯位于所述散热结构和所述第一再分布结构之间；以及
半导体封装件，电连接至所述第二再分布结构。
8.根据权利要求7所述的半导体结构，其中，所述散热结构包括：
所述第二再分布结构的伪金属图案；以及
金属膏，至少部分地嵌入在所述第二再分布结构中，所述金属膏接触所述伪金属图案。
9.一种形成半导体结构的方法，包括：
将管芯附接至第一再分布结构的第一侧；
在所述第一再分布结构的第一侧上形成导电柱；
在所述管芯和所述导电柱之间形成模制材料；
在所述管芯、所述导电柱和所述模制材料上方形成第二再分布结构；
在所述第一再分布结构中形成第一开口，所述第一开口位于所述管芯的横向范围内，所述第一开口延伸穿过所述第一再分布结构；以及
在所述第一开口中形成金属膏，其中，所述金属膏是电隔离的。
10.根据权利要求9所述的方法，还包括：
在所述第一再分布结构中形成第二开口以暴露所述第一再分布结构的导电部件；
将半导体封装件的连接件附接至所述第一再分布结构的暴露的导电部件；以及
实施回流工艺，所述回流工艺固化所述金属膏并且将所述半导体封装件的连接件与所述第一再分布结构的暴露的所述导电部件接合。
CN201810996129.0A 2017-11-15 2018-08-29 集成扇出封装件及其形成方法 Active CN109786340B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762586587P 2017-11-15 2017-11-15
US62/586,587 2017-11-15
US15/940,623 US10566261B2 (en) 2017-11-15 2018-03-29 Integrated fan-out packages with embedded heat dissipation structure
US15/940,623 2018-03-29

Publications (2)

Publication Number Publication Date
CN109786340A true CN109786340A (zh) 2019-05-21
CN109786340B CN109786340B (zh) 2020-09-18

Family

ID=66433526

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810996129.0A Active CN109786340B (zh) 2017-11-15 2018-08-29 集成扇出封装件及其形成方法

Country Status (5)

Country Link
US (4) US10566261B2 (zh)
KR (1) KR102131759B1 (zh)
CN (1) CN109786340B (zh)
DE (1) DE102018108051B4 (zh)
TW (1) TWI683401B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021036027A1 (zh) * 2019-08-30 2021-03-04 颀中科技（苏州）有限公司 芯片重布线结构及其制备方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
US10840227B2 (en) * 2017-11-02 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under-bump-metallization structure and redistribution layer design for integrated fan-out package with integrated passive device
US10566261B2 (en) * 2017-11-15 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages with embedded heat dissipation structure
KR102071457B1 (ko) * 2018-03-13 2020-01-30 삼성전자주식회사 팬-아웃 반도체 패키지
US10510595B2 (en) * 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
US11728238B2 (en) * 2019-07-29 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with heat dissipation films and manufacturing method thereof
CN110707056B (zh) * 2019-09-27 2021-06-15 南京矽力微电子技术有限公司 封装组件及其制造方法、以及降压型变换器的封装组件
KR20210095442A (ko) 2020-01-23 2021-08-02 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20210280507A1 (en) * 2020-03-05 2021-09-09 Qualcomm Incorporated Package comprising dummy interconnects
KR102635846B1 (ko) * 2020-04-03 2024-02-13 주식회사 네패스 반도체 패키지 및 그 제조방법
US11948891B2 (en) 2020-04-03 2024-04-02 Nepes Co., Ltd. Semiconductor package and manufacturing method thereof
US11576262B2 (en) * 2020-04-27 2023-02-07 Apple Inc. Fabric-mounted components
KR20210146608A (ko) * 2020-05-27 2021-12-06 삼성전자주식회사 반도체 패키지
US11527518B2 (en) * 2020-07-27 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation in semiconductor packages and methods of forming same
KR20220047066A (ko) 2020-10-08 2022-04-15 삼성전자주식회사 반도체 패키지 장치
TWI768593B (zh) * 2020-12-15 2022-06-21 華泰電子股份有限公司 半導體封裝件及其製法
US20220199593A1 (en) * 2020-12-22 2022-06-23 Mediatek Inc. Semiconductor device with dummy thermal features on interposer

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014056992A (ja) * 2012-09-13 2014-03-27 Sumitomo Bakelite Co Ltd 電子機器および電子機器の製造方法
US20140252646A1 (en) * 2013-03-06 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure for Package-on-Package Devices
US20150108635A1 (en) * 2013-10-23 2015-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN105742273A (zh) * 2014-11-25 2016-07-06 矽品精密工业股份有限公司 电子封装件及其制法
CN106206530A (zh) * 2014-11-26 2016-12-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US20170301608A1 (en) * 2012-09-20 2017-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer Level Embedded Heat Spreader

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US170341A (en) * 1875-11-23 Improvement in watch-case springs
US14292A (en) * 1856-02-19 Improvement in temples for looms
JPH11186449A (ja) * 1997-12-25 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20090170241A1 (en) * 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
KR20110085481A (ko) * 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
JP5316602B2 (ja) 2010-12-16 2013-10-16 株式会社日本自動車部品総合研究所 熱拡散部材の接合構造、発熱体の冷却構造、及び熱拡散部材の接合方法
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9059109B2 (en) * 2012-01-24 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package assembly and method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9209156B2 (en) * 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
US8889484B2 (en) 2012-10-02 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for a component package
US9245770B2 (en) * 2012-12-20 2016-01-26 Stats Chippac, Ltd. Semiconductor device and method of simultaneous molding and thermalcompression bonding
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
KR101445964B1 (ko) * 2013-03-11 2014-09-29 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US10014292B2 (en) * 2015-03-09 2018-07-03 Monolithic 3D Inc. 3D semiconductor device and structure
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9224709B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an embedded surface mount device and method of forming the same
US9412714B2 (en) * 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
KR101594492B1 (ko) * 2014-06-02 2016-02-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지 구조물 및 그 제작 방법
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9543170B2 (en) 2014-08-22 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9379076B2 (en) * 2014-10-01 2016-06-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9941207B2 (en) 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
US9812337B2 (en) * 2014-12-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
US20160211221A1 (en) * 2015-01-16 2016-07-21 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
US9613931B2 (en) * 2015-04-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) having dummy dies and methods of making the same
US10079192B2 (en) * 2015-05-05 2018-09-18 Mediatek Inc. Semiconductor chip package assembly with improved heat dissipation performance
KR101923659B1 (ko) * 2015-08-31 2019-02-22 삼성전자주식회사 반도체 패키지 구조체, 및 그 제조 방법
US9620482B1 (en) * 2015-10-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR20170067426A (ko) 2015-12-08 2017-06-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 제조 방법 및 이를 이용한 반도체 패키지
KR102487563B1 (ko) * 2015-12-31 2023-01-13 삼성전자주식회사 반도체 패키지 및 그 제조방법
US10204883B2 (en) * 2016-02-02 2019-02-12 Taiwan Semidonductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10163800B2 (en) * 2016-07-08 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy feature in passivation layer
US10332843B2 (en) * 2016-08-19 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10276548B2 (en) * 2016-09-14 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages having dummy connectors and methods of forming same
US10163802B2 (en) * 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
US10170341B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Release film as isolation film in package
US10224301B2 (en) * 2017-07-05 2019-03-05 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10566261B2 (en) * 2017-11-15 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages with embedded heat dissipation structure
US10504858B2 (en) * 2018-04-27 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of fabricating the same
US11309294B2 (en) * 2018-09-05 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
US10658348B2 (en) * 2018-09-27 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having a plurality of first and second conductive strips

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014056992A (ja) * 2012-09-13 2014-03-27 Sumitomo Bakelite Co Ltd 電子機器および電子機器の製造方法
US20170301608A1 (en) * 2012-09-20 2017-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer Level Embedded Heat Spreader
US20140252646A1 (en) * 2013-03-06 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure for Package-on-Package Devices
US20150108635A1 (en) * 2013-10-23 2015-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN105742273A (zh) * 2014-11-25 2016-07-06 矽品精密工业股份有限公司 电子封装件及其制法
CN106206530A (zh) * 2014-11-26 2016-12-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021036027A1 (zh) * 2019-08-30 2021-03-04 颀中科技（苏州）有限公司 芯片重布线结构及其制备方法

Also Published As

Publication number Publication date
US10566261B2 (en) 2020-02-18
KR102131759B1 (ko) 2020-07-09
US20210233829A1 (en) 2021-07-29
KR20190055709A (ko) 2019-05-23
US20190148262A1 (en) 2019-05-16
US20240153842A1 (en) 2024-05-09
CN109786340B (zh) 2020-09-18
DE102018108051A1 (de) 2019-05-16
TWI683401B (zh) 2020-01-21
TW201923998A (zh) 2019-06-16
US20200006191A1 (en) 2020-01-02
US10978370B2 (en) 2021-04-13
DE102018108051B4 (de) 2022-08-18
US11901258B2 (en) 2024-02-13

Similar Documents

Publication Publication Date Title
CN109786340A (zh) 集成扇出封装件及其形成方法
US10720409B2 (en) Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same
TWI608575B (zh) 半導體元件、半導體封裝及其製造方法
KR102148909B1 (ko) 이중 측면의 금속 라우팅을 갖는 반도체 패키지
CN108231601B (zh) 半导体装置及其制造方法
US10157900B2 (en) Semiconductor structure and manufacturing method thereof
CN111613612B (zh) 包括嵌入式表面贴装器件的半导体封装件及其形成方法
TWI575624B (zh) 半導體封裝及其製作方法
CN108122861A (zh) 具有虚设管芯的扇出型封装结构
CN108630676A (zh) 半导体封装件及其形成方法
CN109216323A (zh) 半导体器件以及形成半导体器件的方法
CN109786266A (zh) 半导体封装件及其形成方法
TW201639106A (zh) 具有虛設晶粒之扇出堆疊系統級封裝（ｓｉｐ）及其製造方法
CN105895623B (zh) 用于半导体封装件的衬底设计及其形成方法
CN113410144B (zh) 半导体器件及其形成方法
TW202129868A (zh) 記憶體裝置及其製造方法
TWI806163B (zh) 封裝結構、半導體裝置、及封裝結構的製造方法
CN114975388A (zh) 一种堆叠扇出封装结构及其形成方法
TW202217988A (zh) 半導體裝置及製造方法
CN111710672A (zh) 一种半导体封装件及其制备方法
TW202412117A (zh) 無捕獲墊的模製直接接觸互連結構及其方法
CN117750784A (zh) 一种高密度多芯片的扇出型封装结构及其制造方法
CN116741715A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant