TW202412117A - 無捕獲墊的模製直接接觸互連結構及其方法 - Google Patents

Abstract

一種電子總成可包括一組件，該組件包含設置在該組件之一主動層之上的導電間柱。一第一封裝膠層可設置成圍繞該組件之四個側表面，位於該組件之該主動層之上，且接觸該等導電間柱的側面之至少一部分。一實質上平面表面可設置在該組件之該主動層之上，其中該實質上平面表面包含該等導電間柱之端部及該第一封裝膠層。該第一封裝膠層包含小於500奈米的一粗糙度。第一導電元件可設置在該封裝膠之上且與該等導電間柱耦接。一第二封裝膠層可設置在該等第一導電元件之上。

Description

無捕獲墊的模製直接接觸互連結構及其方法

相關申請案之交互參考

本申請案主張於2022年5月31日提交的名稱為「Molded Direct Contact Interconnect Build-Up Structure Without Capture Pads」的美國臨時申請案第63/347,516號之權益，其整個揭露內容藉由引用併入本文。

本揭露之實施例係關於電氣總成領域，且更具體地係關於無捕獲墊的模製直接接觸互連積層結構或多層結構及其製作方法。

半導體總成、元件、包裝件、基板及中介層在現代電子產品中被常見地找到。半導體元件之生產涉及組件之多步驟積層。習知互連結構使介電質層及導電層交替。在介電質中產生開口或通孔以允許自一個層到另一層的連接。在導電層上，通孔需要捕獲墊以校正製造中的不一致。由於佈線密度的限制，使用此等習知捕獲墊會影響構建緊湊或高密度結構的能力。另外，用於打開通孔的製程限制導電層之間連接的尺寸及形狀。

存在改良半導體總成，包括用於半導體製造的應用的機會。因此，在本揭露之一態樣，一種電子總成可包含一組件，該組件包含位於該組件之一主動層之上的導電間柱。一第一封裝膠層可設置成圍繞該組件之四個側表面，位於該組件之該主動層之上，且接觸該等導電間柱的側面之至少一部分。一實質上平面表面可設置在該組件之該主動層之上，其中該實質上平面表面包含該等導電間柱之端部及該第一封裝膠層。一第一導電層及第一導電短柱可設置在該第一封裝膠層之上，且經組配來與該組件之該等導電間柱電耦接。一第二封裝膠層可設置在該第一導電層之上且環繞該等第一導電短柱之至少一部分。該等第一導電短柱之端部可相對於該第二封裝膠層曝露。一第二導電層及第二導電短柱可設置在該第二封裝膠層之上，且經組配來與該第一導電層及該等第一導電短柱電耦接。一第三封裝膠層可設置在該第二導電層之上且環繞該等第二導電短柱之至少一部分。該等第二導電短柱之端部可相對於該第三封裝膠層曝露。一導電觸點可設置成位於該第三封裝膠層之上或內，且經組配來透過該第一導電短柱及該等第二導電短柱中之一或多者電耦接到該組件。該第一封裝膠層、該第二封裝膠層及該第三封裝膠層包含在一特性測量距離上小於500奈米(nm)的一表面粗糙度。該第一導電層及該第二導電層可包含下部表面，該等下部表面包含在一特性測量距離上小於500 nm的對應表面粗糙度。該等第一導電短柱可由一單一材料層形成，且該等第一導電短柱的側壁之至少一部分直接接觸第二封裝膠。

在一些實施例中，該電子總成進一步包含：該第一導電層或該第二導電層之至少一部分，該第一導電層或該第二導電層之該至少一部分使用單元特定圖案化形成，使得該第一導電層之至少一部分包含小於該第一導電層的一平均未對準的一未對準；且該第二導電層之至少一部分包含小於該第二導電層的一平均未對準的一未對準。可形成該第二封裝膠層及該第三封裝膠層而在其中未設置有組件。該導電觸點包含以下中之一或多者以與該電子總成外側的結構耦接：一輸入電觸點、一輸出電觸點、一IO觸點、一電源觸點、一接地觸點、一時鐘觸點、電觸點、一凸塊、一焊料球、一焊料凸塊、一BGA、一LGA、接觸墊、銅柱及具有焊料的銅柱。該第一封裝膠層、該第二封裝膠層及該第三封裝膠層可各自包含一具有填料的有機材料、一具有填料的模製化合物、一具有填料的複合材料、一具有填料的環氧樹脂或一具有填料的環氧壓克力。在該第一封裝膠層、第二封裝膠層及第三封裝膠層之一邊界處的填料顆粒可包含來自研磨、拋光或化學機械拋光(CMP)的非球形形狀。該等導電短柱可形成為具有在一第一方向上小於或等於(或大約) 12 μm的一橫截面距離及處於在該第一方向上小於或等於(或大約) 25 μm的一節距。該第一導電層可包含所具有的一線及空間寬度小於或等於(或大約)5 μm的一再分佈層(redistribution layer；RDL)。

在某些態樣，本揭露係關於半導體總成，其包含：一組件，該組件包含設置在該組件之一主動層之上的導電間柱。一第一封裝膠層可設置成圍繞該組件之四個側表面，位於該組件之該主動層之上，且接觸該等導電間柱的側面之至少一部分。一實質上平面表面可設置在該組件之該主動層之上。該實質上平面表面可包含該等導電間柱之端部及該第一封裝膠層之一平面表面，其中該第一封裝膠層之該平面表面包含在一特性測量距離上小於500 nm的一粗糙度。第一導電元件可設置在該第一封裝膠層之上且經組配來與該組件之該等導電間柱電耦接。一第二封裝膠層可設置成位於該等第一導電元件及該第一封裝膠層之至少一部分之上且環繞該至少一部分，其中該等第一導電元件之至少一部分相對於該第二封裝膠層曝露。一導電觸點可設置在該第二封裝膠層之上或內以用於IO互連，且經組配來透過該等第一導電元件電耦接到該組件。

在一些實施例中，該電子總成可進一步包含：該等導電元件，該等導電元件包含導電短柱及一第一導電層，其中該第一導電層包含一再分佈層(redistribution layer；RDL)、跡線或接觸墊中之一或多者。交替的附加導電元件層及交替的封裝膠層可形成二至十二個導電元件層。該等第一導電元件之至少一部分可使用單元特定圖案化形成，使得該第一導電層之至少一部分包含小於該第一導電層之一平均未對準的一未對準。可形成該第二封裝膠層而在其中未設置有組件。該第一封裝膠層及該第二封裝膠層可各自包含一具有填料的有機材料、一具有填料的模製化合物、一具有填料的複合材料、一具有填料的環氧樹脂或一具有填料的環氧壓克力。在該第一封裝膠層及該第二封裝膠層之一邊界處的填料顆粒可包含來自研磨、拋光或CMP的非球形形狀。該導電觸點可包含以下中之一或多者以與該電子總成外側的結構耦接：一輸入電觸點、一輸出電觸點、一IO觸點、一電源觸點、一接地觸點、一時鐘觸點、電觸點、一凸塊、一焊料球、一焊料凸塊、一BGA、一LGA、接觸墊、銅柱及具有焊料的銅柱。該等第一導電元件可包含導電短柱，其中該等導電短柱由一單一材料層形成且該等第一導電短柱之側壁直接接觸第二封裝膠。該等第一導電元件可包含導電短柱，其中該等導電短柱形成為具有在一第一方向上小於或等於35 μm或12 μm的一橫截面距離及處於在該第一方向上小於或等於45 μm或25 μm的一節距。該等第一導電元件可包含一第一導電層，其中該第一導電層包含所具有的一線及空間寬度小於或等於10 μm或5 μm的一RDL。該等第一導電元件可包含一第一導電層，其中該第一導電層包含在一特性測量距離上在5至500 nm的一範圍內的一對應表面粗糙度。

在某些態樣，本揭露係關於半導體總成，其包含：一組件，該組件包含設置在該組件之一第一表面之上的導電間柱。一第一封裝膠層可設置成圍繞該組件之四個側表面，位於該組件之該第一表面之上，且接觸該等導電間柱的側面之至少一部分。一實質上平面表面可設置在該組件之該第一表面之上。該實質上平面表面可包含該等導電間柱之端部及該第一封裝膠層之一平面表面，其中該第一封裝膠層之該平面表面包含在一特性測量距離上小於500奈米(nm)的一粗糙度。該等第一導電元件可設置在該第一封裝膠層之上且經組配來與該組件之該等導電間柱電耦接。

在一些實施例中，電子總成可進一步包含：該等導電間柱之該等端部，該等端部在第一封裝膠之平面表面下方凹陷10 μm或更小的一距離。該等第一導電元件可包含導電短柱及一第一導電層中之一或多者，其中該第一導電層包含一再分佈層(redistribution layer；RDL)、跡線或接觸墊中之一或多者。該等第一導電元件可形成為具有一第二封裝膠層，該第二封裝膠層形成為設置在該第一導電元件及該第一封裝膠層之上的一單一封裝膠。一或多個附加交替導電元件層及封裝膠層可形成二或更多個導電元件，其中該二或更多個導電元件包含設置在該組件之一第一表面之上的二或更多個導電短柱層，其中層之間導電短柱之間的一連接在不使用捕獲墊的情況下完成。可形成該第二封裝膠層而在其中未設置有組件。該第二封裝膠層可包含設置在其中的一或多個附加組件。該等導電觸點可包含以下中之一或多者以與該電子總成外側的元件耦接：一輸入電觸點、一輸出電觸點、一IO觸點、電源觸點、接地觸點、時鐘觸點、電觸點、一凸塊、一焊料球、一焊料凸塊、一BGA、一LGA、接觸墊、銅柱及具有焊料的銅柱。該等第一導電短柱可由一單一材料層形成，且該等第一導電短柱的側壁之至少一部分直接接觸第二封裝膠。該等導電短柱可形成為具有小於或等於(或大約) 400-10 μm、或大約400 μm或大約12 μm的一最小寬度及小於或等於(或大約) 500-20 μm的一最小節距。該第一導電元件可進一步包含所具有的一線及空間寬度小於或等於10 μm或5 μm的一跡線。一第一導電層可包含一下部表面，該下部表面包含在一特性測量距離上小於500 nm的一表面粗糙度。

根據說明書、圖式及請求項，前述及其他態樣、特徵、應用及優點對於熟悉此項技術者來說將是顯而易見的。除非特別指出，否則本說明書及請求項中的字詞及片語旨在為適用此項技術者賦予其一般、普通及習慣意義。發明人充分意識到，若需要，發明人可成為其自己的詞典編纂者。作為其自己的詞典編纂者，發明人明確地選擇僅使用說明書及請求項中術語之一般及普通意義，除非他們清楚地另有說明，且然後進一步明確地闡述該術語的「特殊」定義且解釋它與簡單及普通意義有何不同。在沒有應用「特殊」定義的此類清楚意圖陳述的情況，發明人的意圖及期望是將術語的簡單、一般及普通意義應用於對說明書及請求項的解釋。

發明人亦知道英語語法之正規教規。因此，若名詞、術語或片語旨在以某種方式進一步表徵、指定或縮窄範圍，則此類名詞、術語或片語將明確地包括符合英語語之正規教規的附加形容詞、描述性術語或其他修飾語。在不使用此類形容詞、描述性術語或修飾語的情況下，旨在為如上所述熟悉適用技術的技術者賦予此類名詞、術語或片語其一般且普通的英語意義。

此外，發明人充分瞭解專利法之特殊規定的標準及應用。因此，在實施方式或圖式簡單說明或請求項中使用字詞「功能」、「方式」或「步驟」並不旨在以某種方式指示期望引用專利法之特殊規定以定義本發明。相反，若專利法之規定試圖被引用以定義本發明，則請求項將具體地且明確地陳述確切的片語「用於……的方式」或「用於……的步驟」，且亦將敘述字詞「功能」(即，將陳述「用於執行[插入功能]」之功能的方式)，而無需在此類片語中敘述支援該功能的任何結構、材料或行動。因此，即使當請求項敘述「用於執行……之功能的方式」或「用於執行……之功能的步驟」時，若請求項亦敘述支援該方式或步驟或執行所敘述功能的任何結構、材料或行動，則發明人之清楚意圖是不引用專利法。此外，即使引用專利法以定義所主張的態樣，旨在此等態樣不僅限於較佳實施例中描述的特定結構、材料或行動，但此外包括執行如本揭露的替代實施例或形式描述的所主張功能的任何及所有結構、材料或行動，或者是用於執行所主張功能的眾所周知的當前或以後開發的等效結構、材料或行動。

根據說明書、圖式及請求項，前述及其他態樣、特徵及優點對於熟悉此項技術者來說將是顯而易見的。

本揭露係關於諸如用於與半導體總成、結構、元件及包裝件一起使用的模製直接接觸互連積層或多層結構。在一些情況下，模製直接接觸互連積層或多層結構可包含用於半導體總成或封裝件的佈線，該等半導體總成或包裝件包含不同節距，諸如如本文更全面描述的高密度及超高密度。

模製直接接觸互連積層或多層結構(及其製作及使用方法)可包含或提供：(i) 2微米線及空間佈線，(ii)移除積層或多層之間通孔的捕獲墊，(iii)藉由自積層或多層移除聚醯亞胺及其他聚合物，作為代替使用模製化合物而實現的成本節省，(iv)有利於超高密度連接，及(v)有利於跨積層或多層的連續金屬結構。

上述優點中之至少一些至少部分地藉由使用單元特定圖案化(諸如圖案化(定製微影朮))及積層或多層或多層互連結構(諸如前側積層或多層互連結構)可用，該單元特定圖案化亦以商標「自適應圖案化」(稱為「AP」)為人所知。單元特定圖案化：(i)允許對組件及半導體晶片使用高速組件(或晶片)附接，及(ii) AP將確保高密度互連與所模製的直接接觸互連積層或多層結構對準。

本申請案特此藉由引用併入以下之全部揭露：(i)於2013年5月9日提交並作為USP 9,196,509發佈的名稱為「Semiconductor Device and Method of Adaptive Patterning for Panelized Packaging」的美國專利申請案第13/891,006號；及(ii)於2013年5月13日提交並作為USP 8,826,221發佈的名稱為「Adaptive Patterning for Panelized Packaging」的美國專利申請案第13/893,117號。

本揭露包括參考圖在下列描述中的一或多個態樣或實施例，其中相似標號表示相同或類似元件。熟悉此項技術者將瞭解，該描述旨在涵蓋如可包括在如由所附請求項定義的本揭露的精神及範圍及如由以下揭露及圖式所支援的其等同物內的替代形式、修改及等同物。在描述中，闡述了許多特定細節，諸如特定組態、組成及製程等，以便提供對本揭露的透徹理解。在其他情況下，並未特別詳細地描述熟知製程及製造技術以便不會不必要地混淆本揭露。此外，圖中所示出的各種實施例是例示性表示，且未必按比例繪製。

本揭露、其態樣，及實施方案不限於本文揭示的特定包裝類型、材料類型或其他系統組件示例或方法。此項技術已知的與半導體晶圓加工、製造及封裝相一致的許多附加組件、製造及組裝步驟被設想用於與來自本揭露的特定實施方案一起使用。因此，例如，儘管特定實施方案被揭示，但此類實施方案及實施組件可包含如此項技術已知用於此類系統及實施組件的與預期操作一致的任何組件、模型、類型、材料、版本、數量等。

字詞「示範性」、「示例」或其各種形式在本文中用於意謂充當示例、實例或說明。在本文中被描述為「示範性」或作為「示例」之任何態樣或設計不一定被解釋為相比其他態樣或設計是較佳的或有利的。此外，示例僅出於清晰及理解的目的被提供，切並不意謂以任何方式限製或約束所揭示的主題或本揭露之相關部分。應當瞭解，可能已呈現了不同範疇的無數附加或替代示例，但出於簡潔目的而已被省略。

第1A圖示出了基板8之平面圖或頂視圖，該基板可包含具有用於基礎材料或結構支撐的基礎基板材料12的半導體晶圓或原生晶圓10，諸如但不限於矽、二氧化矽、鍺、砷化鎵、磷化銦，氮化鎵、氮化矽或碳化矽。複數個組件或組件14可形成在晶圓10上且被非主動、組件間晶圓區域或鋸道16分開，如上所述。鋸道16可提供切割區域以將半導體晶圓10單一化成單個組件或半導體組件14。在其他情況下，積體被動元件(integrated passive device；IPD)、被動或主動橋接晶片或成為嵌入式元件的其他合適元件可形成在由玻璃、陶瓷或其他合適材料形成的基板8上，以用於為後續處理提供結構支撐。

各組件14可包含一或多個主動元件、被動元件或主動元件及被動元件二者。在一些情況下，組件14可在沒有主動元件及被動元件的情況下形成，且可用於諸如藉由包含用於豎直互連的TSV進行傳輸或佈線。例如，組件14可形成為僅具有電氣佈線且具有半導體晶片的與接線、佈線或RDL電連接或耦接的銅柱的橋接晶片。組件14亦僅可以是無電氣功能的虛擬基板，而不是充當結構元件且可包括亦可不包括銅柱。

組件14包含半導體晶片及半導體晶粒，其包含背側或背表面18及與背側18相反的主動層或第一表面20。在一些情況下，組件14之二個面將是主動的。在任何情況下，主動層含有一或多個類比或數位電路，該一或多個類比或數位電路實施為形成在晶片內或上且根據半導體晶片之電氣設計及功能電互連的主動元件、導電層及介電質層。在一些情況下，被動元件亦可積體為半導體晶片或半導體晶粒之一部分。組件14可包含電路，該等電路可包括形成在主動層內以實施類比電路或數位電路，諸如DSP、ASIC、記憶體或其他訊號處理電路的一或多個電晶體、二極體及其他電路元件。數位電路可包括RF電路、LED、LCOS、CIS、電晶體、光電、MEMS等。組件14亦可含有用於RF訊號處理、數位電源線控製或其他功能的IPD，諸如電感器、電容器及電阻器。組件14可形成在原生晶圓上。在一些情況下，晶圓級製程可用於在載體上同時產生許多包裝件。在其他情況下，包裝件可形成為重構晶圓之一部分且可包含模製在一起的多個組件或晶片。

第1B圖示出半導體晶圓10的一部分之橫截面圖。各組件14被示出為包含背側或背表面18及與背側相反的主動層20。然而，如上所述，在一些情況下，組件14可不包含主動層20。

導電層或接觸墊22使用PVD、CVD、電解電鍍、無電電鍍製程或其他合適的金屬沉積製程形成在主動層20之上。導電層22可以是一或多個鋁(Al)層、銅(Cu)層、錫(Sn)層、鎳(Ni)層、金(Au)層、鈀(Pd)層、銀(Ag)層、鈷(Co)層、鉑(Pt)層或其他合適的導電材料層。導電層22操作為電耦接或連接到主動層20上的電路的接觸墊或黏接墊。導電層22可形成為在與組件14之邊緣24相距第一距離處並排設置的接觸墊，如第1B圖所示。替代地，導電層22可形成為接觸墊，該等接觸墊以多個列偏移，使得第一列的接觸墊設置在與組件14之邊緣24的第一距離處，且第二列的接觸墊與第一列交替地設置在與組件14之邊緣24的第二距離處。在其他情況下，組件14可包含具有多於二列黏接墊的數位晶片、類比晶片或RF晶片(或其他晶片)，且亦可包含在晶片之整個表面之上的並不沿循完整網格圖案的黏接墊22。其他組件14可在晶片之整個表面之上具有呈陣列形式的黏接墊。

第1B圖亦例示半導體基板10及組件14可利用研磨機29經歷視情況選用之研磨操作，以減小半導體基板10及組件14之厚度。

第1B圖進一步示出可共形地施加在主動層20及導電層22之上的一或多個視情況選用之絕緣、鈍化或介電質層26。絕緣層26可包括使用PVD、CVD、網版印刷、旋塗、噴塗、燒結、熱氧化或其他合適的製程施加的一或多個層。絕緣層26可含有但不限於一或多個二氧化矽(SiO ₂)層、氮化矽(Si ₃N ₄)層、氮氧化矽(SiON)層、五氧化二鉭(Ta ₂O ₅)層、氧化鋁(Al ₂O ₃)層、聚合物層、聚醯亞胺層、苯環丁烯(BCB)層、聚苯并噁唑(PBO)層或具有合適絕緣及結構性質的其他材料層。替代地，組件14被包裝而無需使用絕緣層26。在另一實施例中，絕緣層26包括形成在主動層20之上而無需設置在導電層22之上的鈍化層。當絕緣層26存在並形成在導電層22之上時，開口透過絕緣層26完全形成以曝露導電層22之至少一部分以用於隨後的機械及電氣互連。替代地，當絕緣層26被省略時，導電層22被曝露以用於隨後的電氣互連而不形成開口。

第1B圖示出導電間柱125可形成為凸塊、厚墊、立柱、柱、支柱或導電間柱，且設置在接觸墊22之上且耦接或連接到該等接觸墊。導電間柱125可使用圖案化及金屬沉積製程諸如印刷、PVD、CVD、濺射、電解電鍍、無電電鍍、蒸發或其他合適的金屬沉積製程直接形成在接觸墊22上。替代地，導電間柱125可形成在墊22之上的非豎直位置中且由RDL連接。導電間柱125可以是一或多個Al層、Ti層、TiW層、Ta層、Cu層、Sn層、Ni層、Au層、Ag層、鈀(Pd)層或其他合適的導電材料層，且可包括一或多個UBM層。在一個實施例中，光阻劑層可沉積在組件14及接觸墊22之上。光阻劑層之一部分可藉由顯影或其他合適的製程曝光及移除。導電間柱125然後可使用電鍍製程形成為間柱凸塊、凸塊、柱或其他結構，如先前在光阻劑之移除部分中及在接觸墊22之上所描述的。在一些實施例中，銅可在電鍍製程中使用。可移除光阻劑層及其他合適層(諸如晶種層)，從而留下導電間柱125，該等導電間柱提供隨後的機械及電氣互連且相對於主動層20及絕緣層26(若存在)提供夾層。在一些情況下，導電間柱125包括在1-100微米(μm)、2-50 μm或大約25 μm範圍內的高度。

在一些情況下，導電間柱125將形成為導電短柱。導電短柱140是可具有大致豎直側面且寬於高度的導電互連結構。導電短柱可不同於柱或支柱，其中的各者可具有大於其寬度的高度。導電短柱可包含圓柱形狀且可進一步形成有圓形、橢圓形、八角形或者任何多邊形或其他形狀及尺寸的橫截面區域。導電短柱140可用於電氣互連、訊號傳輸、電源、接地，或用作並未電耦接到主動電路，但作為代替熱耦接到主動元件之熱源以消散到另一個結構諸如到組件14之表面上的晶粒墊的熱量的虛擬導熱短柱。導電短柱140之大致豎直側面不同於焊料球或具有大致圓形側面的壓縮或向外變形的焊料球存在的側面形狀。導電短柱140之大致豎直本質來自於形成在先前已顯影或蝕刻的結構中，諸如在光阻劑層中的開口內，該結構亦將是大致豎直的。導電短柱140之側面可包含由蝕刻製程、光阻劑材料或使用的其他材料及製程導致的形狀缺陷或不規則性。例如，顯影或蝕刻通常不會完全或均勻地移除開口內的光阻劑，且因此形成用於沉積導電短柱140的不完全的大致豎直開口。如本文所用的術語「大致豎直」包括大約或實質上豎直的一或多個完全豎直且不完全豎直側面。導電短柱140不是線黏接且不是焊料。

第1C圖進一步示出視情況選用之背側材料30可附接到組件14之背表面18諸如以用於隨後安裝在載體上。視情況選用之材料30可包含導熱背側材料、熱介面材料(thermal interface material；TIM)、黏著劑、晶粒(晶片或組件)附接膜(die attach film；DAF)中之一或多者。在其他情況下，背側材料30可在附接到暫時載體120或設置在其之上之前被添加，如第2B圖所示。在又其他情況下，可在封裝或模製組件14之後，及在移除暫時載體120之後，如第2T圖及第2U圖所示，或在任何其他合適的時間添加背側材料30。

背側材料30可以是設置在組件14的背側之一部分或全部及包裝封裝膠130的背側之一部分或全部之上的導熱背側材料30，例如如第2B圖及第2T圖所示。在一些情況下，背側材料30包含金屬，諸如銅或鋁，或任何其他一或多個金屬層。導電背側材料30可包含在1,000至10,000埃(對於薄應用)或1-200 μm (對於更厚應用)的範圍內的厚度。導熱背側材料30亦可包含類鑽碳(diamond-like carbon；DLC)、石墨、碳奈米管(carbon nanotube；CNT)或其他碳材料。可焊金屬系統(solderable metal system；SMS)、有機可焊性防腐劑(organic solderability preservative；OSP)或抗氧化金屬或金屬合金中之一或多者可設置在導電墊、旗標及背側材料之上以抵抗導電墊之至少一部分之上的氧化。替代地，不易氧化的金屬(諸如Ni、Ti、W、Cr、Ag、Au或Pd)或具有薄自限氧化物厚度的金屬(諸如Al)可沉積在導熱背側材料30之上。不易氧化的SMS或金屬可藉由電鍍、無電電鍍、浸鍍、物理氣相沉積(physical vapor deposition；PVD)或化學氣相沉積(chemical vapor deposition；CVD)熱浸或導電材料在導電墊之上的其他沉積方法形成。

在一些實施例中，諸如金屬通孔或矽化物區的電氣觸點曝露在組件14之背側18上。在其他實施例中，組件之背側18對存在的導電材料不敏感。在此等二種情況下，可使用將導電金屬直接沉積在背側18及存在的任何觸點上的金屬化製程。沉積通常自障壁層開始，黏著層(或可使用既用作障壁又用於黏著的單層)將黏著到背側18及封裝膠二者且亦可用作障壁以離子遷移到組件基板中。典型的障壁及黏附金屬是藉由PVD製程沉積的Ti、TiN、Ta、TaN、W、Cr、V或其合金。相同PVD製程可沉積導電材料(諸如Cu)之薄晶種層。在障壁層及黏著層沉積(及晶種層沉積，若有的話)之後，可沉積相對厚的導熱材料30層-諸如藉由電鍍、無電電鍍、PVD、CVD或其他合適的製程。

在一些實施例中，期望使背側18與導熱背側材料30電隔離，其中可在沉積導熱背側材料30之前形成或設置絕緣層。絕緣層可以是聚醯亞胺或其他類型的聚合物(其可旋塗或以其他方式沉積)。絕緣材料可以是與聚合物相比更薄且亦具有更高熱導率的無機介電質-諸如在CVD型製程中沉積的氧化矽、氮化矽、氮氧化物、SiOC材料等。可使用CVD製程之多種變體，諸如電漿增強、超高真空、電感耦接電漿或所有有助於達成與封裝膠130相容的低沉積溫度的其他。絕緣體之另一種選項是旋塗玻璃(spin-on glass；SOG)或真空沉積聚合物。一旦此種絕緣體沉積，導熱背側材料30之形成就可以與先前描述的類似方式進行。

如前所述，導熱背側材料30可包含類鑽碳(diamond-like carbon；DLC)、石墨、碳奈米管(carbon nanotube；CNT)或其他碳-材料。替代地，導熱背側材料30可包含金屬。碳基材料可藉由CVD製程、溶膠-凝膠製程或其他沉積製程沉積。可藉由電鍍、無電電鍍、浸鍍、PVD或其他方法來沉積金屬材料。

第1C圖亦例示可使用鋸條或激光切割工具或劃線及斷裂製程透過鋸道16利用鋸或晶圓切割工具32將晶圓10單一化成單個組件14。在一些情況下，組件14所具有的厚度(在頁面的豎直方向上，自下到上顯示)將對於薄研磨晶圓介於大約25 μm至大約150 μm，或對於厚研磨晶圓大約100 μm至大約800 μm。

第2Aa圖例示其中組件14 (來自第1C圖)面朝上設置在暫時載體120之上的橫截面側視圖，組件14在組件14之表面(諸如主動層20)之上包含導電間柱125。組件14可諸如以並排配置的形式彼此相鄰放置，且隨後耦接在一起。多個組件14亦可在暫時載體120之上同時被一起處理，諸如關於第2Ab圖所示及所描述。熟悉此項技術者(person of ordinary skill in the art；POSA)將理解，組件14之僅一部分的特寫視圖被示出為表示可在重構晶圓或面板層級處發生的小部分。

在一些情況下，基板或暫時載體120可以是可再用載體、犧牲載體或任何合適的載體，其可以是金屬載體、矽載體、玻璃載體或由其他合適材料製成的載體，該基板或暫時載體可進一步包含釋放層。暫時載體120可用於模製或封裝製程，且然後在封裝膠諸如模製化合物、環氧樹脂模製化合物(epoxy mold compound；EMC)、填充環氧樹脂膜(諸如味之素積層膜® (Ajinomoto Build-Up Film®；ABF)))或其他介電質(諸如聚醯亞胺)已被放置、固化或二者，使得封裝膠提供結構支撐，且不再需要暫時載體以供處理之後被移除。組件14可諸如以並排配置的形式彼此相鄰放置，使得多個組件14可形成在重構晶圓或面板層級處且在被單一化成單個半導體總成之前透過各種加工步驟進行處理。因此，多個組件14亦可同時在暫時載體之上一起處理，這將被POSA理解，即使在示出組件14之僅一部分的特寫視圖時也是如此。

第2Ab圖例示暫時載體120之平面圖或頂視圖，該暫時載體可包含晶圓之形狀因數或覆蓋面(圓形覆蓋面)、面板(正方形或矩形)或具有任何合適的形狀(諸如具有平整邊緣的大致圓形)，且可包含200-700mm，諸如330mm或任何其他合適尺寸的直徑或寬度。可使用拾放操作或以任何其他合適的方式將組件14設置在暫時載體120之上。封裝膠130可沉積成圍繞組件14，包括在組件14的至少5個側面之上，諸如圍繞4個側面及在主動層或第一表面20之上或在背側18之上(如第2C圖所例示)。封裝膠130可使用膏印刷、壓縮模製、轉送模製、液體封裝膠模製、輥層壓(諸如用於放置ABF之層壓板)、真空層壓、旋塗或其他合適的施加方法圍繞複數個組件14沉積。封裝膠130可以是聚合物複合材料，諸如通常稱為模製化合物或EMC的具有填料的環氧樹脂、具有填料的環氧丙烯酸酯或具有適當填料的其他聚合物。組件14可一起嵌入封裝膠130中，該封裝膠可非導電且在環境上保護組件14免受外部因素及污染物的影響。

組件14之取向可面朝上，並且主動層20取向成遠離組件14安裝到的載體120，或者替代地可面朝下安裝，並且主動層20取向成朝向組件14安裝到的載體120。因此，黏著劑30可包括在組件14之背表面18之上或自該背表面省略，這取決於用於封裝組件14及形成包含完全模製在封裝膠42內的組件14的面板或重構面板134的製程。

面板134可視情況經歷固化製程以固化封裝膠42。封裝膠42之表面可與黏著劑30實質上共面。替代地，封裝膠42可與背側18實質上共面，封裝膠藉由移除載體及介面層來曝露。重構面板134可包括任何形狀(包括圓形、矩形或正方形)及尺寸的覆蓋面或形狀因數，諸如在200-700毫米(mm)範圍內的形狀因數，包括半導體晶圓的覆蓋面或形狀因數，包括包含300 mm直徑的圓形覆蓋面。亦可形成任何其他期望尺寸。

第2B圖例示第2A圖的中心之放大或特寫視圖，從而例示面朝上位於介面或帶122之上的組件14。導電間柱125 (其例如可由銅形成)可形成在主動層20之上且在組件14上對準。導電間柱125可根據所要功能或設計改變其取向及配置，諸如繞組件14之周邊設置，跨組件14以多個列形成，或者藉由跨組件14以陣列設置。

帶122駐留在暫時載體上，使得導電間柱125位於組件14的與暫時載體120相反的面上。第2B圖亦例示導熱背側材料30亦可設置在組件14之背側18之上。在一些情況下(例如，如第1C圖及第2B圖所例示)，背側材料30可在組件14安裝到暫時載體120或設置在該暫時載體之上之前沉積，形成背側18或與該背側耦接。然而，為了簡單及易於說明，背側材料自後續圖省略。在其他情況下，導熱背側材料30可稍後在製造中被添加，諸如在移除暫時載體120之後，如例如第2T圖及第2U圖所例示。

自第2B圖繼續，第2C圖以橫截面側視圖例示為將封裝膠130圍繞面朝上位於駐留在暫時載體120 (類似於關於第2Ab圖所述的)上的介面層或帶122之上的組件14設置。封裝膠130進一步設置在組件14之四個側表面之上(包括例如在組件14之主動層之上)，且接觸導電間柱125的側面之至少一部分。如本文所用，「在……之上」可意謂直接接觸，或利用其他中間層，諸如設置在結構與封裝膠130之間的聚合物或聚醯亞胺層接觸。形成在組件14之主動層之上的導電間柱125可在與圍繞組件14設置的封裝膠相同的單一步驟處與單一封裝膠或模製化合物接觸，由其環繞，利用其封裝或模製。封裝膠130可使用漿料印刷、壓縮模製、轉送模製、液體封裝、輥層壓、真空層壓、旋塗、狹縫或狹縫晶片塗覆或其他合適的施加方法圍繞複數個組件14沉積。封裝材料130包含有機材料、模製化合物或複合材料(諸如具有填料的環氧樹脂或具有填料的環氧丙烯酸酯)，且是適合於平面化或研磨的材料。

第2D圖例示對半導體晶粒14之主動層之上的封裝膠130進行平面化、研磨、拋光或CMP中之一或多者，以產生包含導電間柱125之曝露端部126及封裝膠130之曝露表面131的平面表面132。利用研磨機29的平面化或研磨步驟提供具有導電間柱125之曝露端部126或其他互連件的實質上平整表面132。如本文所用，「平整度」被定義為晶圓厚度相對於參考平面的變化。封裝膠之平面化或研磨產生平整度，其包含在特性測量距離上測量的小於500 nm、小於350 nm、小於250 nm、小於200 nm或小於100 nm的峰到谷的總粗糙度高度。特性測量距離由ISO 4288標準定義，該標準的全部內容藉由引用併入本文。特性測量距離亦可以是足夠大以表徵粗糙度，諸如達到普遍接受的確定性位凖的距離，且在一些情況下可以是粗糙度距離的三倍的距離。雖然習知封裝膠研磨可在具有更小平整度的情況下完成，但更高準確度及精度可藉由使用積體感測器(諸如激光、聲學或其他非接觸式方法)控制研磨來獲得，從而產生更好的平整度。在一些情況下，導電間柱125設置在組件14之主動層20之上，且可形成為具有小於或等於大約50 μm、或小於或等於大約250 μm的高度，且然後被向下研磨到小於其原始高度的高度，諸如在特定實施例中，可形成為具有小於或等於約10 μm、或小於或等於約5 μm的高度，且然後被向下研磨到小於或等於大約4 μm、2 μm或1 μm的高度。如本文所用，「大約」或「實質上」意謂百分比差異小於或等於50%差異、40%差異、30%差異、20%差異、10%差異或5%差異。

第2E圖例示具有導電間柱125之曝露端部126的一個模製組件14之頂視圖或平面圖。實質上平面表面132可設置在組件14之第一表面20之上。實質上平面表面132可包含導電間柱125之端部126及第一封裝膠層130之平面表面131。如上所述，第一封裝膠之平面表面包含在特性測量距離上小於500 nm的粗糙度。導電間柱125之曝露端部126可與封裝膠130之平面表面131共面、實質上平面或平整，諸如在利用研磨機29研磨之後。在一些情況下，導電間柱125之導電材料的一部分或來自該導電材料的駐留物可與第一封裝膠層130混合、沉積在該第一封裝膠層上或跨該第一封裝膠層散佈。在此種情況下，可執行蝕刻製程以移除駐留物。蝕刻製程亦可使導電間柱125之曝露端部126凹陷以產生新的更低曝露端部126，該等新的更低曝露端部凹陷在第一封裝膠層130之平面表面131下方10 μm或更小、5 μm或更小、2 μm或更小或1 μm或更小的距離。因此，實質上平面表面132可包含封裝膠130的自導電互連件125的所凹陷的曝露端部126偏移的平面表面131。在一些實施例中，研磨及蝕刻製程可結合在所謂的化學機械拋光或CMP製程中。

自第2E圖繼續，第2F圖例示來自第2E圖的該等組件中之一個之頂視圖或平面圖，其中第一導電層135形成在平面表面132之上，在封裝膠之曝露表面131之上，且連接到導電間柱125之曝露端部126。第一導電層135之一部分可設置在組件14之主動層20之上，且第一導電層135之其他部分(包括諸如跡線的特徵)可延伸超過組件14之邊緣24。

自第2F圖繼續，第2G圖呈現互連積層或多層結構186的一部分之透視圖，其中第一導電元件146設置或形成在第一封裝膠層130之上且經組配來與組件14的導電間柱125電耦接。第一導電元件146包含第一導電短柱140及第一導電層135中之一或多者。第一導電層135包含RDL、跡線或接觸墊中之一或多者。因此，在一些情況下，第一導電元件146可包含沒有RDL或接觸墊的導電短柱140。在其他情況下，第一導電元件146可包含沒有導電短柱140的第一導電層135 (諸如RDL)。在又其他情況下，第一導電元件146包含第一導電短柱140及第一導電層135 (諸如RDL)二者。第一導電元件146可藉由電鍍或其他合適的製程形成，以便經組配來電耦接到組件14之導電間柱125及主動層20。下面關於第2H圖更詳細地描述第一導電元件146之形成。

自第2D圖繼續，第2H圖例示形成第一導電層135及第一導電短柱140之橫截面側視圖，該第一導電層及第一導電短柱形成或設置在組件14及封裝膠130之上。關於第2A圖至第2D圖中的橫截面圖描述的製程及關於第2E圖至第2F圖的平面圖及透視圖中描述的彼等是類似的或相同的，且各自可應用於包含單一組件14或多個組件14的半導體總成。為了方便及易於說明，透視圖及平面圖是關於單一組件14例示的，但如POSA將瞭解的，亦適用於第2A圖至第2D圖中的橫截面圖，在第2A圖至第2D圖中多個組件14示出為包括在最終電子總成內。

現返回到第2H圖，第一導電層135及第一導電間柱140被示出為形成在封裝膠130之上，諸如在平面表面132上，且經組配來與組件14的導電間柱125電耦接。第一導電層135及第一導電短柱140可使用PVD、CVD、電解電鍍、無電電鍍或其他合適的金屬沉積製程形成。第一導電層135及第一導電短柱140可以是一或多個銅(Cu)層、鋁(Al)層、錫(Sn)層、鎳(Ni)層、金(Au)層、銀(Ag)層、鈦(Ti)層、鉑(Pt)層、鎢(W)層或其他合適的導電材料層。

第2F圖及第2H圖進一步例示第一導電層135可形成為一或多條跡線或RDL，該一或多條跡線或RDL對於小於或等於4 μm的節距包含小於或等於2 μm的跡線及空間，或者在其他情況下對於小於或等於10 μm的節距包含小於或等於5 μm的線及空間。因此，跡線之節距可比導電間柱125(或導電間柱140)之節距小得多。更大節距及更小密度連接亦是可能的。在一些情況下，如例如，對於QFN，可使用500 μm或更小的節距，且跡線可包含100 μm或更小、或50 μm或更小、或40 μm或更小的寬度。第一導電層135或跡線亦可形成為以便直接接觸封裝膠130及導電間柱125而無需捕獲墊。

第一導電短柱140亦可與第一導電層135同時形成(諸如利用單一電鍍製程)或在形成導電層135之後第二時間形成(諸如利用雙重電鍍製程，亦稱為雙板製程)。在單電鍍製程及雙電鍍製程二者中，可形成晶種層。晶種層可以是Ti，之後是Cu、TiW，之後是Cu，或偶合劑，之後是Cu。晶種層可藉由濺射、無電電鍍或藉由沉積層壓銅箔組合無電電鍍沉積。在一些實施例中，晶種層可另外包含潤濕層、障壁層及黏接到封裝膠130、導電層135或二者的黏著劑層中之一或多者。

當執行單電鍍製程時，然後可在晶種層之上形成並圖案化用於導電層135 (或RDL)的第一光阻劑或抗蝕劑層，以便形成隨後可在其中形成導電層135的開口。在形成導電層135之前，可針對第一導電間柱140(或柱)或其他導電圖案形成並圖案化第二光阻劑或抗蝕劑層。第二光阻劑可藉由遮蓋在第一光阻劑層之上形成，使得第二光阻劑並不延伸到或佔用針對導電層135形成的第一光阻劑中的開口。然後可同時將導電層135及第一導電短柱140電鍍到二個不同高度，其中電鍍流體延伸到光阻劑中及第二光阻劑下方的開放空間(封閉隧道)中。上述電鍍可以類似於高深寬比矽通孔(high aspect ratio through silicon via；HAR TSV)的電鍍的方式執行或操作。在導電層135及第一導電短柱140的電鍍之後，可剝除或移除第一光阻劑及第二光阻劑。在移除光阻劑層之後，可諸如藉由蝕刻移除晶種層之曝露部分(例如，未在導電層135及第一導電短柱柱140下方或未被其覆蓋的彼等部分)。

當執行雙電鍍製程時，在形成晶種層之後，形成第一光阻劑或抗蝕劑層。第一光阻劑被形成並圖案化以在第一光阻劑層中產生開口，其中可形成導電層135。導電層135然後可在第一光阻劑層中的開口內諸如藉由電鍍形成。第一光阻劑然後可在放置第二光阻劑之前被移除，或者替代地，可在放置第二光阻劑時保留，然後與第二光阻劑一起或與該第二光阻劑同時移除。在任一情況下，在形成導電層135之後，第二光阻劑或抗蝕劑層可被形成或圖案化以在第二光阻劑層中形成用於導電觸點140的開口。然後可諸如藉由電鍍製程形成第一導電短柱140。在形成導電觸點140之後，可諸如藉由剝除移除第二光阻劑層(及第一光阻劑層，若仍然存在的話)。在移除光阻劑層之後，可諸如藉由蝕刻移除晶種層之曝露部分(例如，未在導電層135及第一導電短柱柱140下方或未被其覆蓋的彼等部分)。附加交替流亦可以達成所要電鍍結構。

第2I圖示出互連積層或多層結構186 (或其一部分)之透視圖，其中第一導電短柱140使用單電鍍製程方法形成在第一導電層135上，如上所述。

第J圖示出互連積層或多層結構186 (或其一部分)之透視圖，其中第一導電短柱140使用雙電鍍製程方法形成在第一導電層135上。

第2Ka圖及第2Kb圖例示導電短柱140的上表面143的形貌的示例之各種視圖，其可由其中將導電短柱140電鍍在第一導電層135或跡線之上的電鍍製程產生。更具體地，第2Ka圖例示橫截面側視圖，而第2Kb圖例示導電短柱140及導電層135之平面圖。如圖所例示，導電短柱140之上表面143可與該導電短柱電鍍在其之上的導電層或跡線135之上表面大致相同。導電短柱140的上部分143之非平面形貌可沿循該導電短柱形成在其之上的非平面輪廓，尤其是當使用物理氣相沉積(physical vapor deposition；PVD)製程時。在其他情況下，導電短柱140的形成或積層可以是自水準的且與該導電短柱形成在其之上的表面相比表現出更小輪廓或表面變型143。在導電短柱140的上表面143之上表面輪廓或形貌比所要的更大的情況下，漸縮形狀143可在隨後的研磨步驟中被平面化。

在單電鍍或雙電鍍方法或製程中，可存在以下步驟或特徵：(i)形成導電晶種層(其中在二種電鍍製程中使用相同晶種)，(ii)形成用於導電層135 (RDL)的光阻劑層150、第一抗蝕劑層150a，及(iii)電鍍導電層，如第2La圖及第2Lb圖所例示。第2La圖例示橫截面側視圖，且第2Lb圖例示平面圖。在第2Lb圖中，封裝膠130示出為黑色，且導電間柱125示出為白色。

第2Ma圖及第2Mb圖例示在本揭露中可用的佈線和互連(第2Mb圖)與先前技術已知的結構(第2Mb圖)之間的差異，其中與第2Mb圖中所示的省略習知接觸墊155的緊湊結構相比，大的習知接觸墊155的存在需要跡線135的更大節距或間距。大的習知接觸墊155用於在接觸墊155與連接元件156之間進行接觸時允許顯著公差。可變形絕緣或鈍化層26，諸如通常並不支援研磨的聚合物或聚醯亞胺，用於構造習知元件以協助使用接觸墊155 (參見第2Ma圖)在元件之間進行連接。利用本揭露之結構，掃描及軟體可用於在圖案化製程中進行調整，這避免需要大的習知接觸墊155。在一些實施例中，設計軟體可調整圖案化特徵(包括跡線135)之x-y位置或旋轉。設計軟體可藉由自離散數量的設計選項進行選擇或動態地生成單元特定圖案來產生單元特定圖案設計。需注意，例如，第2Mb圖示出跡線135之間的與導電間柱125耦接的多條跡線135 (例如，3條跡線)。在另一方面，第2Ma圖示出在跡線135之間佈線的與捕獲墊155耦接的僅一條跡線135，以便在跡線135及捕獲墊155之中提供間隙及間距，這產生更少佈線密度。藉由使用單元特定圖案化，可移除捕獲墊155且更小或更緊密節距可用於跡線135，從而增加佈線密度。

第2Na圖及第2Nb圖例示電鍍導電層135之各種視圖，該導電層耦接到導電間柱125及組件14，同時亦設置在封裝膠130之上。第2Na圖例示橫截面側視圖，且第2Nb圖例示對應的平面圖，其中第2Nb圖中的截面線2Na指示第2Na圖及第2Nb圖之間的關係。

第2Oa圖及第2Ob圖進一步例示在雙電鍍製程的第一電鍍步驟之後移除或剝除抗蝕劑150或第一抗蝕劑150a以自導電層135形成圖案化結構。導電層135被示出為耦接到導電間柱125及組件14，同時亦設置在封裝膠130之上及組件14之主動層20之上。第2Oa圖例示橫截面側視圖，且第2Ob圖例示對應的平面圖，其中第2Ob圖中的截面線2Oa指示第2Oa圖及第2Ob圖之間的關係。

第2Pa圖及第2Pb圖例示作為雙電鍍製程的一部分，形成及圖案化用於第一導電短柱140 (間柱)的第二抗蝕劑或光阻劑層150b。第2Pa圖例示橫截面側視圖，且第2Pb圖例示對應的平面圖，其中第2Pb圖中的截面線2Pa指示第2Pa圖及第2Pb圖之間的關係。

第2Qa圖及第2Qb圖例示電鍍的第一豎直觸點140，其中多個第一豎直觸點140被電鍍並駐留在導電層135之頂部上以用於後續電氣或訊號連接。在其他情況下，第一豎直觸點140可不耦接到跡線135，並且作為代替可耦接到導電層135之其他部分或組件14，諸如以用於熱效能或熱轉送以及以用於冷卻組件14。第2Qa圖例示橫截面側視圖，且第2Qb圖例示對應的平面圖，其中第2Qb圖中的截面線2Qa指示第2Qa圖及第2Qb圖之間的關係。

第2Ra圖及第2Rb圖例示第二抗蝕劑150b可被移除或剝除，且晶種層可被移除或蝕刻。第2Ra圖例示橫截面側視圖，且第2Rb圖例示對應的平面圖，其中第2Rb圖中的截面線2Ra指示第2Ra圖及第2Rb圖之間的關係。導電短柱140可形成為具有在第一方向上小於或等於大約12 μm、或小於或等於大約5 μm的直徑或橫截面寬度及處於在第一方向上小於或等於大約25 μm、或小於或等於大約10 μm的節距。在一些情況下，導電短柱140可以是圓形的且在每個方向上對稱，而在其他情況下，導電短柱140可不是圓形的，可以是橢圓形的且可在少於所有方向上非對稱或對稱(參見例如第2Rb圖中的橢圓形導電短柱140a)。與在僅更小距離d1在每個方向上用於導電短柱140的情形下相比，橢圓形導電短柱140a在第一方向上提供更小節距或第一距離d1且在第二方向上提供更大距離d2，這導致在製造(諸如研磨)期間以及在組裝使用(包括熱循環、跌落測試及其他使用)期間抵抗應力及應變的更大穩定性及穩健性。因此，橢圓形導電短柱140a可在第一方向上包含最小寬度或距離，且在其他方向，諸如不影響或最小地影響所要節距或間距的方向上包含更大寬度或距離。第一導電層135可包含具有2 μm或更小的線及空間寬度的RDL (或沒有重新分佈的其他特徵)。亦可使用更大節距。

第一導電短柱140可取代通孔156及習知捕獲墊155，從而允許更高密度互連節距並提供導電層之堆疊層之間的豎直互連，該等導電層之堆疊層與封裝膠之堆疊層交替地形成為多層互連件186的一部分。第2Sa圖示出透過通孔156及習知捕獲墊155連接的豎直偏移跡線之放大平面圖，其中跡線135a的虛線指示更低跡線135a與跡線135b豎直分開且在更低互連層級上(且在介電質下方)。第2Sb圖示出沒有捕獲墊的新結構，其中豎直偏移跡線135a及135b由小得多的第一導電短柱140耦接，其中跡線135a的虛線指示更低跡線135a與跡線135b豎直分開且在更低互連層級(且在封裝膠130下方)。

第一導電短柱140如在頂視圖或平面圖中所見包含橫截面積，其可以是圓形、正方形、橢圓形、八角形或任何其他多邊形或期望形狀。第一(或任何後續)導電短柱140的橫截面積之直徑或最大寬度(無論橫截面積是否為圓形)可小於或等於8 μm。第一導電短柱140之節距可小於或等於20 μm，這與在先前技術及使用捕獲墊155的情況下可用的相比提供更大佈線密度。若需要，亦可使用更大節距及橫截面積。

第2T圖提供類似於第2B圖至第2D圖及第2H圖之視圖的橫截面剖面圖，其例示包含多個組件14的電子總成或最終包裝件200之一部分。更具體地，第2T圖例示第二封裝膠層175設置在第一導電層135及第一導電短柱140之上。第二封裝膠層175可與第一封裝膠層類似、相同或不同。第2T圖亦例示在模製第二封裝膠層175之後，可移除暫時載體120，且組件14之背側或背表面(或背側材料30，當存在時)可自封裝膠130曝露。

第2U圖例示利用研磨機29研磨第一導電短柱140及第二封裝膠層175以形成第二平面表面176的橫截面側視圖。第2V圖及第2W圖例示在模製及正面研磨製程之後的結構之等角視圖。更具體地，封裝膠層175可與第一封裝膠層130相同或類似，且第二封裝膠層175將支援研磨，第二導電短柱140亦將如此，該等第二導電短柱可經歷平面化製程、研磨製程、拋光製程或CMP製程中之一或多者，以形成第二平面表面176。第二平面表面176包含第二封裝膠175及導電短柱140之曝露端部141二者。第二封裝膠層175之平面化或研磨產生平整度，其包含在特性測量距離上測量的小於500 nm、小於350 nm、小於250 nm、小於200 nm或小於100 nm的峰到谷的總粗糙度高度。第2V圖例示當在一步製程中執行電鍍時的結構。第2W圖例示當在二步中執行電鍍時的結構。

自第2U圖繼續，第2X圖提供例示形成第二導電層或跡線160及第二導電短柱170的另一橫截面側視圖，該第二導電層或跡線及第二導電短柱設置在第二封裝膠層175之上且經組配來與第一導電層135及第一導電短柱140電耦接。POSA將理解第二導電層160及第二導電短柱170可如上文關於第一導電層135及第一導電短柱140所述(且如例如關於第2F圖至第2T圖所示及討論)形成。在一些實施例中，第二導電層160可接觸第一導電短柱140。在某些實施例中，諸如對於包含在其中包括多於一個組件的電子總成，第一導電層135、第二導電層160或二者可自一個組件14連接到另一組件14。

第2Y圖例示第三封裝膠層180設置在第二導電層160及第二導電短柱170之上。接著，可利用研磨機29研磨第二導電間柱170及第三封裝膠層180以形成第三平面表面，這可如上文關於第二封裝膠層175所描述針對第三封裝膠層180進行操作。以類似於上文所述的方式，附加導電層及導電短柱的交替層連同封裝膠層的交替層可形成多至12層導電層及導電短柱，或任何期望數量的層。

自第2Y圖繼續，第2Z圖例示形成附加導電層、導電短柱及封裝膠層的橫截面側視圖，其可例如關於第4A圖提供附加訊號路由、熱傳遞及其他期望功能，如下所述。在形成所要數量的導電層、導電短柱及封裝膠層之後，可添加以下附加層或結構：(i)絕緣或鈍化層184 (類似於或不同於層26)，其可包含一或多個聚醯亞胺層、聚合物層或無機介電質層；及(ii)導電觸點185，其中導電觸點經組配來透過一或多個導電短柱中之一或多個電耦接到一或多個組件14。導電觸點185可包含以下中之一或多者以與電子總成或包裝件之外的元件耦接：IO電氣觸點、電源或接地電氣觸點、時鐘觸點、凸塊、焊料球、焊料凸塊、BGA、銅柱及具有焊料的銅柱、導電聚合物凸塊及鎳凸塊。在其他情況下，可存在被提供以與電子總成或包裝件之外的元件耦接的LGA墊或接觸墊。

第3圖例示電子總成、半導體總成或最終結構187之放縮圖，該電子總成、半導體總成或最終結構包含第2Z圖中特寫所示的模製積層或多層互連結構186。藉由利用如本文所述的封裝膠而不是聚合物(諸如聚醯亞胺)形成模製直接接觸互連積層或多層結構186，可達成顯著的成本節省。組件之習知封裝成本中所具有的大約一半的成本可與大約10種材料相關聯或由其驅動。最昂貴的材料可以是聚醯亞胺，佔總包裝成本的10-20%。諸如取代聚醯亞胺用於模製直接接觸互連積層或多層結構186的封裝膠與聚醯亞胺相比較不昂貴，佔總包裝成本的大約1-2%。因此，具有封裝膠130、175等的模製直接接觸互連積層或多層結構126可便宜大約五倍(5x)到十倍(10x)，或者可以是用於使用封裝膠而不是聚醯亞胺的成本的大約五分之一到十分之一。

第4A圖至第4C圖例示模製積層結構或多層互連結構186的一部段(part)或一部分之等角視圖。第4A圖及第4B圖例示可如何跨多層互連結構186之多個層形成或電鍍各種形狀或特徵，包括(自左到右移動)：(i)如圖的左側所示的盒屏護件181 (用於屏護干擾及不要的RF或EM訊號)，(ii)在具有或不具有佈線或RDL 160的情況下堆疊及互連的導電短柱170，(iii)電感器182，及(iv)在圖的右側上的電源輸送或散熱結構183。

在一些情況下，電子總成可包含多層結構，其可包含帶線佈線層、電源平面對、微帶佈線層、電源及接地平面、波導及其他期望特徵中之一或多者。帶線配置可包括用於攜載訊號(S)的跡線形成在結構之表面層上且與接地(「GND」或「G」)豎直地分開或偏移。訊號線可形成或設置在參考平面(GND或電源(「PWR」))之間且由介電質環繞。亦設想附加組態，包括對稱帶線、不對稱帶線、差分帶線及寬邊帶線。波導可以是共面波導、光學波導(包括聚合物波導及激光寫入聚合物波導)或任何其他合適的波導。上述特徵之不同組態可在電子總成內調整以適應元件要求、期望輸出及所需約束，諸如產量、成本及效能以及其他需要。

自第4A圖繼續，第4B圖例示附加導電層形成在封裝膠及導電材料的平整上表面之上。

類似於第4A圖至第4C圖，第4C圖例示模製積層結構或多層互連結構186的一部段(part)或一部分之等角視圖。第4C圖例示多層互連結構186內的封裝膠層可如何包含設置在其中的一或多個附加組件14，無論是主動元件還是被動元件。

第5圖例示在組件14及TSV組件192的第一側及第二相反側上形成模製直接接觸互連積層或多層結構186，以便形成中介層。電子總成187可包括在組件14的二個側面上或之上(即，在主動層或第一表面20及背側表面18之上)的積層或多層186。電子總成187可包含作為橋接晶片的組件14，或任何其他合適的組件。電子總成187亦可包含穿透模通孔(through mold vias；TMV)或電氣互連件或觸點190，且可形成為層疊式包裝(package-on-package；PoP)總成。電子總成187可進一步包含諸如面對面堆疊、TSV堆疊、倒裝晶片安裝中之一或多者或任何其他合適配置(無論是在封裝膠內還是不具有封裝膠)的堆疊式組件或晶片196。

第6圖例示最終電子總成187內的第一封裝膠層130之放大橫截面側視圖，且進一步示出在封裝膠130已經歷一或多次平面化、研磨、拋光或CMP製程以產生平整表面132之後封裝膠120內的封裝膠及填料130a之細節。各封裝膠層可包含具有填料的有機材料、具有填料的模製化合物、具有填料的複合材料、具有填料的環氧樹脂或具有填料的環氧壓克力。如第6圖中的圓形橫截面所示，填料顆粒130a可包含大致球形形狀。在平整表面132處的第一封裝膠層130之邊界處，填料顆粒130a可包含來自平面化、研磨、拋光或CMP的非球形形狀，且進一步包含與平整表面132同層延伸的平整表面130b，填料之一部分已藉由研磨製程移除。換言之，封裝膠130內的填料130a在封裝膠130之表面131處包含非球形或非圓化顆粒。各後續封裝膠層將包含類似特徵並且填料顆粒130a包含平整表面130b，其中封裝膠層已經歷平面化、研磨、拋光或CMP製程。

雖然本揭露包括許多不同形式的實施例，但所呈現的特定實施例應理解為本揭露將被視為所揭示的結構、元件、方法及系統的原理之範例，且並非旨在將所揭示構思的廣義態樣限制為所例示實施例。另外，熟悉此項技術者應當理解，其他結構、製造元件及示例可與所提供的彼等混合或替換。在上面的描述是關於特定實施例的地方，容易地瞭解可在不脫離其精神的情況下進行多種修改，且此等實施例及實施方案亦可適用於其他技術。因此，所揭示的標的旨在涵蓋落在本揭露的精神及範圍內及熟悉此項技術者的知識範圍內的所有此類變更、修改及變化。因此，將顯而易見，在不脫離本揭示如隨附請求項中闡述的本發明之更廣泛精神及範疇之情況下，可對其進行各種修改及改變。因此，應以說明性意義而非限制性意義來看待說明書及圖式。

2Na、2Pa、2Qa、2Ra、2Oa:截面線 8:基板 10:晶圓、半導體基板 12:基礎基板材料 14:組件、半導體晶粒 16:鋸道 18:背側表面 20:主動層或第一表面 22:導電層、接觸墊、黏接墊 24:邊緣 26:可變形絕緣或鈍化層 29:研磨機 30:背側材料、黏著劑 32:鋸或晶圓切割工具 42、130、175:封裝膠 120:暫時載體 122:介面或帶 125:導電間柱、導電互連件 126:導電間柱之曝露端部、模製直接接觸互連積層或多層結構 130a:填料 131:封裝膠之曝露表面 132:平面表面 132、130b:平整表面 134:面板 135:第一導電層、跡線 135a、135b:跡線 140、170:導電短柱、導電觸點 140a:橢圓形導電短柱 141:導電短柱之曝露端部 143:導電短柱的上表面、漸縮形狀 146:第一導電元件 150:光阻劑層 150a:第一抗蝕劑層 150b:第二抗蝕劑或光阻劑層 150b:第二抗蝕劑 155:習知接觸墊 156:連接元件、通孔 160:第二導電層或跡線 175:第二封裝膠層 176:第二平面表面 180:第三封裝膠層 181:盒屏護件 182:電感器 183:功率輸送或散熱結構 184:絕緣或鈍化層 185:導電觸點 186:互連積層或多層結構 187:最終電子總成 190:電氣互連件或觸點 192:矽通孔(TSV)組件 196:堆疊式組件或晶片 200:包裝件 H ₁:高度 d ₁:第一距離 d ₂:更大距離

第1A圖示出具有基礎基板材料12的原生半導體晶圓的平面圖，該原生半導體晶圓具有由非主動晶片間晶圓區域或鋸道分開的複數個組件或半導體晶片。

第1B圖及第1C圖例示來自第1A圖的半導體晶圓的一部分之橫截面側視圖。

第2Aa圖至第2Z圖例示在形成包含來自第1A圖至第1C圖的組件的模製直接接觸互連積層或多層結構的製程中的各種視圖。

第3圖例示電子總成之實施例，該電子總成包含多個組件及設置在該組件之上的模製直接接觸互連積層或多層結構。

第4A圖至第4C圖例示在形成包含屏護體、電感器及其他結構的模製直接接觸互連積層或多層結構的過程中的各種視圖。

第5圖例示在組件及矽通孔(through silicon via；TSV)組件的相反的第一側及第二側上形成模製直接接觸互連積層或多層結構，以便形成中介層，提供用於層疊式包裝的接觸墊，或提供用於背側安裝附加組件(包含SMT、BGA、QFN或其他包裝類型)的墊。

第6圖例示最終電子總成內的封裝膠之放大橫截面側視圖。

本揭露、其態樣及實施方案不限於本文揭示的特定包裝類型、材料類型或其他系統組件示例或方法。此項技術已知的與半導體晶圓加工、製造及封裝相一致的許多附加組件、製造及組裝步驟被設想用於與來自本揭露的特定實施方案一起使用。因此，例如，儘管特定實施方案被揭示，但此類實施方案及實施組件可包含如此項技術已知用於此類系統及實施組件的與預期操作一致的任何組件、模型、類型、材料、版本、數量等。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

14:組件

30:黏著劑

122:介面或帶

125:導電間柱

130:第一封裝膠

135:第一導電層

140:導電短柱

176:第二平面表面

Claims (22)

1. 一種形成一電子總成之方法，包含以下步驟： 將一組件設置在一暫時載體之上，該組件包含位於該組件之一主動層之上的導電間柱； 將一第一封裝膠層在一單一步驟中設置成圍繞該組件之四個側表面，位於該組件之該主動層之上，接觸該等導電間柱的側面之至少一部分，及位於該暫時載體之上； 平面化位於該組件之該主動層之上的該第一封裝膠層，其中該實質上平面表面包含該等導電間柱之端部及該第一封裝膠層； 一第一導電層及第一導電短柱形成在該第一封裝膠層之上，且經組配來與該組件之該等導電間柱電耦接； 將一第二封裝膠層在一單一步驟中設置成位於該第一導電層之上且環繞該等第一導電短柱之至少一部分，其中該等第一導電短柱之端部相對於該第二封裝膠層曝露； 一第二導電層及第二導電短柱形成在該第二封裝膠層之上，且經組配來與該第一導電層及該等第一導電短柱電耦接； 將一第三封裝膠層在一單一步驟中設置成位於該第二導電層之上且環繞該等第二導電短柱之至少一部分，其中該等第二導電短柱之端部相對於該第三封裝膠層曝露； 一導電觸點設置成位於該第三封裝膠層之上或內，且經組配來透過該第一導電短柱及該等第二導電短柱中之一或多者電耦接到該組件；及 移除該暫時載體； 其中該第一封裝膠層、該第二封裝膠層及該第三封裝膠層包含在一特性測量距離上小於500奈米(nm)的一表面粗糙度； 其中該第一導電層及該第二導電層包含下部表面，該等下部表面包含在一特性測量距離上小於500 nm的對應表面粗糙度；且 其中該等第一導電短柱由一單一材料層形成，且該等第一導電短柱的側壁之至少一部分直接接觸第二封裝膠。
2. 如請求項1所述之方法，其中該第一導電層或該第二導電層之至少一部分使用單元特定圖案化形成，使得： 該第一導電層之至少一部分包含小於該第一導電層的一平均未對準的一未對準；且 該第二導電層之至少一部分包含小於該第二導電層的一平均未對準的一未對準。
3. 如請求項2所述之方法，其中形成該第二封裝膠層及該第三封裝膠層而在其中未設置有組件。
4. 如請求項1所述之方法，其中該導電觸點包含以下中之一或多者以與該電子總成外側的結構耦接：一輸入電氣觸點、一輸出電氣觸點、一IO觸點、一電源觸點、一接地觸點、一時鐘觸點、電氣觸點、一凸塊、一焊料球、一焊料凸塊、一BGA、一LGA、接觸墊、銅柱及具有焊料的銅柱。
5. 如請求項1所述之方法，其中： 該第一封裝膠層、該第二封裝膠層及該第三封裝膠層各自包含一具有填料的有機材料、一具有填料的模製化合物、一具有填料的複合材料、一具有填料的環氧樹脂或一具有填料的環氧壓克力；且 在該第一封裝膠層、第二封裝膠層及第三封裝膠層之一邊界處的填料顆粒包含來自研磨、拋光或化學機械拋光(CMP)的非球形形狀。
6. 一種電子總成，包含： 一組件，該組件包含設置在該組件之一主動層之上的導電間柱； 一第一封裝膠層，該第一封裝膠層設置成圍繞該組件之四個側表面，位於該組件之該主動層之上，且接觸該等導電間柱的側面之至少一部分； 一實質上平面表面，該實質上平面表面設置在該組件之該主動層之上，其中該實質上平面表面包含該等導電間柱之端部及該第一封裝膠層之一平面表面，其中該第一封裝膠層之該平面表面包含在一特性測量距離上小於500奈米(nm)的一粗糙度； 第一導電元件，該第一導電元件設置在該第一封裝膠層之上且經組配來與該組件之該等導電間柱電耦接； 一第二封裝膠層，該第二封裝膠層設置成位於該等第一導電元件及該第一封裝膠層之至少一部分之上且環繞該至少一部分，其中該等第一導電元件之至少一部分相對於該第二封裝膠層曝露；及 一導電觸點，該導電觸點設置在該第二封裝膠層之上或內以用於IO互連，且經組配來透過該等第一導電元件電耦接到該組件。
7. 如請求項6所述之電子總成，其中該等導電元件包含導電短柱及一第一導電層，其中該第一導電層包含一再分佈層(RDL)、跡線或接觸墊中之一或多者。
8. 如請求項6所述之電子總成，進一步包含：交替的附加導電元件層及交替的封裝膠層以形成二至十二個導電元件層。
9. 如請求項6所述之電子總成，其中該等第一導電元件之至少一部分使用單元特定圖案化形成，使得該第一導電層之至少一部分包含小於該第一導電層之一平均未對準的一未對準。
10. 如請求項6所述之電子總成，其中形成該第二封裝膠層而在其中未設置有組件。
11. 如請求項6所述之電子總成，其中該導電觸點包含以下中之一或多者以與該電子總成外側的結構耦接：一輸入電氣觸點、一輸出電氣觸點、一IO觸點、一電源觸點、一接地觸點、一時鐘觸點、電氣觸點、一凸塊、一焊料球、一焊料凸塊、一BGA、一LGA、接觸墊、銅柱及具有焊料的銅柱。
12. 如請求項6所述之電子總成，其中該等第一導電元件包含導電短柱，其中該等導電短柱由一單一材料層形成且該等第一導電短柱之側壁直接接觸第二封裝膠。
13. 一種電子總成，包含： 一組件，該組件包含設置在該組件之一第一表面之上的導電間柱； 一第一封裝膠層，該第一封裝膠層設置成圍繞該組件之四個側表面，位於該組件之該第一表面之上，且接觸該等導電間柱的側面之至少一部分； 一實質上平面表面，該實質上平面表面設置在該組件之該第一表面之上，其中該實質上平面表面包含該等導電間柱之端部及該第一封裝膠層之一平面表面，其中該第一封裝膠層之該平面表面包含在一特性測量距離上小於500奈米(nm)的一粗糙度；及 第一導電元件，該第一導電元件設置在該第一封裝膠層之上且經組配來與該組件之該等導電間柱電耦接。
14. 如請求項13所述之電子總成，其中該第一導電元件包含導電短柱及一第一導電層中之一或多者，其中該第一導電層包含一再分佈層(RDL)、跡線或接觸墊中之一或多者。
15. 如請求項13所述之電子總成，其中該第一導電元件形成為具有一第二封裝膠層，該第二封裝膠層形成為設置在該第一導電元件及該第一封裝膠層之上的一單一封裝膠。
16. 如請求項13所述之電子總成，進一步包含：一或多個附加交替導電元件層及封裝膠層，該一或多個附加交替導電元件層及該等封裝膠層用於形成二或更多個導電元件，其中該二或更多個導電元件包含設置在該組件之一第一表面之上的二或更多個導電短柱層，其中層之間導電短柱之間的一連接在不使用捕獲墊的情況下完成。
17. 如請求項15所述之電子總成，其中形成該第二封裝膠層而在其中未設置有組件。
18. 如請求項15所述之電子總成，其中該第二封裝膠層包含設置在其中的一或多個附加組件。
19. 如請求項15所述之電子總成，其中該等第一導電短柱由一單一材料層形成，且該等第一導電短柱的側壁之至少一部分直接接觸第二封裝膠。
20. 如請求項13所述之電子總成，其中該等導電短柱形成為具有在一第一方向上小於或等於45 μm的一橫截面距離及處於在該第一方向上小於或等於55 μm的一節距。
21. 如請求項13所述之電子總成，其中該第一導電元件進一步包含所具有的一線及空間寬度小於或等於10 μm的一跡線。
22. 如請求項13所述之電子總成，進一步包含：一第一導電層，該第一導電層包含一下部表面，該下部表面包含在一特性測量距離上小於500 nm的一表面粗糙度。