CN111739860A - 用于模块化半导体装置的基于无机物的嵌入式管芯层 - Google Patents

用于模块化半导体装置的基于无机物的嵌入式管芯层 Download PDF

Info

Publication number
CN111739860A
CN111739860A CN202010115177.1A CN202010115177A CN111739860A CN 111739860 A CN111739860 A CN 111739860A CN 202010115177 A CN202010115177 A CN 202010115177A CN 111739860 A CN111739860 A CN 111739860A
Authority
CN
China
Prior art keywords
semiconductor device
subsequent
chiplet
die
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010115177.1A
Other languages
English (en)
Inventor
S.V.皮坦巴拉姆
T.伊布拉希姆
K.达马维卡塔
R.N.曼帕利
D.马利克
R.L.桑克曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN111739860A publication Critical patent/CN111739860A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

玻璃衬底容纳嵌入式多管芯互连桥，所述嵌入式多管芯互连桥是半导体装置封装的一部分。贯穿玻璃通孔连通到表面以便在安装半导体封装衬底上。

Description

用于模块化半导体装置的基于无机物的嵌入式管芯层
技术领域
本公开涉及用于封装的半导体设备的在无机层之间安置（seat）的嵌入式多芯片互连桥。
背景技术
在管芯平铺封装期间的半导体装置小型化包括在组装期间管理凸起（bump）厚度变化的挑战。
附图说明
在附图的图中，通过示例而非通过限制图示了所公开的实施例，其中同样的参考标号可以指代相似的元件，其中：
图1是根据实施例的模块化半导体装置的横截面正视图；
图1A是根据实施例在组装期间图1中描绘的半导体装置封装的横截面正视图；
图1B是根据实施例在进一步处理之后图1A中描绘的玻璃衬底的横截面正视图；
图1C是根据实施例在进一步处理之后图1B中描绘的玻璃衬底的横截面正视图；
图1D是根据实施例在进一步处理之后图1C中描绘的玻璃衬底的横截面正视图；
图1E是根据实施例在进一步处理图1D中描绘的玻璃衬底之后的半导体装置封装的横截面正视图；
图1F是根据实施例在进一步处理之后图1E中描绘的半导体装置封装的横截面正视图；
图1G是根据实施例在进一步处理之后图1F中描绘的半导体装置封装的横截面正视图；
图1H是根据若干实施例在进一步处理之后图1中描绘的模块化管芯的横截面正视图；
图2是根据实施例的模块化半导体装置的横截面正视图；
图2A是根据实施例的在组装期间图2中描绘的模块化管芯封装的横截面正视图；
图2B是根据实施例在进一步处理之后图2A中描绘的玻璃衬底的横截面正视图；
图2C是根据实施例在进一步处理之后图2B中描绘的玻璃衬底的横截面正视图；
图2D是根据实施例在进一步处理之后图2C中描绘的玻璃衬底的横截面正视图；
图2E是根据实施例在进一步处理图2D中描绘的玻璃衬底之后的半导体装置封装的横截面正视图；
图2F是根据实施例在进一步处理之后图2E中描绘的半导体装置封装的横截面正视图；
图2G是根据实施例在进一步处理之后图2F中描绘的半导体装置封装的横截面正视图；
图2H是根据若干实施例在进一步处理之后图2中描绘的模块化管芯的横截面正视图；
图3是根据实施例在图1中描绘的模块化管芯的俯视图；
图4是根据实施例在玻璃410的处理期间半导体装置封装的横截面正视图；
图5是根据若干实施例的工艺流程图；
图6被包括以示出用于所公开的实施例的更高级装置应用的示例。
具体实施方式
硅桥嵌入式补片（patch）由玻璃衬底以有用的深度包围，而无论该深度是玻璃中的贯穿孔（through-hole）还是它作为凹陷（recess）。玻璃衬底提供翘曲（warpage）减轻。制造包括将硅桥和具有有用深度的玻璃衬底放置在尺寸稳定的玻璃载体上，所述尺寸稳定的玻璃载体具有临时释放层，其随后是包括管芯级附近的光可成像阻焊剂（solder resist）的再分布层（RDL）堆积。使用热压接合技术将至少两个管芯（dice）耦合到硅桥，在此之后去除玻璃载体。在实施例中，玻璃是钠钙玻璃（SLG）。在实施例中，玻璃是二氧化硅玻璃。在实施例中，玻璃是铝硅酸盐材料。在实施例中，玻璃是具有钾和镁和钠的添加剂的铝硅酸盐材料。可适当地选择用于衬底和载体的玻璃材料，以使RDL处理期间和组装期间的翘曲最小化。可以使用对热负荷表现出玻璃状响应的其它无机材料。
完成模块化管芯实施例，也称为管芯分解（die-disaggregation）和管芯分割，因为它能够以有用成品率实现高性能和形状因子的小型化、异构管芯集成。
图1是根据实施例的模块化半导体装置100的横截面正视图。“模块化半导体装置”也可以称为分解管芯半导体装置，或者嵌入式多管芯互连桥（EMIB）分解管芯半导体装置，或者EMIB模块化管芯系统级封装（EMIB SiP）。其它名称可以是有用的。
玻璃衬底110具有衬底110的贯穿孔118（参见图1C）部分中的嵌入式多管芯互连桥（EMIB）124。EMIB 124嵌入在图案化的电介质膜136中。若干贯穿玻璃通孔（TGV）116类似地从管芯侧109穿透玻璃衬底110到达焊接区（land）侧111。
EMIB 124至少部分地嵌入玻璃衬底110中。这意味着EMIB 124的Z高度可以延伸到玻璃衬底110的Z高度上方。
图1A是根据实施例在组装期间图1中描绘的半导体装置封装100的横截面正视图。诸如半导体封装质量玻璃衬底110之类的无机衬底101被图案化有接触通道112，以准备填充金属通孔（参见图1C）。参考图1中描绘的管芯和半导体封装衬底位置以及在将来的组装期间，玻璃衬底110具有管芯侧109和焊接区侧111。
在实施例中，无机衬底101是陶瓷，其已经被烧制和被机械加工以允许接触通道112具有用于定位金属通孔的有用标度质量（fiduciary quality）。在下文中，衬底110被称为玻璃衬底110，但是它可以是诸如陶瓷衬底实施例之类的有用的无机非玻璃。
图1B是根据实施例在进一步处理之后图1A中描绘的玻璃衬底110的横截面正视图102。根据实施例，将晶种层（seed layer）114镀覆（plate）到玻璃衬底110上，随后通过电镀技术利用贯穿玻璃通孔（TGV）116填充接触通道112（参见图1A）。在实施例中，进行无电镀覆技术以将诸如铜膜114之类的晶种层114定位到玻璃衬底110的相应管芯和焊接区侧109和111上，以及定位到接触通道112中。在实施例中，进行溅射（sputter）技术以定位是钛和铜的双层的晶种层114。在实施例中，电镀TGV 116使用铜电镀技术。
图1C是根据实施例在进一步处理之后图1B中描绘的玻璃衬底110的横截面正视图103。背研磨工艺（backgrinding process）已经从玻璃衬底110的相应管芯和焊接区侧109和111去除了晶种层114和额外的电解镀覆的铜，以及背研磨工艺已经形成了TGV 116。
在实施例中，如所图示的那样形成TGV 116之后，从管芯侧109到焊接区侧111形成贯穿孔118，以准备在贯穿孔118内安置硅桥互连。“硅桥互连”可具有诸如未掺杂硅之类的半导体材料或III-V材料。在实施例中，使用掺杂硅材料。在将硅桥互连包封在介电材料中之后，将其称为EMIB。
图1D是根据实施例在进一步处理之后图1C中描绘的玻璃衬底110的横截面正视图104。玻璃衬底110已利用粘合剂122安置在诸如临时玻璃载体120之类的载体120上，该粘合剂122将玻璃衬底110固定到有用的平面度（flatness）以便进一步处理。
图1E是根据实施例在图1D中描绘的玻璃衬底110的进一步处理之后半导体装置封装105的横截面正视图。半导体装置封装105已经通过使玻璃衬底110高度降低（负Z方向）而被处理，使得管芯侧109降低，更靠近焊接区侧111。当给定的有用Z高度的特定硅桥小于玻璃衬底110的Z高度时，进行高度减小。在实施例中，由于在有用的处理和组装参数内，特定的硅桥充分匹配玻璃衬底110的Z高度，所以没有进行玻璃衬底110的高度减小。
进一步的组装包括在贯穿孔118中安置硅桥124。在实施例中，桥粘合剂126位于硅桥124的背侧上，以促进定位桥管芯126。桥粘合剂126也可以称为管芯附接膜（DAF）。
在实施例中，硅桥管芯124具有若干金属化层，所述若干金属化层包括Z方向通孔部分（如果需要的话），以及纵向（X-和Y-方向）迹线部分。描绘了若干桥迹线，例如128、130和132等等，还有在有用时的其它桥迹线。在实施例中，使桥管芯124凸起以利用诸如电凸起来接触金属化层，所述电凸起的一次出现利用参考标号134来描绘。
在玻璃衬底110的Z高度是单位高度的实施例中，硅桥124的Z高度在从百分之80的单位高度到百分之98的单位高度的范围内。Z高度比率部分地通过选择凸起大小134来控制。
图1F是根据实施例在进一步处理之后图1E中描绘的半导体装置封装105的横截面正视图。半导体装置封装106已经通过利用管芯侧109上的EMIB级电介质膜136封装管芯侧109来处理。EMIB级电介质膜136填充到贯穿孔118（参见图1E）中以嵌入桥管芯124，使得它作为嵌入式多管芯互连桥（EMIB）管芯124是有用的。
在实施例中，桥管芯124的Z高度高于玻璃衬底110的Z高度，以使桥管芯124至少部分地被嵌入。在实施例中，桥管芯124的Z高度等于玻璃衬底110在处理参数内的Z高度，以使桥管芯124至少部分地被嵌入。在实施例中，桥管芯124的Z高度小于玻璃衬底110的Z高度，以使桥管芯124至少部分地被嵌入。在实施例中，桥管芯124的Z高度为玻璃衬底110的Z高度的大约百分之96。
在安置和封装EMIB管芯124之后，处理之后是图案化EMIB级电介质膜136以打开中间接触通道，中间接触通道的一次出现利用参考标号138来指示。中间接触通道向TGV 116打开，其可以被称为焊接区侧填充的通孔116。在电凸起136上方还进行图案化EMIB级电介质膜136，以打开桥凸起（bridge-bump）接触通道，桥凸起接触通道的一次出现利用参考标号140来指示，桥凸起接触通道表现出比中间接触通道138更小的尺度以便暴露TGV 116。在实施例中，取决于面积和深度的接触通道纵横比，针对接触通道138和140中的每个使用激光钻孔技术。在实施例中，使用激光钻孔来打开桥凸起接触通道140，并且使用光刻来打开中间接触通道138。
图1G是根据实施例在进一步处理之后图1F中描绘的半导体装置封装106的横截面正视图。半导体装置封装107已经通过填充和图案化成EMIB级电介质膜136、第二级填充通孔142和第二级EMIB通孔144来处理。第二级封装通孔142和144被区分为与TGV 116相邻。此后，在实施例中，通过图案化管芯级层间电介质（ILD）146，并且填充和图案化成管芯级ILD146，将第二级通孔142和第二级EMIB通孔144添加到管芯级填充的通孔148和管芯级EMIB通孔150。在实施例中，焊料膜152和154应用于相应的管芯级填充的通孔148和管芯级EMIB通孔150。
在实施例中，ILD 146的图案化涉及使用光可成像电介质（PID）146、使用曝光进行图案化、以及去除材料以留下接触通道。因此，PID 146可以被称为光致抗蚀剂。在实施例中，ILD 146的图案化涉及用于通孔150的激光钻孔接触通道和用于通孔148的光成像接触通道。
再次对图1进行参考。在形成管芯级通孔148和150以及焊料膜152和154之后，第一半导体装置156被接合到通孔。在实施例中，第一半导体装置156包括有源表面和金属化158，其耦合到衬底接合衬垫160以便耦合到TGV 116，以及耦合到EMIB接合衬垫162以便耦合到桥迹线，例如耦合到EMIB 124中的桥迹线128。
在制作模块化管芯100的实施例中，多个第一半导体装置小芯片（chiplet）被组装到第一管芯156。例如，第一第一管芯小芯片164、后续第一管芯小芯片166和第三第一管芯小芯片168耦合到第一管芯156。在示例性实施例中，第一第一管芯小芯片164通过第一管芯156由贯穿硅通孔（TSV）170耦合到EMIB 124，贯穿硅通孔（TSV）170通过第一管芯156接触有源表面和金属化158并且显现在第一管芯背侧表面172处。在实施例中，小芯片以比第一半导体装置和后续半导体装置的设计规则几何形状更小的设计规则几何形状来制造。例如，小芯片164以7纳米（nm）设计规则几何形状来制造，并且第一半导体装置156以10 nm设计规则几何形状来制造。EMIB管芯124具有能够连接较粗装置156和174的背侧的接线（routing）线路，而较粗装置156和174以及小芯片164、166、168、182、184和186面对面地耦合，其中有源表面跨电凸起而接触。
在实施例中，后续半导体装置174被接合到管芯级通孔148和150。在实施例中，后续半导体装置174包括有源表面和金属化176、用于耦合到TGV 116的衬底接合衬垫178、以及用于耦合到桥迹线（例如耦合到EMIB 124中的桥迹线130）的EMIB接合衬垫180。
在进一步扩展模块化管芯100的能力的实施例中，多个后续半导体装置小芯片被组装到后续管芯174。例如，第一后续管芯小芯片182、后续后续管芯小芯片184和第三后续管芯小芯片186耦合到后续管芯174。在示例性实施例中，第一后续管芯小芯片182通过后续管芯174由TSV通孔188耦合到EMIB 124，TSV通孔188通过后续管芯174接触有源表面和金属化176并且显现在后续管芯背侧表面190处。
在将若干小芯片和其它有用结构组装到管芯背侧表面172和190之后，封装块（mass）192相应地覆盖若干第一管芯和后续管芯以及第一管芯和后续管芯小芯片164、166和168以及182、184和186的至少一部分。
图1H是根据若干实施例在进一步处理之后图1中描绘的模块化管芯100的横截面正视图。当模块化管芯100被安置到半导体封装衬底194上时，半导体装置封装108正在被组装，如由方向箭头所指示的那样。
在实施例中，当板196如由方向箭头所指示的那样正被组装到半导体封装衬底194时，半导体装置封装108被进一步组装到计算系统。在实施例中，板196是诸如印刷布线板196。在实施例中，印刷布线板196包括外壳198，其充当容纳模块化管芯100的计算系统的外部边界，其中在实施例中，外壳198是平板计算机或无线电话的外侧。
在组装之后，模块化管芯100在接合衬垫160、162和178以及180处被表征为第一级互连（FLI），模块化管芯100还包括焊料膜150和152。此外，半导体封装衬底194上的面向焊接区侧111的电凸起193被表征为中间级互连（MLI）。此外，半导体封装衬底194上的面向板196的电凸起195被表征为衬底级互连（SLI）。
图2是根据实施例的模块化半导体装置200的横截面正视图。
玻璃衬底210具有在玻璃衬底210的凹陷218（参见图2C）部分中的嵌入式多管芯互连桥（EMIB）224。EMIB 224嵌入在图案化的电介质膜236中。若干贯穿玻璃通孔（TGV）216类似地从管芯侧209穿透玻璃衬底210到达焊接区侧211。
图2A是根据实施例在组装期间图2中描绘的模块化管芯封装200的横截面正视图。诸如半导体封装质量玻璃衬底210之类的无机衬底201被图案化有接触通道212，以准备填充金属通孔（参见图2C）。参考图2中描绘的管芯和半导体封装衬底位置以及在将来的组装期间，玻璃衬底210具有管芯侧209和焊接区侧211。
在实施例中，无机衬底201是陶瓷，其已经被烧制和被机械加工以允许接触通道212具有用于定位金属通孔的有用标度质量。在下文中，衬底210被称为玻璃衬底210，但是它可以是诸如陶瓷衬底实施例之类的有用的无机非玻璃。
图2B是根据实施例在进一步处理之后图2A中描绘的玻璃衬底210的横截面正视图202。根据实施例，将晶种层214镀覆到玻璃衬底210上，随后通过电镀技术利用贯穿玻璃通孔（TGV）216填充接触通道212（参见图2A）。在实施例中，进行无电镀覆技术以将如铜膜214之类的晶种层214定位到玻璃衬底210的相应管芯和焊接区侧209和211上，以及定位到接触通道212中。在实施例中，进行溅射技术以定位是钛和铜的双层的晶种层214。在实施例中，电镀TGV 216使用铜电镀技术。
图2C是根据实施例在进一步处理之后图2B中描绘的玻璃衬底210的横截面正视图203。背研磨工艺已经从玻璃衬底210的相应管芯和焊接区侧209和211去除了晶种层214和额外的电解镀覆的铜，以及背研磨工艺已经形成了TGV 216。
在实施例中，如所图示的那样形成TGV 216之后，从管芯侧209但未到焊接区侧211形成凹陷218，以准备在凹陷218内安置硅桥互连。“硅桥互连”可具有诸如未掺杂硅之类的半导体材料或III-V材料。在实施例中，使用掺杂硅材料。在将硅桥互连包封在介电材料中之后，将其称为EMIB。
图2D是根据实施例在进一步处理之后图2C中描绘的玻璃衬底210的横截面正视图204。玻璃衬底210已利用粘合剂222安置在诸如临时玻璃载体220之类的载体220上，该粘合剂222将玻璃衬底210固定到有用的平面度以便进一步处理。
图2E是根据实施例在图2D中描绘的玻璃衬底210的进一步处理之后半导体装置封装205的横截面正视图。通过将硅桥224安置在凹陷218中来增强半导体装置封装。在实施例中，桥粘合剂226位于硅桥224的背侧上，以促进定位桥管芯226。桥粘合剂226也可以称为管芯附接膜（DAF）226。
在实施例中，硅桥管芯224具有若干金属化层，所述若干金属化层包括Z方向通孔部分（如果需要的话），以及纵向（X-和Y-方向）迹线部分。描绘了若干桥迹线，例如228、230和232等等，还有在有用时的其它桥迹线。在实施例中，使桥管芯224凸起以利用诸如电凸起来接触金属化层，电凸起的一次出现利用参考标号234来描绘。
图2F是根据实施例在进一步处理之后图2E中描绘的半导体装置封装205的横截面正视图。半导体装置封装206已经通过利用管芯侧209上的EMIB级电介质膜236封装管芯侧209来处理。EMIB级电介质膜236填充到凹陷218（还参见图2E）中以嵌入桥管芯224，使得其作为嵌入式多管芯互连桥（EMIB）管芯224是有用的。
在安置和封装EMIB管芯224之后，处理之后是图案化EMIB级电介质膜236以打开中间接触通道，中间接触通道的一次出现利用参考标号238来指示。中间接触通道向TGV 216打开，TGV 216可以被称为焊接区侧填充的通孔216。在电凸起236上方还进行图案化EMIB级电介质膜236，以打开桥凸起接触通道，桥凸起接触通道的一次出现利用参考标号240来指示，桥凸起接触通道表现出比中间接触通道238更小的尺度以便暴露TGV 216。在实施例中，取决于面积和深度的接触通道纵横比，针对接触通道238和240中的每个使用激光钻孔技术。在实施例中，使用激光钻孔来打开桥接触通道240，并且使用光刻来打开衬底接触通道238。
图2G是根据实施例在进一步处理之后图2F中描绘的半导体装置封装206的横截面正视图。半导体装置封装207已经通过填充和图案化成EMIB级电介质膜236、第二级填充通孔242和第二级EMIB通孔244来处理。第二级通孔242和244被区分为与TGV 216相邻。在实施例中，小芯片以比第一半导体装置和后续半导体装置的设计规则几何形状更小的设计规则几何形状来制造。例如，小芯片264以7纳米（nm）设计规则几何形状来制造，并且第一半导体装置156以10 nm设计规则几何形状来制造。EMIB管芯224具有能够连接较粗装置256和274的背侧的接线线路，而较粗装置256和274以及小芯片264、266、268、282、284和286面对面地耦合，其中有源表面跨电凸起而接触。此后，在实施例中，通过图案化管芯级层间电介质（ILD）246，并且填充和图案化成管芯级ILD 246，将第二级通孔242和第二级EMIB通孔244添加到管芯级填充的通孔248和管芯级EMIB通孔250。在实施例中，焊料膜252和254应用于相应的管芯级填充的通孔248和管芯级EMIB通孔250。
在实施例中，ILD 246的图案化涉及使用光可成像电介质（PID）246，使用曝光进行图案化，以及去除材料以留下接触通道。因此，PID 246可以被称为光致抗蚀剂。在实施例中，ILD 246的图案化涉及用于通孔250的激光钻孔接触通道和用于通孔248的光成像接触通道。
再次对图2进行参考。在形成管芯级通孔248和250以及焊料膜252和254之后，第一半导体装置256被接合到通孔。在实施例中，第一半导体装置256包括有源表面和金属化258、用于耦合到TGV 216的衬底接合衬垫260、以及用于耦合到桥迹线（例如耦合到EMIB224中的桥迹线228）的EMIB接合衬垫262。
在制作模块化管芯200的实施例中，多个第一半导体装置小芯片被组装到第一管芯256。例如，第一第一管芯小芯片264、后续第一管芯小芯片266和第三第一管芯小芯片268耦合到第一管芯256。在示例性实施例中，第一第一管芯小芯片264通过第一管芯256由贯穿硅通孔（TSV）270耦合到EMIB 224，贯穿硅通孔（TSV）270接触有源表面和金属化258并且显现在第一管芯背侧表面272处。
在实施例中，后续半导体装置274被接合到管芯级通孔248和250。在实施例中，后续半导体装置274包括有源表面和金属化276、用于耦合到TGV 216的衬底接合衬垫278、以及用于耦合到桥迹线（例如耦合到EMIB 224中的桥迹线230）的EMIB接合衬垫280。
在进一步扩展模块化管芯200的能力的实施例中，多个后续半导体装置小芯片被组装到后续管芯274。例如，第一后续管芯小芯片282、后续后续管芯小芯片284和第三后续管芯小芯片286耦合到后续管芯274。在示例性实施例中，第一后续管芯小芯片282通过后续管芯274由TSV 288耦合到EMIB 224，TSV 288通过后续管芯274接触有源表面和金属化276并且出现在后续管芯背侧表面290处。
在将若干小芯片和其它有用结构组装到管芯背侧表面272和290之后，封装块292相应地覆盖若干第一管芯和后续管芯以及第一管芯和后续管芯小芯片264、266和268以及282、284和286的至少一部分。
图2H是根据若干实施例在进一步处理之后图2中描绘的模块化管芯200的横截面正视图。当模块化管芯200正被安置到半导体封装衬底294上时，半导体装置封装208正被组装，如由方向箭头所指示的那样。
在实施例中，半导体装置封装208被进一步组装到计算系统，例如板296正被组装到半导体封装衬底294，如由方向箭头所指示的那样。在实施例中，板296是印刷布线板296。在实施例中，印刷布线板296包括外壳298，其充当容纳模块化管芯200的计算系统的外部边界，其中在实施例中，外壳298是平板计算机或无线电话的外侧。
在组装之后，模块化管芯200在接合衬垫260、262以及278和280处被表征为第一级互连（FLI），模块化管芯200还包括焊料膜250和252。此外，半导体封装衬底294上的面向焊接区侧211的电凸起293被表征为中间级互连（MLI）。此外，半导体封装衬底294上的面向板296的电凸起295被表征为衬底级互连（SLI）。
图3是根据实施例在图1中描绘的模块化管芯100的俯视图300。图1中描绘的模块化管芯100在横截面线1--1处可见。第一半导体装置156在隐藏线中可见，因为它被隐藏在封装块192中，以及后续半导体装置174也是如此。根据实施例，在第一管芯156上方可见第一管芯小芯片164、166和168，并且每个小芯片从封装块192中显现以暴露背侧。类似地，根据实施例，在后续管芯174上方可见后续管芯小芯片182、184和186，并且每个小芯片从封装块192中显现以暴露背侧。
在实施例中，在第一管芯156的背侧表面上配置3×4阵列的小芯片空间，但是这些空间中的四个被散热片（heat slug）363占据，以促进从第一管芯156排热并且排热到接触散热片的诸如集成散热器之类的散热器中。类似地，在实施例中，在后续管芯174的背侧表面上配置3×4阵列的小芯片空间，但是根据实施例，这些空间中的四个被散热片381占据，以促进从后续管芯174排热并且排热到接触散热片363的同一散热器中。
如所图示的那样，取决于热抽取有效性，在相应的第一管芯和后续管芯156和174上方应用用于散热片363和381的不同的有用图案。
图4是根据实施例在玻璃衬底410的处理期间半导体装置封装405的横截面正视图。半导体装置封装405具有不同的硅桥容纳能力，其中贯穿孔418接受与正在接受硅桥424'的凹陷418'相比更高（Z方向）的硅桥424。在所图示的实施例中，至少两个不同高度的硅桥424和424'被配置成服务于耦合到两个硅桥424和424'的至少三个半导体装置。
图5是根据若干实施例的工艺流程图。
在510，该工艺包括填充玻璃衬底中的镀覆的贯穿孔。在非限制性示例实施例中，通孔116被镀覆到玻璃衬底110中的贯穿孔112中。
在520，该工艺包括将桥管芯安置在玻璃衬底中的贯穿孔中。在非限制性示例实施例中，桥管芯124安置在玻璃衬底110中的贯穿孔118中。
在530，该工艺包括将桥管芯安置在玻璃衬底中的凹陷中。在非限制性示例实施例中，桥管芯224安置在玻璃衬底210中的凹陷218中。
在540，该工艺包括在玻璃衬底上方将第一管芯和后续管芯连接到桥管芯。在非限制性示例实施例中，第一管芯156和后续管芯174连接到玻璃衬底110上方的桥管芯124。
在550，该工艺包括将至少一个小芯片安置在第一管芯和后续管芯其中之一上。在非限制性示例实施例中，第一管芯第一小芯片164安置在第一管芯156上。
在560，该工艺包括将含有桥管芯的玻璃衬底组装到计算系统。
图6被包括以示出用于所公开的实施例的更高级装置应用的示例。在玻璃衬底实施例中的玻璃衬底桥管芯中的桥管芯可以在计算系统的若干部分中找到。在实施例中，玻璃衬底中的桥管芯是诸如被附到蜂窝通信塔的通信设备的一部分。在实施例中，计算系统600包括但不限于台式计算机。在实施例中，系统600包括但不限于膝上型计算机。在实施例中，系统600包括但不限于上网本。在实施例中，系统600包括但不限于平板。在实施例中，系统600包括但不限于笔记本计算机。在实施例中，系统600包括但不限于个人数字助理（PDA）。在实施例中，系统600包括但不限于服务器。在实施例中，系统600包括但不限于工作站。在实施例中，系统600包括但不限于蜂窝电话。在实施例中，系统600包括但不限于移动计算装置。在实施例中，系统600包括但不限于智能电话。在实施例中，系统600包括但不限于互联网电器。其它类型的计算装置可以配置有包括玻璃衬底实施例中的桥管芯的微电子装置。
在实施例中，处理器610具有一个或多个处理核612和612N，其中612N表示处理器610内的第N个处理器核，其中N是正整数。在实施例中，使用嵌入式磁感应器和EMIB管芯实施例的电子装置系统600，其包括多个处理器，所述多个处理器包括610和605，其中处理器605具有与处理器610的逻辑类似或相同的逻辑。在实施例中，处理核612包括但不限于用于取指令的预取逻辑、用于解码指令的解码逻辑、用于执行指令的执行逻辑等。在实施例中，处理器610具有高速缓冲存储器616以高速缓存用于系统600中的嵌入式磁感应器和EMIB管芯的指令和数据中的至少一个。高速缓冲存储器616可以被组织成包括一级或多级高速缓冲存储器的分层结构。
在实施例中，处理器610包括存储器控制器614，其可操作以执行使处理器610能够访问存储器630并且与存储器630通信的功能，所述存储器630包括易失性存储器632和非易失性存储器634中的至少一个。在实施例中，处理器610与存储器630和芯片集620耦合。在实施例中，芯片集620是图1H、2、3和4中描绘的具有玻璃衬底中的桥管芯的系统级封装的一部分。处理器610还可耦合到无线天线678以与被配置成进行传送和接收无线信号中的至少一个的任何装置通信。在实施例中，无线天线接口678根据（但不限于）IEEE 802.11标准及其相关系列、Home Plug AV（HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议来操作。
在实施例中，易失性存储器632包括但不限于同步动态随机存取存储器（SDRAM）、动态随机存取存储器（DRAM）、RAMBUS动态随机存取存储器（RDRAM）和/或任何其它类型的随机存取存储器装置。非易失性存储器634包括但不限于闪速存储器、相变存储器（PCM）、只读存储器（ROM）、电可擦除可编程只读存储器（EEPROM）或任何其它类型的非易失性存储器装置。
存储器630存储将由处理器610执行的指令和信息。在实施例中，存储器630还可以在处理器610正在执行指令时存储临时变量或其它中间信息。在所图示的实施例中，芯片集620经由点对点（PtP或P-P）接口617和622与处理器610连接。这些PtP实施例中的任一个都可以使用如本公开中所阐述的玻璃衬底实施例中的桥管芯来实现。芯片集620使处理器610能够连接到系统600中的玻璃衬底实施例中的桥管芯中的其它元件。在实施例中，接口617和622根据PtP通信协议（诸如Intel®快速通道互连（QPI）等）来操作。在其它实施例中，可以使用不同的互连。
在实施例中，芯片集620可操作以与处理器610、605N、显示装置640和其它装置672、676、674、660、662、664、666、677等通信。芯片集620还可耦合到无线天线678以与被配置成至少进行传送和接收无线信号其中之一的任何装置通信。
芯片集620经由接口626连接到显示装置640。显示器640可以是例如液晶显示器（LCD）、等离子显示器、阴极射线管（CRT）显示器或任何其它形式的视觉显示装置。在实施例中，处理器610和芯片集620合并到计算系统中的玻璃衬底中的桥管芯中。此外，芯片集620连接到一个或多个总线650和655，所述一个或多个总线650和655将各种元件674、660、662、664和666互连。总线650和655可以经由诸如玻璃衬底设备实施例中的至少一个桥管芯之类的总线桥672互连在一起。在实施例中，芯片集620经由接口624与非易失性存储器660、（一个或多个）大容量存储装置662、键盘/鼠标664、网络接口666、智能TV 676和消费性电子设备677等耦合。
在实施例中，大容量存储装置662包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪速存储器驱动器或任何其它形式的计算机数据存储介质。在一个实施例中，网络接口666由下述任何类型的公知网络接口标准实现，包括但不限于：以太网接口、通用串行总线（USB）接口、外设组件互连（PCI）高速接口、无线接口和/或任何其它合适类型的接口。在一个实施例中，无线接口根据（但不限于）IEEE 802.11标准及其相关系列、Home Plug AV（HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议来操作。
虽然图6中所示的模块被描绘为计算系统600中的玻璃衬底中的桥管芯和嵌入式磁感应器内的分离的块，但是由这些块中的一些块执行的功能可以被集成在单个半导体电路内或者可以使用两个或更多个分离的集成电路来实现。例如，虽然高速缓冲存储器616被描绘为处理器610内的分离的块，但是高速缓冲存储器616（或616的所选方面）可以被并入到处理器核612中。
在有用的情况下，计算系统600可以具有广播结构接口，诸如用于将设备附到蜂窝塔。
为了说明本文中所公开的方法和玻璃衬底实施例中的桥管芯和嵌入式磁感应器，本文中提供了非限制性示例列表：
示例1是一种模块化半导体装置，包括：玻璃衬底中的至少部分嵌入式多管芯互连桥（EMIB），其中所述玻璃衬底包括管芯侧和焊接区侧；多个贯穿玻璃通孔（TGV），所述多个贯穿玻璃通孔（TGV）从所述管芯侧连通到所述焊接区侧；耦合到所述EMIB和耦合到至少一个TGV的第一半导体装置，其中所述第一半导体装置包括耦合到所述至少一个TGV的衬底接合衬垫和耦合到所述EMIB的EMIB接合衬垫；以及耦合到所述EMIB和耦合到至少一个TGV的后续半导体装置，其中所述后续半导体装置包括耦合到所述至少一个TGV的衬底接合衬垫和耦合到所述EMIB的EMIB接合衬垫。
在示例2中，如示例1所述的主题可选地包括：耦合到所述第一半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述第一半导体装置上。
在示例3中，如示例1-2中的任何一个或多个所述的主题可选地包括：耦合到所述第一半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述第一半导体装置上；以及耦合到所述第一半导体装置的至少一个后续小芯片，其中所述至少一个后续小芯片在所述有源表面处的所述第一半导体装置上。
在示例4中，如示例1-3中的任何一个或多个所述的主题可选地包括：耦合到所述第一半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述第一半导体装置上；耦合到所述第一半导体装置的至少一个后续小芯片，其中所述至少一个后续小芯片在所述有源表面处的所述第一半导体装置上；以及在第一半导体装置有源表面上的至少一个散热片。
在示例5中，如示例1-4中的任何一个或多个所述的主题可选地包括：耦合到所述后续半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述后续半导体装置上；以及耦合到所述后续半导体装置的至少一个后续小芯片，其中所述至少一个后续小芯片在所述有源表面处的所述后续半导体装置上。
在示例6中，如示例1-5中的任何一个或多个所述的主题可选地包括：耦合到所述后续半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述后续半导体装置上；耦合到所述后续半导体装置的至少一个后续小芯片，其中，所述至少一个后续小芯片在所述有源表面处的所述后续半导体装置上；在后续半导体装置有源表面上的至少一个散热片。
在示例7中，如示例1-6中的任何一个或多个所述的主题可选地包括：耦合到所述第一半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述第一半导体装置上；以及耦合到所述后续半导体装置的至少一个后续小芯片，其中所述至少一个后续小芯片在有源表面处的所述后续半导体装置上。
在示例8中，如示例1-7中的任何一个或多个所述的主题可选地包括：其中第一半导体装置衬底接合衬垫接触焊料膜，所述焊料膜接触管芯级通孔，所述焊料膜接触第二级通孔，并且所述焊料膜接触所述至少一个TGV中的一个。
在示例9中，如示例1-8中的任何一个或多个所述的主题可选地包括：所述玻璃衬底Z高度的百分比。
在示例10中，如示例1-9中的任何一个或多个所述的主题可选地包括：其中所述EMIB嵌入在所述玻璃衬底中的贯穿孔中。
在示例11中，如示例1-10中的任何一个或多个所述的主题可选地包括：其中所述EMIB嵌入在所述玻璃衬底中的凹陷中。
在示例12中，如示例1-11中的任何一个或多个所述的主题可选地包括：接合到所述至少一个TGV的半导体封装衬底。
在示例13中，如示例1-12中的任何一个或多个所述的主题可选地包括：接合到所述至少一个TGV的半导体封装衬底；以及接合到所述半导体封装衬底的印刷布线板。
在示例14中，如示例1-13中的任何一个或多个所述的主题可选地包括：接合到所述至少一个TGV的半导体封装衬底；接合到所述半导体封装衬底的印刷布线板；耦合到所述第一半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述第一半导体装置上；以及耦合到所述后续半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在所述有源表面处的所述后续半导体装置上。
在示例15中，如示例1-14中的任何一个或多个所述的主题可选地包括：接合到所述至少一个TGV的半导体封装衬底；接合到所述半导体封装衬底的印刷布线板；耦合到所述第一半导体装置的第一小芯片，其中第一小芯片在有源表面处的所述第一半导体装置上；耦合到所述第一半导体装置的后续小芯片，其中所述后续小芯片在所述有源表面处的所述第一半导体装置上；耦合到所述后续半导体装置的第一小芯片，其中所述第一小芯片在有源表面处的所述后续半导体装置上；以及耦合到所述后续半导体装置的后续小芯片，其中所述后续小芯片在所述有源表面处的所述后续半导体装置上。
示例16是一种半导体装置封装中的模块化管芯，包括：玻璃衬底中的至少部分嵌入式多管芯互连桥（EMIB），其中所述玻璃衬底包括管芯侧和焊接区侧；多个贯穿玻璃通孔（TGV），所述多个贯穿玻璃通孔（TGV）从所述管芯侧连通到所述焊接区侧；耦合到所述EMIB和耦合到至少一个TGV的第一半导体装置，其中所述第一半导体装置包括耦合到所述至少一个TGV的衬底接合衬垫和耦合到所述EMIB的EMIB接合衬垫；耦合到所述EMIB和耦合到至少一个TGV的后续半导体装置，其中所述后续半导体装置包括耦合到所述至少一个TGV的衬底接合衬垫和耦合到所述EMIB的EMIB接合衬垫；接合到所述TGV的半导体封装衬底，其中所述第一半导体装置和所述后续半导体装置电耦合到所述半导体封装衬底；耦合到所述第一半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述第一半导体装置上；以及耦合到所述后续半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述后续半导体装置上。
在示例17中，如示例16所述的主题可选地包括：接合到所述半导体封装衬底的印刷布线板；在第一半导体装置有源表面上的至少一个散热片；以及在后续半导体装置有源表面上的至少一个散热片。
在示例18中，如示例16-17中的任何一个或多个所述的主题可选地包括：接合到所述半导体封装衬底的印刷布线板；是所述印刷布线板的一部分的外壳，其中所述外壳是手持式计算系统的外表面；在所述第一半导体装置有源表面上的至少一个散热片；以及在所述后续半导体装置有源表面上的至少一个散热片。
在示例19中，如示例16-18中的任何一个或多个所述的主题可选地包括：其中所述第一半导体装置是芯片集的一部分。
示例20是一种组装模块化管芯的方法，包括：填充玻璃衬底中的镀覆的贯穿孔；将桥管芯安置在所述玻璃衬底中的开口中；以及在所述玻璃衬底上方将第一管芯和后续管芯连接到所述桥管芯。
在示例21中，如示例20所述的主题可选地包括：将小芯片组装到所述第一管芯，并且通过贯穿硅通孔将所述小芯片耦合到所述第一管芯。
在示例22中，如示例20-21中的任何一个或多个所述的主题可选地包括：其中安置所述桥管芯包括将桥管芯安置在所述玻璃衬底中的贯穿孔开口中。
在示例23中，如示例20-22中的任何一个或多个所述的主题可选地包括：其中安置所述桥管芯包括将桥管芯安置在所述玻璃衬底中的凹陷开口中。
上面的详细描述包括对附图的参考，所述附图形成详细描述的一部分。附图通过图示的方式示出了其中可以实践本发明的特定实施例。这些实施例在本文中也被称为“示例”。这样的示例可以包括除了所示出或描述的那些元件之外的元件。然而，本发明人还构思了其中仅提供了所示出或描述的那些元件的示例。此外，本发明人还构思了使用关于特定示例（或其一个或多个方面）或关于本文中所示或描述的其它示例（或其一个或多个方面）的所示或描述的那些元件（或其一个或多个方面）的任何组合或置换的示例。
在本文档和通过引用并入本文的任何文档之间的使用不一致的情况下，以本文档中的使用为主。
在本文档中，如在专利文档中常见的那样，术语“一”或“一个”被用于包括一个或多于一个，而与“至少一个”或“一个或多个”的任何其它实例或使用无关。在本文档中，除非另有说明，否则术语“或”用于指非排他性的或，使得“A或B”包括“A但不是B”、“B但不是A”以及“A和B”。在本文档中，术语“包括”和“在其中”用作相应术语“包含”和“其中”的普通英语等同物。并且，在以下权利要求中，术语“包括”和“包含”是开放式的，即，包括除了在权利要求中的这一术语之后列出的那些元件之外的元件的系统、装置、制品、组合物、配方或工艺仍被视为落入该权利要求的范围内。此外，在以下权利要求中，术语“第一”、“第二”和“第三”等仅用作标记，并且不旨在对其对象施加数值要求。
本文中描述的方法示例可以至少部分地是机器或计算机实现的。一些示例可以包括编码有指令的计算机可读介质或机器可读介质，所述指令可操作以配置电气装置以执行如以上示例中所描述的方法。这些方法的实现可以包括代码，诸如微代码、汇编语言代码、高级语言代码等。这种代码可以包括用于执行各种方法的计算机可读指令。该代码可以形成计算机程序产品的部分。此外，在示例中，代码可以诸如在执行期间或在其它时间被有形地存储在一个或多个易失性、非暂时性或非易失性有形计算机可读介质上。这些有形的计算机可读介质的示例可以包括但不限于硬盘、可移除磁盘、可移除光盘（例如，致密盘和数字视频盘）、磁带盒、存储卡或棒、随机存取存储器（RAM）、只读存储器（ROM）等。
上述描述旨在是说明性的而非限制性的。例如，上述示例（或其一个或多个方面）可以彼此组合使用。诸如由本领域技术人员在回顾以上描述时可以使用其它实施例。摘要被提供以符合37 C.F.R.§1.72（b），以允许读者快速确定技术公开的性质。在理解它将不被用于解释或限制权利要求的范围或含义的情况下提交。此外，在以上具体实施方式中，各种特征可以被分组在一起以使本公开流线化。这不应被解释为意图未要求保护的公开特征对于任何权利要求而言是必要的。相反，发明主题可以在于少于特定公开实施例的所有特征。因此，以下权利要求由此作为示例或实施例被并入具体实施方式中，其中每个权利要求独立地作为单独的实施例，并且构思这样的实施例可以以各种组合或排列彼此组合。所公开的实施例的范围应当参考所附权利要求书以及这些权利要求所授权的等同物的全部范围来确定。

Claims (23)

1.一种模块化半导体装置，包括：
玻璃衬底中的至少部分嵌入式多管芯互连桥（EMIB），其中所述玻璃衬底包括管芯侧和焊接区侧；
多个贯穿玻璃通孔（TGV），所述多个贯穿玻璃通孔（TGV）从所述管芯侧连通到所述焊接区侧；
耦合到所述EMIB和耦合到至少一个TGV的第一半导体装置，其中所述第一半导体装置包括耦合到所述至少一个TGV的衬底接合衬垫以及耦合到所述EMIB的EMIB接合衬垫；以及
耦合到所述EMIB和耦合到至少一个TGV的后续半导体装置，其中所述后续半导体装置包括耦合到所述至少一个TGV的衬底接合衬垫以及耦合到所述EMIB的EMIB接合衬垫。
2.如权利要求1所述的模块化半导体装置，还包括：
耦合到所述第一半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述第一半导体装置上。
3. 如权利要求1所述的模块化半导体装置，还包括：
耦合到所述第一半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述第一半导体装置上；以及
耦合到所述第一半导体装置的至少一个后续小芯片，其中所述至少一个后续小芯片在所述有源表面处的所述第一半导体装置上。
4.如权利要求1所述的模块化半导体装置，还包括：
耦合到所述第一半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述第一半导体装置上；
耦合到所述第一半导体装置的至少一个后续小芯片，其中所述至少一个后续小芯片在所述有源表面处的所述第一半导体装置上；以及
在所述第一半导体装置有源表面上的至少一个散热片。
5. 如权利要求1、2、3或4所述的模块化半导体装置，还包括：
耦合到所述后续半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述后续半导体装置上；以及
耦合到所述后续半导体装置的至少一个后续小芯片，其中所述至少一个后续小芯片在所述有源表面处的所述后续半导体装置上。
6.如权利要求1、2、3或4所述的模块化半导体装置，还包括：
耦合到所述后续半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述后续半导体装置上；
耦合到所述后续半导体装置的至少一个后续小芯片，其中所述至少一个后续小芯片在所述有源表面处的所述后续半导体装置上；
在所述后续半导体装置有源表面上的至少一个散热片。
7. 如权利要求1所述的模块化半导体装置，还包括：
耦合到所述第一半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述第一半导体装置上；以及
耦合到所述后续半导体装置的至少一个后续小芯片，其中所述至少一个后续小芯片在有源表面处的所述后续半导体装置上。
8.如权利要求1、2、3或4所述的模块化半导体装置，其中第一半导体装置衬底接合衬垫接触焊料膜，所述焊料膜接触管芯级通孔，所述焊料膜接触第二级通孔，并且所述焊料膜接触所述至少一个TGV中的一个。
9.如权利要求1、2、3或4所述的模块化半导体装置，其中所述玻璃衬底具有Z高度，并且其中所述EMIB具有在所述玻璃衬底Z高度的百分之96内的Z高度。
10.如权利要求1、2、3或4所述的模块化半导体装置，其中所述EMIB嵌入在所述玻璃衬底中的贯穿孔中。
11.如权利要求1、2、3或4所述的模块化半导体装置，其中所述EMIB嵌入在所述玻璃衬底中的凹陷中。
12.如权利要求1、2、3或4所述的模块化半导体装置，还包括接合到所述至少一个TGV的半导体封装衬底。
13. 如权利要求1、2、3或4所述的模块化半导体装置，还包括：
接合到所述至少一个TGV的半导体封装衬底；以及
接合到所述半导体封装衬底的印刷布线板。
14.如权利要求1所述的模块化半导体装置，还包括：
接合到所述至少一个TGV的半导体封装衬底；
接合到所述半导体封装衬底的印刷布线板；
耦合到所述第一半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述第一半导体装置上；以及
耦合到所述后续半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在所述有源表面处的所述后续半导体装置上。
15.如权利要求1所述的模块化半导体装置，还包括：
接合到所述至少一个TGV的半导体封装衬底；
接合到所述半导体封装衬底的印刷布线板；
耦合到所述第一半导体装置的第一小芯片，其中第一小芯片在有源表面处的所述第一半导体装置上；
耦合到所述第一半导体装置的后续小芯片，其中所述后续小芯片在所述有源表面处的所述第一半导体装置上；
耦合到所述后续半导体装置的第一小芯片，其中所述第一小芯片在有源表面处的所述后续半导体装置上；以及
耦合到所述后续半导体装置的后续小芯片，其中所述后续小芯片在所述有源表面处的所述后续半导体装置上。
16.一种半导体装置封装中的模块化管芯，包括：
玻璃衬底中的至少部分嵌入式多管芯互连桥（EMIB），其中所述玻璃衬底包括管芯侧和焊接区侧；
多个贯穿玻璃通孔（TGV），所述多个贯穿玻璃通孔（TGV）从所述管芯侧连通到所述焊接区侧；
耦合到所述EMIB和耦合到至少一个TGV的第一半导体装置，其中所述第一半导体装置包括耦合到所述至少一个TGV的衬底接合衬垫以及耦合到所述EMIB的EMIB接合衬垫；
耦合到所述EMIB和耦合到至少一个TGV的后续半导体装置，其中所述后续半导体装置包括耦合到所述至少一个TGV的衬底接合衬垫和耦合到所述EMIB的EMIB接合衬垫；
接合到所述TGV的半导体封装衬底，其中所述第一半导体装置和所述后续半导体装置电耦合到所述半导体封装衬底；
耦合到所述第一半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述第一半导体装置上；以及
耦合到所述后续半导体装置的至少一个第一小芯片，其中所述至少一个第一小芯片在有源表面处的所述后续半导体装置上。
17.如权利要求16所述的模块化管芯，还包括：
接合到所述半导体封装衬底的印刷布线板；
在所述第一半导体装置有源表面上的至少一个散热片；以及
在所述后续半导体装置有源表面上的至少一个散热片。
18.如权利要求16所述的模块化管芯，还包括：
接合到所述半导体封装衬底的印刷布线板；
是所述印刷布线板的一部分的外壳，其中所述外壳是手持式计算系统的外表面；
在所述第一半导体装置有源表面上的至少一个散热片；以及
在所述后续半导体装置有源表面上的至少一个散热片。
19.如权利要求16、17或18所述的模块化管芯，其中所述第一半导体装置是芯片集的一部分。
20.一种组装模块化管芯的方法，包括：
填充玻璃衬底中的镀覆的贯穿孔；
将桥管芯安置在所述玻璃衬底中的开口中；以及
在所述玻璃衬底上方将第一管芯和后续管芯连接到所述桥管芯。
21.如权利要求20所述的方法，还包括将小芯片组装到所述第一管芯，并且通过贯穿硅通孔将所述小芯片耦合到所述第一管芯。
22.如权利要求20或21所述的方法，其中安置所述桥管芯包括将桥管芯安置在所述玻璃衬底中的贯穿孔开口中。
23.如权利要求20或21所述的方法，其中安置所述桥管芯包括将桥管芯安置在所述玻璃衬底中的凹陷开口中。
CN202010115177.1A 2019-03-25 2020-02-25 用于模块化半导体装置的基于无机物的嵌入式管芯层 Pending CN111739860A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/363,698 US11164818B2 (en) 2019-03-25 2019-03-25 Inorganic-based embedded-die layers for modular semiconductive devices
US16/363698 2019-03-25

Publications (1)

Publication Number Publication Date
CN111739860A true CN111739860A (zh) 2020-10-02

Family

ID=69581860

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010115177.1A Pending CN111739860A (zh) 2019-03-25 2020-02-25 用于模块化半导体装置的基于无机物的嵌入式管芯层

Country Status (5)

Country Link
US (3) US11164818B2 (zh)
EP (1) EP3716320A1 (zh)
KR (1) KR20200115109A (zh)
CN (1) CN111739860A (zh)
SG (1) SG10201913840PA (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113035827A (zh) * 2021-02-25 2021-06-25 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN115132593A (zh) * 2022-09-02 2022-09-30 盛合晶微半导体(江阴)有限公司 一种三维封装结构及其制备方法
WO2024016517A1 (zh) * 2022-07-21 2024-01-25 深南电路股份有限公司 立体封装结构及其制作方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11769735B2 (en) * 2019-02-12 2023-09-26 Intel Corporation Chiplet first architecture for die tiling applications
US11164818B2 (en) * 2019-03-25 2021-11-02 Intel Corporation Inorganic-based embedded-die layers for modular semiconductive devices
US11780210B2 (en) * 2019-09-18 2023-10-10 Intel Corporation Glass dielectric layer with patterning
CN112542391B (zh) * 2020-12-04 2022-11-11 上海易卜半导体有限公司 芯片互联方法、互联器件以及形成封装件的方法
US20220230991A1 (en) * 2021-01-21 2022-07-21 Monolithic Power Systems, Inc. Multi-die package structure and multi-die co-packing method
US20220375865A1 (en) * 2021-05-18 2022-11-24 Intel Corporation Microelectronic assemblies with glass substrates and magnetic core inductors
US20230085646A1 (en) * 2021-09-22 2023-03-23 Jeremy D Ecton Embedded glass core patch
US20230085673A1 (en) * 2021-09-22 2023-03-23 Mohamed A. Abdelmoneum Integrated mems resonator and method
US11848273B2 (en) 2021-11-17 2023-12-19 International Business Machines Corporation Bridge chip with through via
US20240030065A1 (en) * 2022-07-22 2024-01-25 Intel Corporation Multi-die panel-level high performance computing components
US20240105568A1 (en) * 2022-09-23 2024-03-28 Qualcomm Incorporated Package comprising a substrate with interconnects

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7712210B2 (en) * 2007-06-07 2010-05-11 Endicott Interconnect Technologies, Inc. Method of providing a printed circuit board with an edge connection portion
KR101580189B1 (ko) * 2009-05-21 2015-12-24 삼성전자주식회사 휴대 단말기의 안테나 장치
US8411459B2 (en) 2010-06-10 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd Interposer-on-glass package structures
US8871528B2 (en) * 2011-09-30 2014-10-28 HGST Netherlands B.V. Medium patterning method and associated apparatus
US8546955B1 (en) * 2012-08-16 2013-10-01 Xilinx, Inc. Multi-die stack package
US8901748B2 (en) 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
US9673131B2 (en) * 2013-04-09 2017-06-06 Intel Corporation Integrated circuit package assemblies including a glass solder mask layer
US9147663B2 (en) * 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures
US9269694B2 (en) * 2013-12-11 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal management features for reduced thermal crosstalk and methods of forming same
DE102014003462B4 (de) 2014-03-11 2022-12-29 Intel Corporation Substrat-Routing mit lokaler hoher Dichte und Verfahren zum Herstellen einer entsprechenden Vorrichtung
CN104617072B (zh) 2015-01-30 2018-05-22 华进半导体封装先导技术研发中心有限公司 一种改进的三维芯片集成结构及其加工工艺
KR102163039B1 (ko) 2015-04-07 2020-10-08 삼성전기주식회사 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
US9368450B1 (en) 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer
KR20190092409A (ko) 2016-12-29 2019-08-07 인텔 아이피 코포레이션 시스템 인 패키지 장치를 위해 구리 필러와 연결된 베어 다이 스마트 브리지
US10317459B2 (en) * 2017-04-03 2019-06-11 Nvidia Corporation Multi-chip package with selection logic and debug ports for testing inter-chip communications
US10249590B2 (en) * 2017-06-06 2019-04-02 Globalfoundries Inc. Stacked dies using one or more interposers
US10510721B2 (en) * 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
US11355438B2 (en) 2018-06-29 2022-06-07 Intel Corporation Hybrid fan-out architecture with EMIB and glass core for heterogeneous die integration applications
US10937762B2 (en) * 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11164818B2 (en) * 2019-03-25 2021-11-02 Intel Corporation Inorganic-based embedded-die layers for modular semiconductive devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113035827A (zh) * 2021-02-25 2021-06-25 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN113035827B (zh) * 2021-02-25 2022-07-05 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
WO2024016517A1 (zh) * 2022-07-21 2024-01-25 深南电路股份有限公司 立体封装结构及其制作方法
CN115132593A (zh) * 2022-09-02 2022-09-30 盛合晶微半导体(江阴)有限公司 一种三维封装结构及其制备方法

Also Published As

Publication number Publication date
TW202105652A (zh) 2021-02-01
US20230420375A1 (en) 2023-12-28
US20220028788A1 (en) 2022-01-27
US11798887B2 (en) 2023-10-24
KR20200115109A (ko) 2020-10-07
US20200312767A1 (en) 2020-10-01
EP3716320A1 (en) 2020-09-30
US11164818B2 (en) 2021-11-02
SG10201913840PA (en) 2020-10-29

Similar Documents

Publication Publication Date Title
CN111739860A (zh) 用于模块化半导体装置的基于无机物的嵌入式管芯层
US11764158B2 (en) Embedded multi-die interconnect bridge packages with lithographically formed bumps and methods of assembling same
KR101907733B1 (ko) 적층 상호접속 구조들을 구비한 브리지 상호접속부
KR101725534B1 (ko) 투사 패턴화를 이용한 내장 다이를 갖는 기판의 제조 및 연관된 패키지 구성들
US11508662B2 (en) Device and method of very high density routing used with embedded multi-die interconnect bridge
CN108630655B (zh) 嵌入式桥衬底连接器及其组装方法
US20240088121A1 (en) Patch accommodating embedded dies having different thicknesses
US20220230958A1 (en) Stripped redistrubution-layer fabrication for package-top embedded multi-die interconnect bridge
US20240088052A1 (en) Patternable die attach materials and processes for patterning
TWI842833B (zh) 用於模組化半導電裝置的基於無機的嵌入式晶粒層
US10971492B2 (en) Package-embedded thin-film capacitors, package-integral magnetic inductors, and methods of assembling same
CN117425265A (zh) 印刷电路板以及制造该印刷电路板的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination