CN111430238A - 提高二维电子气的GaN器件结构的制备方法 - Google Patents
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Abstract
本发明提供了一种提高二维电子气的GaN器件结构的制备方法，包括如下步骤：提供一衬底，在所述衬底的上方形成沟道层；在所述沟道层的上方形成第一势垒层；将所述沟道层分为第一区域和第二区域，去除所述第一区域上方的所述第一势垒层；在所述第一区域的上方形成第二势垒层。本发明通过去除沟道层上方的第一势垒层并代以第二势垒层，提高了沟道层的二维电子气密度；通过对沟道层进行表面处理并二次外延生长第二势垒层，减少了因刻蚀损伤及异质材料原位生长所产生的界面缺陷，提升了器件性能。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种提高二维电子气的GaN器件结构的制备方法。
背景技术
氮化镓高电子迁移率晶体管(GaN HEMT)是一种异质结场效应晶体管，能够应用于超高频、超高速器件领域，具有广泛的运用前景。GaN HEMT器件主要通过极化产生二维电子气(2DEG)形成沟道，而二维电子气密度则受到GaN沟道层上方的AlGaN层的极化程度及AlGaN/GaN界面质量的影响。
目前，一般通过增加AlGaN层中的Al组分或者增加AlGaN层的厚度来改善AlGaN层的极化程度，以增加二维电子气密度。AlGaN层中的Al组分越高，AlGaN层的厚度越厚，则产生的极化效应越强，GaN器件对应的二维电子气密度越高。
然而，工艺能力的限制，Al组分一般只能提升至25％～30％之间，已无法进一步提高；而由于AlGaN与GaN晶格不匹配，AlGaN层厚度的增加会影响材料质量，且还增加了栅极到沟道的距离，降低了器件的栅控能力。
因此，有必要提出一种新的半导体器件结构的制备方法，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种提高二维电子气的GaN器件结构的制备方法，用于解决现有技术中无法有效提升GaN HEMT器件的二维电子气密度的问题。
为实现上述目的及其它相关目的，本发明提供了一种半导体器件结构的制备方法，其特征在于，包括如下步骤：
提供一衬底，在所述衬底的上方形成沟道层；
在所述沟道层的上方形成第一势垒层；
将所述沟道层分为第一区域和第二区域，去除所述第一区域上方的所述第一势垒层；
在所述第一区域的上方形成第二势垒层。
作为本发明的一种可选方案，所述衬底包括SiC衬底或Si衬底，所述沟道层包括GaN层，所述第一势垒层包括AlGaN层，所述第二势垒层包括InAlN层。
作为本发明的一种可选方案，在所述衬底与所述沟道层之间还形成有过渡缓冲层。
作为本发明的一种可选方案，所述过渡缓冲层包括AlGaN层。
作为本发明的一种可选方案，形成所述第一势垒层和所述第二势垒层的方法包括MOCVD。
作为本发明的一种可选方案，在所述第一区域的上方形成第二势垒层前，还包括对所述第一区域的所述第一势垒层进行表面处理工艺的步骤。
作为本发明的一种可选方案，所述表面处理工艺包括对所述第一势垒层的表面进行氧化以形成氧化层，并使用湿法刻蚀工艺去除所述氧化层。
作为本发明的一种可选方案，所述第二势垒层除了形成于所述第一区域的上方外，还形成于所述第一势垒层的上方。
作为本发明的一种可选方案，在形成所述第二势垒层后，还包括在所述第二势垒层的上方形成钝化层的步骤。
作为本发明的一种可选方案，所述钝化层包括SiN层。
如上所述，本发明提供一种半导体器件结构的制备方法，具有以下有益效果：
本发明通过引入一种新的半导体器件结构的制备方法，通过去除沟道层上方的第一势垒层并代以第二势垒层，提高了沟道层的二维电子气密度；通过对沟道层进行表面处理并二次外延生长第二势垒层，减少了因刻蚀损伤及异质材料原位生长所产生的界面缺陷，提升了器件性能。
附图说明
图1显示为本发明实施例一中半导体器件结构的制备方法的流程图。
图2显示为本发明实施例一中在沟道层上方形成第一势垒层后的截面示意图。
图3显示为本发明实施例一中去除第一区域上方的第一势垒层后的截面示意图。
图4显示为本发明实施例一中形成第一势垒层和钝化层后的截面示意图。
元件标号说明
100 衬底
101 沟道层
101a 第一区域
101b 第二区域
102 第一势垒层
103 第二势垒层
104 过渡缓冲层
105 钝化层
S1～S4 步骤1)～4)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1至图4，本实施例提供了一种半导体器件结构的制备方法，其特征在于，包括如下步骤：
1)提供一衬底100，在所述衬底100的上方形成沟道层101；
2)在所述沟道层101的上方形成第一势垒层102；
3)将所述沟道层101分为第一区域101a和第二区域101b，去除所述第一区域101a上方的所述第一势垒层102；
4)在所述第一区域101a的上方形成第二势垒层103。
在步骤1)中，请参阅图1的S1步骤及图2，提供一衬底100，在所述衬底100的上方形成沟道层101。
作为示例，所述衬底100包括SiC衬底或Si衬底，所述沟道层101包括GaN层。在本实施例中，所述衬底100选用Si(111)衬底。所述GaN层的厚度为1微米左右。
作为示例，如图2所示，在所述衬底100与所述沟道层101之间还形成有过渡缓冲层104。可选地，所述过渡缓冲层104包括AlGaN层。由于Si衬底与GaN沟道层之间存在晶格匹配问题，在Si衬底上生长GaN层前，预先生长一层AlGaN材料构成的过渡缓冲层104，可以释放晶格不匹配产生的应力，有效防止晶格失配所产生的缺陷。所述AlGaN层可以通过MOCVD生长得到，其厚度为2～5微米。
在步骤2)中，请参阅图1的S2步骤及图2，在所述沟道层101的上方形成第一势垒层102。
作为示例，所述第一势垒层102包括AlGaN层。具体地，所述第一势垒层102的厚度范围为20～100纳米。所述第一势垒层102可以通过MOCVD生长得到，当其为AlGaN层时，其原子数比表示为Al0.3Ga0.7N。
在步骤3)中，请参阅图1的S3步骤及图2至图3，将所述沟道层101分为第一区域101a和第二区域101b，去除所述第一区域101a上方的所述第一势垒层102。
如图2所示，将所述沟道层101分为第一区域101a和第二区域101b。对于GaN器件而言，所述第一区域101a可以是器件的栅极区，以连接栅极结构，而所述第二区域101b则可以是器件的源区和漏区，其可以分别连接源极结构和漏极结构。
作为示例，去除所述第一区域101a上方的所述第一势垒层102的方法包括光刻和刻蚀工艺。所述光刻工艺通过曝光显影，以光刻胶层覆盖所述第二区域101b，并暴露出待刻蚀的所述第一区域101a。所述刻蚀工艺采用ICP干法刻蚀，以所述光刻胶层作为刻蚀掩膜。为了减小离子轰击对于材料的损伤，ICP刻蚀的射频功率控制在较低水平，如1-5W，采用Cl2/Ar/BCl3作为刻蚀气源，以低功率刻蚀缓缓去除所述第一势垒层102，避免对下方的所述沟道层101造成损伤。
在步骤4)中，请参阅图1的S4步骤及图3至图4，在所述第一区域101a的上方形成第二势垒层103。
作为示例，在所述第一区域101a的上方形成第二势垒层103前，还包括对所述第一区域101a的所述第一势垒层102进行表面处理工艺的步骤。可选地，所述表面处理工艺包括对所述第一势垒层102的表面进行氧化以形成氧化层，并使用湿法刻蚀工艺去除所述氧化层。具体地，对于ICP刻蚀后所述第一区域101a所暴露的GaN层，采用氧气等离子体对其表面进行氧化，并使用HF或HCl等酸性化学试剂去除氧化层。上述过程可以去除干法刻蚀所造成的损伤层，提升GaN界面层的质量。
作为示例，所述第二势垒层103包括InAlN层。形成所述第二势垒层103的方法包括MOCVD。具体地，采用MOCVD沉积所述InAlN层的生长温度在800℃左右，工艺压力为50-60mbar。在N2氛围下，控制生长源TMAl和TMIn的流量分别为30-40sccm和420-450sccm，NH3的流量为5-10slm。V族源和III族源的摩尔比V/III比为4750-4850，生长速率约为1nm/min，生长时间为600s。生长得到的InAlN层的原子数比表示为In0.17Al0.83N，在该原子数比下，InAlN层与GaN材料晶格匹配，不易出现晶格失配导致的缺陷。同时In0.17Al0.83N自发极化很强，因此在GaN沟道内诱导的2DEG浓度很高，比传统的AlGaN/GaN或AlGaN/AlN/GaN异质结高了接近一倍，且作为势垒厚度小于AlGaN或AlGaN/AlN，因此缩短了栅-沟道的距离，提高了栅控能力。
由于GaN层和AlGaN层在MOCVD生长时的生长温度都高达1000℃，且生长氛围为H2氛围，因此GaN层和AlGaN层可以通过在一次生长过程中在腔室中连续生长得到。而对于InAlN层，其生长温度为800℃，且生长氛围为N2氛围，如果仍要通过GaN层和InAlN层连续生长得到GaN/InAlN层结构，则需要调整腔室的温度并切换气氛。上述生长停顿所导致的变化会导致GaN/InAlN界面的质量变差，缺陷增多，电子陷阱变多，导致2DEG迁移率降低等问题。本发明在GaN层和AlGaN层连续生长后，通过控制刻蚀功率的干法刻蚀去除部分区域的AlGaN层，对刻蚀后的表面进行氧化及湿法刻蚀处理等工艺，并二次外延生长InAlN层，最终得到了GaN/InAlN界面质量高的器件结构，提升了2DEG密度。上述结构可以用于对于2DEG要求高的器件栅极区域，而器件的其他区域仍采用GaN/AlGaN界面。
作为示例，如图4所示，所述第二势垒层103除了形成于所述第一区域101a的上方外，还形成于所述第一势垒层102的上方。在形成所述第二势垒层103后，还包括在所述第二势垒层103的上方形成钝化层105的步骤。可选地，所述钝化层105包括SiN层。在形成所述钝化层105后，其上方还可进一步形成源漏栅极等结构。
实施例二
本实施例提供了一种半导体器件结构的制备方法，与实施例一相比，本实施例的主要区别至少在于：所述第一区域和所述第一势垒层的上方形成所述第二势垒层后，去除所述第一势垒层上方的所述第二势垒层。相比实施例一，本实施例通过去除所述第一势垒层上方的所述第二势垒层，得到了平整度更高器件结构。
去除所述第一势垒层上方的所述第二势垒层的方法包括化学机械研磨、光刻刻蚀等工艺。本实施例的其他实施方案与实施例一相同，此处不再赘述。
综上所述，本发明提供了一种半导体器件结构的制备方法，包括如下步骤：提供一衬底，在所述衬底的上方形成沟道层；在所述沟道层的上方形成第一势垒层；将所述沟道层分为第一区域和第二区域，去除所述第一区域上方的所述第一势垒层；在所述第一区域的上方形成第二势垒层。本发明通过去除沟道层上方的第一势垒层并代以第二势垒层，提高了沟道层的二维电子气密度；通过对沟道层进行表面处理并二次外延生长第二势垒层，减少了因刻蚀损伤及异质材料原位生长所产生的界面缺陷，提升了器件性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种半导体器件结构的制备方法，其特征在于，包括如下步骤：
提供一衬底，在所述衬底的上方形成沟道层；
在所述沟道层的上方形成第一势垒层；
将所述沟道层分为第一区域和第二区域，去除所述第一区域上方的所述第一势垒层；
在所述第一区域的上方形成第二势垒层。
2.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述衬底包括SiC衬底或Si衬底，所述沟道层包括GaN层，所述第一势垒层包括AlGaN层，所述第二势垒层包括InAlN层。
3.根据权利要求2所述的半导体器件结构的制备方法，其特征在于，在所述衬底与所述沟道层之间还形成有过渡缓冲层。
4.根据权利要求3所述的半导体器件结构的制备方法，其特征在于，所述过渡缓冲层包括AlGaN层。
5.根据权利要求2所述的半导体器件结构的制备方法，其特征在于，形成所述第一势垒层和所述第二势垒层的方法包括MOCVD。
6.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，在所述第一区域的上方形成第二势垒层前，还包括对所述第一区域的所述第一势垒层进行表面处理工艺的步骤。
7.根据权利要求6所述的半导体器件结构的制备方法，其特征在于，所述表面处理工艺包括对所述第一势垒层的表面进行氧化以形成氧化层，并使用湿法刻蚀工艺去除所述氧化层。
8.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述第二势垒层除了形成于所述第一区域的上方外，还形成于所述第一势垒层的上方。
9.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，在形成所述第二势垒层后，还包括在所述第二势垒层的上方形成钝化层的步骤。
10.根据权利要求9所述的半导体器件结构的制备方法，其特征在于，所述钝化层包括SiN层。
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2020
- 2020-04-09 CN CN202010274326.9A patent/CN111430238B/zh active Active
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