WO2015159499A1 - 高電子移動度トランジスタ - Google Patents

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WO2015159499A1
WO2015159499A1 PCT/JP2015/001917 JP2015001917W WO2015159499A1 WO 2015159499 A1 WO2015159499 A1 WO 2015159499A1 JP 2015001917 W JP2015001917 W JP 2015001917W WO 2015159499 A1 WO2015159499 A1 WO 2015159499A1
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layer
recess
electron
nitride semiconductor
electron transit
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PCT/JP2015/001917
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大悟 菊田
哲生 成田
伊藤　健治
冨田　一義
松井　正樹
伸幸 大竹
安史 樋口
Original Assignee
株式会社デンソー
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    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Definitions

  • the present disclosure relates to a high electron mobility transistor.
  • an electron transit layer made of a nitride semiconductor and an electron supply layer made of a nitride semiconductor having a band gap larger than that of the nitride semiconductor forming the electron transit layer are heterojunction, two-dimensional electrons are formed along the heterojunction plane. Gas is formed.
  • a source electrode and a drain electrode are provided on the surface of the electron supply layer, and a gate electrode is formed at a position sandwiched between the source electrode and the drain electrode (that is, a position where the source electrode and the drain electrode are divided), the source electrode is driven by the potential of the gate electrode. And a phenomenon in which the resistance between the drain electrode changes. Transistors that use this phenomenon are known.
  • the above transistor is referred to as a high electron mobility transistor (HEMT).
  • HEMT high electron mobility transistor
  • an i-type nitride semiconductor having a low impurity concentration is used for the electron transit layer.
  • the HEMT threshold voltage is negative.
  • a technique for raising the threshold voltage toward the positive side has been proposed.
  • the electron supply layer is etched to form a recess. Etching is continued until the recess penetrates the electron supply layer and the electron transit layer is exposed at the bottom of the recess.
  • the etching is finished, an insulating film is formed on the wall surface of the recess, and a gate electrode is filled inside the insulating film.
  • the gate electrode is formed inside the recess while being covered with an insulating film.
  • the threshold voltage can be raised to the plus side by the technique of providing the gate electrode in the recess, the raising effect is unstable, and it is difficult to mass-produce HEMTs with uniform threshold voltages.
  • An object of the present disclosure is to provide a high electron mobility transistor with small variations in threshold voltage.
  • the high electron mobility transistor includes an electron transit layer, an electron supply layer, a recess, a gate insulating film, and a gate electrode.
  • the electron transit layer is formed of a nitride semiconductor.
  • the electron supply layer is formed of a nitride semiconductor having a larger band gap than the nitride semiconductor forming the electron transit layer, and is stacked on the electron transit layer.
  • the recess penetrates the electron supply layer from the upper surface of the electron supply layer and reaches the electron transit layer.
  • the insulating film covers the wall surface of the recess.
  • the gate electrode is formed in the recess while being covered with the gate insulating film.
  • the bottom surface of the recess is formed of an n-type nitride semiconductor.
  • the high electron mobility transistor since an n-type nitride semiconductor is formed on the bottom surface of the recess, generation of nitrogen defects can be suppressed and variation in threshold voltage can be suppressed.
  • FIG. 1 is a cross-sectional view showing a first stage of the manufacturing process of the HEMT according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a second stage of the manufacturing process of the HEMT of the first embodiment.
  • FIG. 3 is a cross-sectional view showing a third stage of the manufacturing process of the HEMT according to the first embodiment.
  • FIG. 4 is a cross-sectional view showing a fourth stage of the manufacturing process of the HEMT of the first embodiment.
  • FIG. 5 is a cross-sectional view showing a fifth stage of the manufacturing process of the HEMT according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing a sixth stage of the manufacturing process of the HEMT of the first embodiment.
  • FIG. 7 is a cross-sectional view of the HEMT of the first embodiment.
  • FIG. 8 is a cross-sectional view of the HEMT of the second embodiment.
  • FIG. 9 is a cross-sectional view of the HEMT of the third embodiment.
  • FIG. 10 is a cross-sectional view of the HEMT according to the fourth embodiment.
  • FIG. 11 is a cross-sectional view of the HEMT of the fifth embodiment.
  • FIG. 12 is a cross-sectional view of the HEMT of the sixth embodiment.
  • FIG. 13 is a cross-sectional view showing a first stage of the manufacturing process of the HEMT according to the seventh embodiment.
  • FIG. 13 is a cross-sectional view showing a first stage of the manufacturing process of the HEMT according to the seventh embodiment.
  • FIG. 14 is a cross-sectional view showing a second stage of the manufacturing process of the HEMT of the seventh embodiment.
  • FIG. 15 is a cross-sectional view showing a third stage of the manufacturing process of the HEMT of the seventh embodiment.
  • FIG. 16 is a cross-sectional view showing a fourth stage of the manufacturing process of the HEMT of the seventh embodiment.
  • FIG. 17 is a cross-sectional view showing a fifth stage of the manufacturing process of the HEMT according to the seventh embodiment.
  • FIG. 18 is a cross-sectional view showing a sixth stage of the manufacturing process of the HEMT of the seventh embodiment.
  • FIG. 19 is a cross-sectional view of the HEMT of the seventh embodiment.
  • FIG. 20 is a diagram showing the relationship between the Fermi level of GaN and the generation energy of nitrogen defects.
  • FIG. 21A is a diagram showing the surface potential before and after etching n-type GaN.
  • FIG. 21B is a diagram showing a surface potential before and after etching of p-type GaN.
  • the present inventors have studied the reason why the effect of raising the threshold voltage by providing the gate electrode in the recess is unstable, and found that the bottom surface of the recess is kept in the process of continuing etching until the electron transit layer is exposed on the bottom surface of the recess. It has been found that etching damage is applied to the electron transit layer exposed to the surface, and nitrogen defects are generated in the electron transit layer exposed on the bottom surface of the recess. It was found that the threshold voltage is not stable because the nitrogen defect becomes a trap for trapping electrons.
  • the above knowledge was utilized to create a HEMT having a structure in which an n-type nitride semiconductor is exposed on the bottom surface of the recess. If the n-type nitride semiconductor is exposed on the bottom surface of the recess, the generation of nitrogen defects can be suppressed, and the variation in threshold voltage can be suppressed.
  • the HEMT includes an electron transit layer formed of a nitride semiconductor, and an electron supply layer stacked on the electron transit layer.
  • the electron supply layer is formed of a nitride semiconductor having a larger band gap than the nitride semiconductor forming the electron transit layer, and a heterojunction interface is obtained between the electron transit layer and the electron supply layer.
  • a recess is formed which penetrates the electron supply layer from the upper surface of the electron supply layer and reaches the electron transit layer.
  • the wall surface of the recess is covered with a gate insulating film.
  • the gate electrode is formed in the recess while being covered with a gate insulating film. The gate electrode does not need to fill the recess, and the gate electrode only needs to be formed along the bottom and side surfaces of the recess.
  • the bottom surface of the recess is formed of an n-type nitride semiconductor (that is, the n-type nitride semiconductor is exposed on the bottom surface of the recess).
  • the n-type nitride semiconductor that forms the bottom surface of the recess may be a part of the electron transit layer.
  • an n-type nitride semiconductor region may be formed separately from the electron transit layer, and the n-type nitride semiconductor region may be exposed at the bottom surface of the recess.
  • the electron transit layer may be formed of an n-type nitride semiconductor, and the n-type nitride semiconductor may form a bottom surface of the recess.
  • an n-type nitride semiconductor region may be formed separately from the electron transit layer, and the n-type nitride semiconductor region may be exposed on the bottom surface of the recess.
  • an n-type nitride semiconductor layer may be formed below the electron transit layer, and the bottom surface of the recess may be formed of an n-type nitride semiconductor layer.
  • an n-type nitride semiconductor region may be formed in a part of the electron transit layer, and the recess bottom may be formed in the n-type nitride semiconductor region.
  • the electron transit layer can be formed of an i-type nitride semiconductor.
  • the threshold voltage can be raised to the plus side.
  • the threshold voltage can be raised to the plus side, and the raised threshold voltage can be stabilized.
  • a GaN layer may be formed above the electron supply layer.
  • the GaN layer becomes a cap layer, and the HEMT characteristics are stabilized.
  • the electron transit layer is made of GaN, and the electron supply layer is made of In 1-xy Al x Ga y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the distance from the interface between the gate insulating film in contact with the bottom surface of the gate electrode and the n-type nitride semiconductor to the back barrier layer is shorter than the distance at which the threshold voltage is positive and the normally-off characteristic is imparted.
  • a p-type or i-type nitride semiconductor layer is formed on the lower side (deep side) of the n-type nitride semiconductor layer, which becomes a back barrier layer.
  • a nitride semiconductor layer having a larger band gap is formed below (deep side) of the n-type nitride semiconductor layer, which becomes a back barrier layer.
  • a nitride semiconductor layer doped with carbon or iron is formed under the n-type nitride semiconductor layer (deep side), which becomes a back barrier layer.
  • an n-type nitride semiconductor layer that forms the bottom surface of the recess extends from the source electrode to the drain electrode.
  • an n-type nitride semiconductor region that forms the bottom surface of the recess is formed only in the recess formation range.
  • FIG. 7 shows a cross section of the HEMT of the first embodiment.
  • the HEMT includes a substrate 2, a buffer layer 4, a back barrier layer 6, an electron transit layer 8, an electron supply layer 10, an insulating film 12, a recess 16, a gate insulating film 18, a gate electrode 20, an interlayer insulating film 22, a source electrode 28, A drain electrode 30 is provided.
  • the buffer layer 4 is a crystal layer capable of growing GaN on a sapphire substrate or Si substrate, and can be omitted when a GaN substrate is used for the substrate 2.
  • the back barrier layer 6 is a layer that raises the threshold voltage to the positive side.
  • the various layers described in the third to fifth features are the back barrier layers.
  • an i-type GaN layer is used.
  • the back barrier layer may be a p-type GaN layer, a carbon-doped GaN layer, or an iron-doped GaN layer.
  • n-type GaN is used as the electron transit layer 8.
  • the electron transit layer 8 of the n-type nitride semiconductor layer also serves as a layer that forms the recess bottom surface.
  • AlGaN is used as the electron supply layer 10.
  • the electron supply layer 10 has a larger band gap than the nitride semiconductor (GaN in this embodiment) that forms the electron transit layer 8.
  • the recess 16 has a bottom surface 16a.
  • the gate insulating film 18 covers the wall surface (bottom surface and side surface) of the recess 16.
  • the gate electrode 20 is formed to fill the inside of the recess 16 with metal or doped polysilicon.
  • the gate electrode 20 does not need to fill the recess 16 and may be formed along the bottom and side surfaces of the recess.
  • the gate electrode 20 is formed between the source electrode 28 and the drain electrode 30 at a position where they are divided.
  • the resistance between the source electrode 28 and the drain electrode 30 varies depending on the potential of the gate electrode 20. Since the depletion layer spreads from the back barrier layer 6 into the electron transit layer 8, the threshold voltage is raised to the positive side and adjusted to a normally-off characteristic. When a positive voltage equal to or higher than the threshold voltage is applied to the gate electrode 20, electrons constituting the two-dimensional electron gas formed along the interface between the electron transit layer 8 and the electron supply layer 10 are converted into the source electrode 28 and the drain electrode 30. To move between.
  • the bottom surface 16a of the recess 16 is formed by a layer formed of an n-type nitride semiconductor (also used as the electron transit layer 8), and the nitride semiconductor that forms the bottom surface 16a of the recess 16 when the recess 16 is formed. Nitrogen defects are less likely to occur. Therefore, the threshold voltage is stabilized. That is, a HEMT with a stable threshold voltage can be mass-produced.
  • a buffer layer 4 a back barrier layer 6 made of i-type GaN, an electron transit layer 8 made of n-type GaN, an electron supply layer 10 made of AlGaN, and an insulating film are sequentially formed on the substrate 2. 12 are laminated.
  • the impurity concentration of the electron transit layer 8 made of n-type GaN is 1 ⁇ 10 15 cm ⁇ 3 or more and the thickness is 100 nm or less.
  • a resist layer 14 is formed on the surface of the insulating film 12 in which an opening 14a is formed in a formation area of a recess 16 to be described later.
  • the recess 16 is formed by dry etching from the opening 14a. In this step, etching is performed until the intermediate depth of the electron transit layer 8 is reached through the insulating film 12 and the electron supply layer 10. The distance from the bottom surface 16a of the recess 16 to the upper surface of the back barrier layer 6 is 5 nm or more. If the etching is completed with the electron transit layer 8 having a thickness of 5 nm or more remaining, no etching damage is applied to the back barrier layer 6.
  • the recess 16 When the recess 16 is formed by etching, the bottom surface 16a of the recess 16 is damaged. When the recess 16 is completed, etching energy is applied to a part of the electron transit layer 8 that becomes the bottom surface 16 a of the recess 16. If p-type or i-type is used for the electron transit layer 8, a nitrogen defect occurs in the electron transit layer 8 that becomes the bottom surface 16a of the recess 16 due to etching. Since nitrogen defects capture electrons, the threshold voltage is not stable when nitrogen defects occur. In this embodiment, the recess 16 is completed by etching the electron transit layer 8 made of n-type GaN.
  • the horizontal axis of FIG. 20 shows the Fermi level of GaN doped with impurities, the left side corresponds to GaN heavily doped with p-type impurities, the right side corresponds to GaN heavily doped with n-type impurities, The center of the direction corresponds to i-type GaN.
  • the vertical axis represents the generation energy of nitrogen defects. Obviously, GaN doped with n-type impurities has a higher generation energy of nitrogen defects.
  • the recess bottom surface 16a is etched under the condition that only energy less than the generation energy of nitrogen defects is applied to GaN doped with n-type impurities. Since GaN doped with n-type impurities has high nitrogen defect generation energy, etching can be performed while satisfying the above conditions.
  • GaN doped with an i-type or p-type impurity is used, the energy of generating nitrogen defects is low, so that an energy less than the energy of generating nitrogen defects is applied to the bottom surface of the recess. Can not be etched.
  • FIG. 21A and FIG. 21B show the results of measuring the surface potential at the bottom of the etching using X-ray photoelectron spectroscopy (XPS).
  • FIG. 21B shows the result of measuring p-type GaN
  • curve C2 shows before etching
  • curve C3 shows after etching.
  • FIG. 21A shows the result of measuring n-type GaN, and there is no change before and after etching.
  • the measurement result before etching is also C1
  • the measurement result after etching is also C1. It is confirmed that when the p-type GaN is etched, the recess bottom is altered, whereas when the n-type GaN is etched, the recess bottom is not altered.
  • FIG. 4 shows a stage in which the resist layer 14 shown in FIG. 3 is removed and a gate insulating film 18 is formed on the wall surface (bottom surface and side surface) of the recess 16 and the surface of the insulating film 12.
  • a gate insulating film 18 As the gate insulating film 18, an SiO 2 film, an SiN film, an Al 2 O 3 film, or the like can be used, and a low pressure CVD method, a plasma CVD method, an atomic layer deposition method, or the like is used as a deposition method. Can do.
  • FIG. 5 shows a state where the gate electrode 20 is formed.
  • the gate electrode 20 is formed so as to cover the wall surface (side wall and bottom surface) of the recess 16 while being surrounded by the gate insulating film 18.
  • the gate electrode 20 may reach the upper surface of the insulating film 12.
  • the gate electrode 20 is formed by patterning.
  • Al, Ni, Ti, W, Cu, TiN, TaN, poly-Si, or the like can be used.
  • FIG. 6 shows a stage where the interlayer insulating film 22 is formed. Openings 24 and 26 are formed in the interlayer insulating film 22. The opening 24 is formed at the source electrode formation position, and the opening 26 is formed at the drain electrode formation position.
  • FIG. 7 shows a state in which the source electrode 28 is formed in the opening 24 and the drain electrode 30 is formed in the opening 26.
  • Al, Ti, W, Cu, TiN, TaN, or the like can be used for the source electrode 28 and the drain electrode 30. As described above, the HEMT is manufactured.
  • the bottom surface 16a of the recess 16 is formed of n-type GaN, so that nitrogen defects are difficult to occur when the recess is etched, and the threshold voltage is stabilized.
  • the above structure enables mass production of HEMT with a stable threshold voltage.
  • an n-type GaN layer 8b is added between the electron transit layer 8a and the back barrier layer 6.
  • the bottom surface 16a of the recess 16 is formed by the n-type GaN layer 8b. Since the bottom surface 16a of the recess 16 is formed of the n-type GaN layer 8b, nitrogen defects are unlikely to occur on the bottom surface 16a. The threshold voltage is stabilized.
  • the electron transit layer 8a does not need to be n-type.
  • the electron transit layer 8a is formed of i-type GaN.
  • the electron mobility in the electron transit layer 8a can be maintained high, and a HEMT with low on-resistance and excellent response can be obtained.
  • the back barrier layer 6a may be formed of AlGaN.
  • a GaN layer 11 may be formed on the upper surface of the electron supply layer 10.
  • the GaN layer 11 becomes a cap layer and stabilizes the operation of the HEMT.
  • the electron supply layer 10a may be formed of InAlN. A band gap larger than that of GaN constituting the electron transit layer 8 is provided.
  • the electron supply layer may be formed of a plurality of layers.
  • the lower layer 10b is formed of an InGaN layer
  • the upper layer 10c is formed of an AlGaN layer.
  • the lower layer 10b may be formed of an InAlN layer or an AlN layer. Both have a larger band gap than GaN forming the electron transit layer 8.
  • the electron supply layer is formed of a plurality of layers, the electron density can be improved and the electron mobility can be improved.
  • a layer 7 serving both as a back barrier layer and an electron transit layer can also be used.
  • the threshold voltage is raised to the positive side. If it is said GaN, a two-dimensional electron gas will generate
  • the bottom surface 16a of the recess 16 is formed by the locally formed n-type GaN region 8d.
  • the n-type GaN region 8 d is a region that prevents a nitrogen defect from occurring when the recess 16 is formed, and may be in the range where the recess 16 is formed.
  • a buffer layer 4 an i-type GaN layer 7, an AlGaN electron supply layer 10, and an insulating film 12 are sequentially stacked on the substrate 2.
  • the existing electron transit layer 8 made of n-type GaN is not formed.
  • a resist layer 14 is formed on the surface of the insulating film 12 in which an opening 14a is formed in a formation range of a recess 16 to be described later. Then, a shallow recess 16b is formed by etching from the opening 14a. In this step, only the insulating film 12 is etched until the electron supply layer 10 is exposed. Alternatively, the insulating film 12 and the electron supply layer 10 may be etched to expose the layer 7. In the former case, the electron supply layer 10 is etched during the second recess formation etching described later.
  • FIG. 15 shows a stage after the n-type impurity is implanted using the resist layer 14 or the insulating film 12 as a mask after the shallow recess 16b is formed. At this time, impurities are implanted with energy that penetrates the electron supply layer 10 and reaches the layer 7. However, impurities remain in the layer 7 and are implanted with energy that does not penetrate the layer 7. As a result, an n-type GaN region 8c is formed.
  • FIG. 16 shows the stage of etching using the insulating film 12 as a mask.
  • the bottom surface of the recess that is not covered with the insulating film 12 is etched to complete the deep recess 16c.
  • etching is performed until the electron supply layer 10 is removed and the n-type GaN region is exposed on the bottom surface of the recess 16.
  • a region 8d in which the n-type GaN region 8c is thin remains.
  • FIG. 17 shows a stage where the gate insulating film 18 is formed, and corresponds to FIG. In the step shown in FIG. 18, the gate electrode 20 is formed.
  • FIG. 18 corresponds to FIG. Thereafter, the process of FIG. 6 is performed. Thereby, the structure of FIG. 19 is manufactured.

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Abstract

　高電子移動度トランジスタは、電子走行層（８）と、電子供給層（１０）と、リセス（１６）と、ゲート絶縁膜（１８）と、ゲート電極（２０）とを備える。前記電子走行層は窒化物半導体で形成されている。前記電子供給層は、前記電子走行層を形成する窒化物半導体より大きなバンドギャップを持つ窒化物半導体で形成されており、前記電子走行層上に積層されている。前記リセスは、前記電子供給層の上面から前記電子供給層を貫通して前記電子走行層に達している。前記絶縁膜は、前記リセスの壁面を被覆している。前記ゲート電極は、前記ゲート絶縁膜で覆われた状態で前記リセス内に形成されている。前記リセスの底面は、ｎ型の窒化物半導体で形成されている。

Description

高電子移動度トランジスタ 関連出願の相互参照
　本開示は、２０１４年４月１４日に出願された日本出願番号２０１４－８２６８１号に基づくもので、ここにその記載内容を援用する。
　本開示は、高電子移動度トランジスタに関する。
　窒化物半導体からなる電子走行層と、電子走行層を形成する窒化物半導体よりもバンドギャップが大きい窒化物半導体からなる電子供給層がヘテロ接合していると、ヘテロ接合面に沿って２次元電子ガスが形成される。電子供給層の表面にソース電極とドレイン電極を設け、ソース電極とドレイン電極に挟まれた位置（すなわちソース電極とドレイン電極を分断する位置）にゲート電極を形成すると、ゲート電極の電位によってソース電極とドレイン電極の間の抵抗が変化する現象が得られる。その現象を利用するトランジスタが知られている。本明細書では、上記のトランジスタを高電子移動度トランジスタ（ＨＥＭＴ）という。電子の移動度を高く保つために、電子走行層には、不純物濃度が低いｉ型の窒化物半導体を用いる。
　通常の条件下では、ＨＥＭＴの閾値電圧がマイナス電圧となる。閾値電圧をプラス側に向けて引き上げる技術が提案されている。特許文献１の技術では、電子供給層をエッチングしてリセスを形成する。リセスが電子供給層を貫通し、リセスの底面に電子走行層が露出するまでエッチングを続ける。リセスの底面に電子走行層が露出したらエッチングを終了し、リセスの壁面に絶縁膜を形成し、その絶縁膜の内側にゲート電極を充填する。ゲート電極は、絶縁膜で覆われた状態でリセスの内側に形成される。ゲート電極をリセス内に設けることによって、閾値電圧がプラス側に引き上げられる。
　ゲート電極をリセス内に設ける技術によって閾値電圧をプラス側に引き上げることができるものの、その引き上げ効果は不安定であり、閾値電圧が揃ったＨＥＭＴを量産することは難しい。
国際公開　ＷＯ２００３／０７１６０７号公報
　本開示の目的は、閾値電圧のばらつきが小さい高電子移動度トランジスタを提供することである。
　本開示の一態様に係る高電子移動度トランジスタは、電子走行層と、電子供給層と、リセスと、ゲート絶縁膜と、ゲート電極とを備える。前記電子走行層は窒化物半導体で形成されている。前記電子供給層は、前記電子走行層を形成する窒化物半導体より大きなバンドギャップを持つ窒化物半導体で形成されており、前記電子走行層上に積層されている。前記リセスは、前記電子供給層の上面から前記電子供給層を貫通して前記電子走行層に達している。前記絶縁膜は、前記リセスの壁面を被覆している。前記ゲート電極は、前記ゲート絶縁膜で覆われた状態で前記リセス内に形成されている。前記リセスの底面は、ｎ型の窒化物半導体で形成されている。
　前記高電子移動度トランジスタは、前記リセスの底面にｎ型の窒化物半導体が形成されているため、窒素欠陥の発生を抑えることができ、閾値電圧のばらつきを抑制することができる。
　本開示における上記あるいは他の目的、構成、利点は、下記の図面を参照しながら、以下の詳細説明から、より明白となる。図面において、
図１は、第１実施例のＨＥＭＴの製造工程の第１段階を示す断面図である。 図２は、第１実施例のＨＥＭＴの製造工程の第２段階を示す断面図である。 図３は、第１実施例のＨＥＭＴの製造工程の第３段階を示す断面図である。 図４は、第１実施例のＨＥＭＴの製造工程の第４段階を示す断面図である。 図５は、第１実施例のＨＥＭＴの製造工程の第５段階を示す断面図である。 図６は、第１実施例のＨＥＭＴの製造工程の第６段階を示す断面図である。 図７は、第１実施例のＨＥＭＴの断面図である。 図８は、第２実施例のＨＥＭＴの断面図である。 図９は、第３実施例のＨＥＭＴの断面図である。 図１０は、第４実施例のＨＥＭＴの断面図である。 図１１は、第５実施例のＨＥＭＴの断面図である。 図１２は、第６実施例のＨＥＭＴの断面図である。 図１３は、第７実施例のＨＥＭＴの製造工程の第１段階を示す断面図である。 図１４は、第７実施例のＨＥＭＴの製造工程の第２段階を示す断面図である。 図１５は、第７実施例のＨＥＭＴの製造工程の第３段階を示す断面図である。 図１６は、第７実施例のＨＥＭＴの製造工程の第４段階を示す断面図である。 図１７は、第７実施例のＨＥＭＴの製造工程の第５段階を示す断面図である。 図１８は、第７実施例のＨＥＭＴの製造工程の第６段階を示す断面図である。 図１９は、第７実施例のＨＥＭＴの断面図である。 図２０は、ＧａＮのフェルミレベルと窒素欠陥の生成エネルギーの関係を示す図である。 図２１Ａは、ｎ型のＧａＮのエッチング前後の表面ポテンシャルを示す図である。 図２１Ｂは、ｐ型のＧａＮのエッチング前後の表面ポテンシャルを示す図である。
　本開示の実施例について説明する前に、本発明者らが本開示を想到するに至った経緯を説明する。
　本発明者らが、ゲート電極をリセス内に設けることによる閾値電圧の引き上げ効果が不安定である理由を研究したところ、リセスの底面に電子走行層が露出するまでエッチングを続ける工程でリセスの底面に露出する電子走行層にエッチングダメージが加えられ、リセスの底面に露出する電子走行層に窒素欠陥が生じるためであることが判明した。窒素欠陥は電子を捕捉するトラップとなってしまうために閾値電圧が安定しないことが判明した。
　そこで、エッチングしても窒素欠陥が生じない（あるいは窒素欠陥が生じにくい）技術を研究した。その結果、下記が判明した。上記したように、電子の移動度を高く保つために、電子走行層には不純物濃度が低いｉ型の窒化物半導体を用いることが多い。ｉ型の窒化物半導体であると、エッチングによって窒素欠陥が生じやすい。ｐ型の窒化物半導体であっても同様であり、エッチングによって窒素欠陥が生じやすい。それに対してｎ型の窒化物半導体であれば、エッチングしても窒素欠陥が生じない（あるいは窒素欠陥が生じにくい）。
　本開示の技術では、上記知見を活用し、リセスの底面にｎ型の窒化物半導体が露出する構造のＨＥＭＴを創作した。リセスの底面にｎ型の窒化物半導体が露出する構造であれば、窒素欠陥の発生を抑えることができ、閾値電圧の変動を抑えることができる。
　本開示の一態様に係るＨＥＭＴは、窒化物半導体で形成されている電子走行層と、電子走行層上に積層されている電子供給層を備えている。電子供給層は、電子走行層を形成する窒化物半導体より大きなバンドギャップを持つ窒化物半導体で形成されており、電子走行層と電子供給層の間にヘテロ接合界面が得られる。
　上記ＨＥＭＴでは、電子供給層の上面から電子供給層を貫通して電子走行層に達しているリセスが形成されている。そのリセスの壁面はゲート絶縁膜で被覆されている。ゲート電極は、ゲート絶縁膜で覆われた状態でリセス内に形成されている。ゲート電極がリセスを埋め尽くす必要はなく、ゲート電極がリセスの底面と側面に沿って形成されていればよい。
　上記ＨＥＭＴでは、リセスの底面がｎ型の窒化物半導体で形成されている（すなわちリセスの底面にｎ型の窒化物半導体が露出している）。リセスの底面を形成するｎ型の窒化物半導体は、電子走行層の一部であってもよい。あるいは、電子走行層とは別にｎ型の窒化物半導体領域を形成し、そのｎ型の窒化物半導体領域がリセスの底面に露出するようにしてもよい。
　電子走行層をｎ型の窒化物半導体で形成し、そのｎ型の窒化物半導体がリセスの底面を形成する構造であってもよい。
　あるいは、電子走行層とは別にｎ型の窒化物半導体領域を形成し、そのｎ型の窒化物半導体領域がリセスの底面に露出するようにしてもよい。例えば、電子走行層の下側にｎ型の窒化物半導体層を形成し、リセスの底面がｎ型の窒化物半導体層で形成される構造でもよい。あるいは、電子走行層の一部にｎ型の窒化物半導体領域を形成し、リセスの底面がｎ型の窒化物半導体領域内に形成される構造でもよい。電子走行層とは別にｎ型の窒化物半導体を設ける場合には、ｉ型の窒化物半導体で電子走行層を形成することができる。
　リセスの底面にｎ型の窒化物半導体が露出している構造によると、窒素欠陥の発生が抑えられて閾値電圧が安定する一方において、閾値電圧をプラス側に引き上げる効果は減少する。電子走行層の下側にバックバリヤ層を形成すれば、閾値電圧をプラス側に引き上げることができる。電子走行層の下側にバックバリヤ層を形成する技術と併用すれば、閾値電圧をプラス側に引き上げることができ、引き上げられた閾値電圧を安定化させることができる。
　電子供給層の上側にＧａＮ層を形成してもよい。ＧａＮ層がキャップ層となり、ＨＥＭＴの特性が安定する。
　以下、本明細書で開示する技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（第１特徴）電子走行層はＧａＮで形成され、電子供給層はＩｎ１－ｘ－ｙＡｌｘＧａｙＮ（０≦ｘ≦１，０≦ｙ＜１，０≦ｘ＋ｙ≦１）で形成されている。
（第２特徴）ゲート電極の底面に接するゲート絶縁膜とｎ型窒化物半導体の界面からバックバリヤ層までの距離は、閾値電圧が正となってノーマリオフの特性を付与する距離より短い。
（第３特徴）ｎ型窒化物半導体層の下側（深部側）に、ｐ型またはｉ型の窒化物半導体層が形成されており、それがバックバリヤ層となる。
（第４特徴）ｎ型窒化物半導体層の下側（深部側）に、それよりバンドギャップが大きい窒化物半導体の層が形成されており、それがバックバリヤ層となる。
（第５特徴）ｎ型窒化物半導体層の下側（深部側）に、炭素または鉄がドープされた窒化物半導体の層が形成されており、それがバックバリヤ層となる。
（第６特徴）半導体基板を平面視したときに、リセスの底面を形成するｎ型窒化物半導体の層が、ソース電極からドレイン電極まで延びている。
（第７特徴）半導体基板を平面視したときに、リセスの底面を形成するｎ型窒化物半導体の領域が、リセスの形成範囲にのみ形成されている。
　（第１実施例）
　図７は第１実施例のＨＥＭＴの断面を示している。ＨＥＭＴは、基板２、バッファ層４、バックバリヤ層６、電子走行層８、電子供給層１０、絶縁膜１２、リセス１６、ゲート絶縁膜１８、ゲート電極２０、層間絶縁膜２２、ソース電極２８、ドレイン電極３０を備える。基板２として、サファイア基板、Ｓｉ基板、またはＧａＮ基板を用いることができる。バッファ層４は、サファイア基板またはＳｉ基板上にＧａＮを成長可能とする結晶層であり、基板２にＧａＮ基板を用いる場合は省略可能である。バックバリヤ層６は、閾値電圧を正側に引き上げる層である。上記の第３特徴～第５特徴に記載した種々の層がバックバリヤ層となる。本実施例では、ｉ型のＧａＮ層を用いる。これに代えて、ｐ型のＧａＮ層，炭素をドープしたＧａＮ層，あるいは鉄をドープしたＧａＮ層によってバックバリヤ層としてもよい。
　電子走行層８として、本実施例では、ｎ型のＧａＮを用いる。本実施例では、ｎ型の窒化物半導体層の電子走行層８が、リセス底面を形成する層を兼ねる。電子供給層１０として、本実施例ではＡｌＧａＮを用いる。電子供給層１０は、電子走行層８を形成する窒化物半導体（本実施例ではＧａＮ）より大きなバンドギャップを持っている。リセス１６は、底面１６ａを有する。ゲート絶縁膜１８は、リセス１６の壁面（底面と側面）を覆っている。ゲート電極２０は、金属またはドープされたポリシリコンにより、リセス１６の内側を埋めるように形成されている。ゲート電極２０は、リセス１６を埋め尽くす必要はなく、リセスの底面と側面に沿って形成されていればよい。ゲート電極２０は、ソース電極２８とドレイン電極３０の間であって、両者を分断する位置に形成されている。
　本実施例のＨＥＭＴは、ゲート電極２０の電位によって、ソース電極２８とドレイン電極３０の間の抵抗が変化する。バックバリヤ層６から電子走行層８内に空乏層が広がるために、閾値電圧が正側に引き上げられ、ノーマリオフの特性に調整されている。ゲート電極２０に閾値電圧以上の正電圧を印加すると、電子走行層８と電子供給層１０の界面に沿って形成されている２次元電子ガスを構成している電子がソース電極２８とドレイン電極３０の間を移動して導通する。リセス１６の底面１６ａは、ｎ型の窒化物半導体で形成されている層（電子走行層８を兼用する）によって形成されており、リセス１６の形成時にリセス１６の底面１６ａを形成する窒化物半導体に窒素欠陥が生じにくくなっている。そのために閾値電圧が安定する。すなわち閾値電圧が安定したＨＥＭＴを量産することができる。
　図７のＨＥＭＴは、図１～図６に示す工程を経て製造される。
　図１に示す工程では、基板２上に、順に、バッファ層４、ｉ型のＧａＮからなるバックバリヤ層６、ｎ型のＧａＮからなる電子走行層８、ＡｌＧａＮからなる電子供給層１０、絶縁膜１２を積層する。ｎ型のＧａＮからなる電子走行層８の不純物濃度は、１×１０１５ｃｍ－３以上とし、その厚みは１００ｎｍ以下とする。
　図２に示す工程では、絶縁膜１２の表面に、後記するリセス１６の形成範囲に開口１４ａが形成されているレジスト層１４を形成する。
　図３に示す工程では、開口１４ａからドライエッチングしてリセス１６を形成する。この工程では、絶縁膜１２と電子供給層１０を貫通して電子走行層８の中間深さに達するまでエッチングする。リセス１６の底面１６ａからバックバリヤ層６の上面までの距離が５ｎｍ以上とする。５ｎｍ以上の電子走行層８が残っている状態でエッチングを終了すると、バックバリヤ層６にエッチングダメージが加えられることがない。
　エッチングしてリセス１６を形成すると、リセス１６の底面１６ａに損傷が生じる。リセス１６の完成時には、電子走行層８の一部であってリセス１６の底面１６ａとなる部位にエッチングエネルギーが加えられる。仮に、電子走行層８にｐ型又はｉ型を用いていると、エッチングによって、リセス１６の底面１６ａとなる電子走行層８に窒素欠陥が生じる。窒素欠陥は、電子を捕捉してしまうことから、窒素欠陥が生じると閾値電圧が安定しない。本実施例では、ｎ型のＧａＮからなる電子走行層８をエッチングすることで、リセス１６が完成する。
　図２０の横軸は、不純物がドープされたＧａＮのフェルミレベルを示し、左側はｐ型不純物が濃くドープされたＧａＮに対応し、右側はｎ型不純物が濃くドープされたＧａＮに対応し、左右方向の中央はｉ型のＧａＮに対応する。縦軸は、窒素欠陥の生成エネルギーを示している。明らかに、ｎ型不純物がドープされたＧａＮほど、窒素欠陥の生成エネルギーが高い。
　本実施例では、リセス底面１６ａに、ｎ型不純物がドープされたＧａＮに対する窒素欠陥の生成エネルギー未満のエネルギーしか加えない条件でエッチングする。ｎ型不純物がドープされたＧａＮの窒素欠陥生成エネルギーが高いので、上記の条件を満たしながらエッチングすることができる。
　仮にｉ型またはｐ型不純物がドープされたＧａＮを用いると、窒素欠陥の生成エネルギーが低いために、窒素欠陥の生成エネルギー未満のエネルギーしかリセス底面に加えないという条件ではＧａＮからなる電子走行層８をエッチングすることができない。
　図２１Ａおよび図２１Ｂは、エッチング底面における表面ポテンシャルをX-ray photoelectron spectroscopy（ＸＰＳ）で測定した結果を示している。具体的には、図２１Ｂは、ｐ型のＧａＮを測定した結果を示し、カーブＣ２はエッチング前を示し、カーブＣ３はエッチング後を示している。これに対して、図２１Ａは、ｎ型のＧａＮを測定した結果を示し、エッチングの前後を通して変化がない。エッチング前の測定結果もＣ１であり、エッチング後の測定結果もＣ１である。ｐ型のＧａＮをエッチングすると、リセス底面が変質するのに対し、ｎ型のＧａＮをエッチングすると、リセス底面が変質しないことが確認される。
　図４は、図３に示したレジスト層１４を除去し、リセス１６の壁面（底面と側面）ならびに絶縁膜１２の表面にゲート絶縁膜１８を形成した段階を示す。ゲート絶縁膜１８には、ＳｉＯ２膜、ＳｉＮ膜、あるいはＡｌ２Ｏ３膜などを使用することができ、堆積手法には、減圧ＣＶＤ法、プラズマＣＶＤ法、原子層堆積法などを利用することができる。
　図５は、ゲート電極２０を形成した状態を示している。ゲート電極２０は、ゲート絶縁膜１８で取り囲まれた状態でリセス１６の壁面（側壁と底面）を覆うように形成する。ゲート電極２０は、絶縁膜１２の上面上にまで達していてもよい。パターニングしてゲート電極２０を形成する。ゲート電極２０には、Ａｌ，Ｎｉ，Ｔｉ，Ｗ，Ｃｕ，ＴｉＮ，ＴａＮ，ｐｏｌｙ－Ｓｉなどを用いることができる。
　図６は、層間絶縁膜２２を形成した段階を示す。層間絶縁膜２２には、開口２４，２６が形成されている。開口２４はソース電極形成位置に形成されており、開口２６はドレイン電極形成位置に形成されている。
　図７は、開口２４にソース電極２８を形成し、開口２６にドレイン電極３０を形成した状態を示している。ソース電極２８とドレイン電極３０には、Ａｌ，Ｔｉ，Ｗ，Ｃｕ，ＴｉＮ，ＴａＮなどを用いることができる。以上によって、ＨＥＭＴが製造される。
　上記のＨＥＭＴは、リセス１６の底面１６ａがｎ型のＧａＮで形成されており、リセスのエッチング時に窒素欠陥が発生しづらく、閾値電圧が安定する。上記構造は、閾値電圧が安定したＨＥＭＴの量産を可能とする。
　以下ではその他の実施例を説明する。既に説明した部材と同一または均等部材には同じ参照番号を用い、重複説明を省略する。
　（第２実施例）
　図８に示すように、本実施例では、電子走行層８ａとバックバリヤ層６の間に、ｎ型ＧａＮ層８ｂが追加されている。リセス１６の底面１６ａはｎ型ＧａＮ層８ｂによって形成されている。ｎ型ＧａＮ層８ｂでリセス１６の底面１６ａが形成されているために、底面１６ａに窒素欠陥が生じにくい。閾値電圧が安定する。
　電子走行層８ａとは別にｎ型ＧａＮ層８ｂを設ける技術によると、電子走行層８ａをｎ型とする必要がなくなる。本実施例では、電子走行層８ａをｉ型のＧａＮで形成する。ｉ型のＧａＮで電子走行層８ａを形成すると、電子走行層８ａにおける電子の移動度を高く維持することができ、オン抵抗が低く、応答性に優れたＨＥＭＴを得ることができる。
　（第３実施例）
　図９に示すように、バックバリヤ層６ａをＡｌＧａＮで形成してもよい。
　（第４実施例）
　図１０に示すように、電子供給層１０の上面にＧａＮ層１１を形成してもよい。ＧａＮ層１１はキャップ層となり、ＨＥＭＴの動作を安定させる。
　（第５実施例）
　図１１に示すように、電子供給層１０ａをＩｎＡｌＮで形成してもよい。電子走行層８を構成するＧａＮよりも大きなバンドギャップを備えている。
　（第６実施例）
　図１２に示すように、電子供給層を複数層で形成してもよい。第６実施例では、下層１０ｂをＩｎＧａＮ層で形成し、上層１０ｃをＡｌＧａＮ層で形成する。下層１０ｂは、ＩｎＡｌＮ層で形成してもよいし、ＡｌＮ層で形成してもよい。いずれも、電子走行層８を形成するＧａＮよりも大きなバンドギャップを備えている。電子供給層を複数層で形成すると、電子密度を向上させたり、電子の移動度を向上させることができる。
　(第７実施例)
　図１９に示すように、バックバリヤ層と電子走行層を兼用する層７を用いることもできる。層７にｐ型ＧａＮ，炭素をドープしたＧａＮ，あるいは鉄をドープしたＧａＮを用いると、閾値電圧が正側に引き上げられる。上記のＧａＮであれば、ＡｌＧａＮからなる電子供給層１０との界面に２次元電子ガスが発生し、電子走行層を兼用する。
　閾値電圧を安定させるために、局所的に形成されたｎ型のＧａＮ領域８ｄによってリセス１６の底面１６ａが形成される。ｎ型のＧａＮ領域８ｄは、リセス１６の形成の際に窒素欠陥が生じないようにする領域であり、リセス１６の形成範囲にあればよい。
　図１３～１８は、図１９に示すＨＥＭＴの製造工程を示している。
　図１３に示す工程では、基板２上に、順に、バッファ層４、ｉ型のＧａＮからなる層７、ＡｌＧａＮからなる電子供給層１０、絶縁膜１２を積層する。図１では存在するｎ型のＧａＮからなる電子走行層８は形成しない。
　図１４に示す工程では、絶縁膜１２の表面に、後記するリセス１６の形成範囲に開口１４ａが形成されているレジスト層１４を形成する。そして、開口１４ａからエッチングして浅いリセス１６ｂを形成する。この工程では、絶縁膜１２のみをエッチングして電子供給層１０が露出するまでエッチングする。あるいは、絶縁膜１２と電子供給層１０をエッチングして層７を露出させてもよい。前者の場合、後で説明する２回目のリセス形成用エッチングの際に、電子供給層１０がエッチングされる。
　図１５は、浅いリセス１６ｂが形成された後に、レジスト層１４または絶縁膜１２をマスクにしてｎ型不純物を注入した後の段階を示している。この際には、不純物が電子供給層１０を貫通して層７に達するエネルギーで注入する。ただし、不純物が層７に留まり、層７を貫通しないエネルギーで注入する。この結果、ｎ型のＧａＮ領域８ｃが形成される。
　図１６は、絶縁膜１２をマスクにしてエッチングした段階を示している。この工程では、絶縁膜１２で被覆されていないリセス底面がエッチングされ、深いリセス１６ｃが完成する。この工程では、電子供給層１０が除去され、リセス１６の底面にｎ型のＧａＮ領域が露出するまでエッチングする。リセス１６の底面１６ａには、ｎ型のＧａＮ領域８ｃの厚みが薄くなった領域８ｄが残る。
　図１７は、ゲート絶縁膜１８を形成した段階を示しており、図４に対応する。図１８に示す工程では、ゲート電極２０を形成する。図１８は図５に対応する。それ以降は、図６の工程を実施する。それによって、図１９の構造が製造される。
　以上、本開示の具体例を詳細に説明したが、これらは例示に過ぎず、以上に例示した具体例を様々に変形、変更可能である。
　また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、上記の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (7)

  1. 　窒化物半導体で形成されている電子走行層（８）と、
    　前記電子走行層を形成する窒化物半導体より大きなバンドギャップを持つ窒化物半導体で形成されており、前記電子走行層上に積層されている電子供給層（１０）と、
    　前記電子供給層の上面から前記電子供給層を貫通して前記電子走行層に達しているリセス（１６）と、
    　前記リセスの壁面を被覆しているゲート絶縁膜（１８）と、
    　前記ゲート絶縁膜で覆われた状態で前記リセス内に形成されているゲート電極（２０）を備え、
    　前記リセスの底面がｎ型の窒化物半導体で形成されている高電子移動度トランジスタ。
  2. 　前記電子走行層の下側に形成されたバックバリヤ層（６）をさらに備える請求項１に記載の高電子移動度トランジスタ。
  3. 　前記電子走行層がｎ型の窒化物半導体で形成されており、前記ｎ型の窒化物半導体が前記リセスの底面を形成している請求項１または２に記載の高電子移動度トランジスタ。
  4. 　前記電子走行層の下側に、前記リセスの底面を形成するｎ型の窒化物半導体の層（８ｂ）が形成されている請求項１または２に記載の高電子移動度トランジスタ。
  5. 　前記電子走行層の一部に、前記リセスの底面を形成するｎ型の窒化物半導体の領域（８ｄ）が形成されている請求項１または２に記載の高電子移動度トランジスタ。
  6. 　前記電子走行層がｉ型の窒化物半導体で形成されている請求項４または５に記載の高電子移動度トランジスタ。
  7. 　前記電子供給層の上側に、ＧａＮ層（１１）が形成されている請求項１～６のいずれかの１項に記載の高電子移動度トランジスタ。
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