TW460978B - A semiconductor device and its fabrication method - Google Patents

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Akira Asai
Teruhito Oonishi
Takeshi Takagi
Tohru Saitoh
Yoshihiro Hara
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Matsushita Electric Ind Co Ltd
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A7 4 R 0978 B7_;_ 五、發明說明（1 ) ' [發明所屬之技術領域] (請先閱讀背面之注意事項再填寫本頁) 本發明係有關一種半導體裝置及其製造方法，尤其有關 異質接合雙載子電晶體、包含它之Bi-CM〇S裝置及它們的 製造方法。 [習知技術] 近年來，於異質接合雙載子電晶體（HBT)之開發上有了急 速的進展。所述HBT係藉由使形成於矽基板上之雙載子電 晶體包含Si/SiGe、Si/SiC(碳化矽）等異質接合结構，以使 它具有更優良的傳導特性並實現它於高頻區域之動作者。 所述HBT係於矽基板上使SiGe層磊晶生長，從而利用該Si / SiGe異質接合结構者。於該HBT中，能够實現以前不用 GaAs (砷化鎵）等化合物半導體基板的電晶體，就不能實現 之於高頻區域之動作。因所述HBT係由矽基板、Si Ge層 之類的，可應用通用之矽加工技術而形成之部件所構成者， 故它具有高積集度及低成本等大優點。特別是，藉由在共有 之一矽基板上形成HBT及MOS電晶體（MOSFET)並將它們 積集起來，便能構成髙性能的__Bi-CM〇S裝置》該Bi-CM〇S 裝置作爲可應用於通信方面之系統LSI很有前途。 經濟部智慧財產局員工消費合作社印製 是以，到目前爲止，作爲BiCM〇_S裝置中之雙載子電晶體， 已經設計並試製了包含Si/ Sil-xGex、Si/ Sii-yCy等異質接 合结構之HBl 尤其是，於Si/Sit-xGex型HBT中，藉由利 用Si與Ge基本上可完全混溶的性質及帶隙因所加之應變 而發生變化的性質，便能連續地調節帶隙。因爲如此，所述 Si/Sil-xGex型HBT被視爲有前途者。從而，曾經提出了很 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 0 9 7 8 A7 B7 五、發明說明（2) 多有關在共有之矽基板上形成僅包含Si層之M OSFET及Si / Sii-xGexS HBT 之 SiGe-BiCMOS 裝置的方案。 (請先閱讀背面之注意事項再填寫本頁) 以前，要形成SiGe-BiCMOS裝置時，一般情況爲：同時形成 其中之MOSFET及亦即，藉由同時形成之方法，來謀 求製程之簡化。舉例而言，用MOSFET之-極絶缘膜來規定 HBT之集「極開口^|3;藉由將一層多晶矽膜圖案化，以形成 MOSFET之閘極及HBT之基極。 要提高MOSFET之性能，就要在高温下進行熱處理，然而 在同時形成M〇gFET及ΗΒΤ之場合，就要抑制熱處理温度 以免HB丁之性能降低。因此，於設計尺寸相同的條件下，將 普通的CMOS裝置中之MOSFET與SiGe-BiCMOS装置中之 MOSFET的性能做一下比較，其結果爲：相較於普通的 CMOS裝置中之MOSFET, SiGe-BiCM〇S裝置中之MOSFET • » 的性能還來得差。 經濟部智慧財產局員工消費合作社印製 於是，現在認爲：要形成高性能的SiGe-BiCM〇S裝置，首先 形成熱處理温度高之MOSFET，然後，再形成HB丁之方法比 較有利。再者，由於對標準的__C Μ〇S裝置之製造線而言，G e 係一個雜質，因此，爲了避免Ge混入MOSFET中，最好將 MOSFET與HBT之製程分開來―進行。特別是，在無SiGe-BiCMOS裝置專用的製造線之埸合，一定要明確地·分開兩者 之製造過程。因而，現在一般認爲：於SiGe-BiCM〇S裝置之 製造過程中，不是同時形成MOSFET'與HBT，而是先形成 MOSFET之後，再形成HBT之順序比較有利。 圖12係按首先形成MOSFET後，再形成HBT之順序來進 -5- 本紙張尺度適用十國國家標準（CNS)A4規格（210 X 297公釐） 4 6 097 8 A7 __B7_ 五、發明說明（3 ) (請先閱讀背面之注意事項再填寫本頁) 行SiGe-BiCMOS裝置之製造過程而成之習知之HBT的截 面圖。如該圖所示，以（001)面爲主面的矽基板500之上部形 成丨米度爲1 μτη之反向缓變井（retro grade well) 501，它包含 藉由磊晶生長法、離子植入法等而被導入之磷等N型雜質。 矽基板500之表面附近區域之N型雜質濃度被調節爲IX 1017原子.'cm-3左右。又，作爲元件隔離，形成有填入氧化矽 之淺渠溝5 0 3與由未摻雜多晶矽膜5 0 5及包圍多晶矽膜5 0 5 之氧化矽膜506所構成之深渠溝504。渠溝5 03、 504之深 度分別爲 0 · 3 5 μιη、2 μτη左右。 此夕卜，於矽基板500内，由渠溝503所夾之區域裏形成集極 層502。於矽基板500内，還形成用來與集極接觸之Ν +集極 抽出層507。所形成之Ν+集極抽出層507與集極層502之 間存在有淺渠溝5 0 3。 經濟部智慧財產局員工消費合作社印製 而且，於矽基板500上，形成具有集極開口部510之、厚度 約爲30nm之第一沈積氧化膜508。矽基板500之上面當中， 露出於集極開口部510的部分上，層疊已摻雜P型雜質之厚 度約爲60nm之Sil-xGex層及_厚度約爲10nm之Si層，從而 形成 Si/Sil-xGex 層 511a。於是，Si/Sil-xGex 層 511a 的中 央部（即下述之基極開口部518的下方區域）之下部能做爲 内部基極519之用；Si/Sii-xGex層的中央部之上部能做爲 射極層之用》 在Si/Sil-xGex層511a及第一沈積氧化膜508上，形成有 厚度约爲30nm之蝕刻中止用之第二沈積氧化膜512,並在 該第二沈積氧化膜512中形成有基極接合用開口部514及 -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 4 6 097 8 B7_ 五、發明說明（4 ) 基極開口部518。又，在第二沈積氧化膜512上延伸形成填 充基極接合用開口部514之、厚度約爲150nm之P+多晶矽 層515及第三沈積氧化膜517»由上述Si/Sii-xGex層511 中除了基極開口部518下方區域以外的部分及P +多晶矽層 515構成外部基fes 516» 再者，P +多晶矽層515及第三沈積氧化膜517中，位於第二 沈積氧化膜512的基極開口部518上方之部分開著口。於 P+多晶矽層515之側面，形成厚度約爲30nm之第四沈積氧 化膜5 20,並在第四沈積氧化膜520上形成由多晶矽所構成 之、厚度約爲100 am之側壁521。又，在第三沈積氧化膜517 上延伸形成填充基極開口部518之N +多晶矽層529,該N + 多晶矽層529能做爲射極抽出電極之用。靠著所述第四沈 積氧化膜520, P +多晶矽層515與N +多晶矽層529彼此電 絶缘，並同時，從P +多晶矽層515向N +多晶矽層529之雜質 之擴散也得到了阻止。此外，由第三沈積氧化膜5 1 7使P + 多晶矽層515之上面與N +多晶矽層529絶缘。N +多晶矽層 529及P +多晶矽層515之外側面係由側壁523所覆蓋住。 並且，於集極抽出層507、P +多晶矽層515及N +多晶矽層 529之表面，分別形成鈦矽化物層' 524。再者，整個基板係由 層間絶缘膜525所覆蓋住，並在N +集極抽出層507、外部基 極之一部分的P +多晶砂層515及射極抽出電極即_N +多晶 矽層5 29上，分別形成穿過層間絶缘膜5 2 5而到達各自的鈦 矽化物層524之連接孔。此外，還形成填充所述各連接孔之 鎢插塞526及與各鎢插塞526連接，在層間絶缘膜525上延 -7- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 装--------訂---------線 經濟部智慧財產局員Η消費合作社印製 A7 460978 __B7___ 五、發明說明（5 ) 仲之金屬配線5 27。 (請先閱讀背面之注意事項再填寫本頁) 另夕卜，基極開口部518之寬度W1係由後述之第二沈積氧 化膜5 1 2之濕式蝕刻量所規定者。又，内部基極5 1 9及外部 基極516當中，與集極層502形成PN接合之實質的基極部 分，則係Si/Sil-xGex層511a與集極層502接觸的部分，所 述實質的基極部分之寬度係由第一沈積氧化膜508之集極 開口部510之寬度W3所規定者。 此外，Sh-xGex®.之大部分係由硼（Β)等Ρ型雜質所摻雜者， 其濃度约爲2 X 1 0 18原子c m _3左右。S i層係藉由從N +多晶 矽層5 29中之磷（P)等N型雜質之擴散而被摻雜者，它具有 沿著基板深度方向，從1 X 102°原子.cm—3變化到1 X Γ017原 子· cm—3左右之濃度分布。此處，與SinGex層連續形成Si 層的理由係在於：藉由將上方之N +多晶矽層529的下面從 PN接合部隔離開，以便防止多存在於N+多晶矽層5 29之界 面能階及缺陷所致之載子的再結合。 經t部智慧財產局員工消費合作社印製 另一方面，活性區之寬度W2係由淺渠溝5 03彼此間之距 離所規定者。由於活性區-隔-接合部Rai(即活性區與元件 隔離之接合部）係如矽與氧化矽般之異質材料間之接合部， 所以易於産生流過界面能階之漏·電流。因此，將活性區之寬 度W2設計得較集極開口部.510之寬度W3爲大，以.使活性 區-隔離接合部Ral位於外側，藉而儘量減少漏電流的影響。 又，在第一沈積氧化膜508上形成有SiGe島511b。此非 故意形成者.，而是，如下所述，在用 UHV-CVD(超高真空化學 氣相沈積法）形成Si/Sil-xGex層5Ua的過程中，附著於第 -8 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 d 6 097 8 __B7__ 五、發明說明（6 ) 一沈積氧化膜508之Si、 Ge原子發生凝聚而形成者。 以下，兹就圖12所示之HB丁之製造過程，佐以圖13 (a)〜 圖16説明之。圖13 (a)〜圖16係顯示習知之HBT之製造 方法的截面圖。 首先，於圖13 (a)所示之製程中，在以（001)面爲主面的矽 基板500上，一邊摻雜N型雜質，一邊使單晶矽層磊晶生長， 或者，磊晶生長後，以高能量進行離子植入，藉此形成深度約 爲Ιμτα之N型反向缓變井50U但是，不進行磊晶生長而對 矽基板500之一部分植入離子，也可以形成反向缓變井50U 此時，由於矽基板500之表面附近區域將成爲ΗΒΤ之集極 層，所以要把Ν型雜質濃度調節爲1Χ1017原子.cm-3左右。 其次，作爲元件隔離，形成填入氧化矽而成之淺渠溝503 與由未摻雜多晶矽膜505及包圍多晶矽膜505之氧化矽膜 5 0 6所構成之深渠溝5 0 4。分別作渠溝5 0 3、5 0 4之深度爲 0.3 5 μχη、2 μια左右》於5夕基板500内，由兩個淺渠溝503所 夾之區域將成爲集極層502。又，於矽基板500内，形成用來 與集極接觸之Ν+集極抽出層__5 07。所形成之Ν+集極抽出層 5 0 7與集極層5 0 2之間存在有淺渠溝5 0 3。此時，淺渠溝5 0 3 彼此間之距離則係活性區之寬度/ W2。 然後，依普通的製造方法，形成CMOS裝置之各MOSFET 之基本結構，亦即閘極絶缘膜、閘極、源/汲區域等（圖中未 示）。 接著，於圖13 (b)所示之製程中，在680°C之處理温度下， 用四乙氧基矽烷（TEOS)及氧氣進行化學氣相沈積法（CVD), -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 装 線· 經濟部智慧財產局員工消費合作社印製 .6 097 8 A7 __B7___ 五、發明說明（7 ) (請先閱讀背面之注意事項再填寫本頁) 線· 經濟部智慧財產局員工消費合作社印製 而在晶圆上形成厚度约爲30nm之第一沈積氧化膜508〇之 後，藉由使用氟酸等之濕式蝕亥lj ,於第一沈積氧化膜5 0 8中 形成寬度W3較活性區之寬度W2爲小的集極開口部510。 使集極開口部510之寬度W3小於活性區之寬度W2的理由 係如已説明的一般。其次，將矽基板500中，露出於集極開 口部510的部分，用氨水與過氧化氫溶液之混合液進行處理， .藉此，於該部分形成厚度爲lnm左右之保護氧化膜，再將此 狀態之晶圓放人UHV-CVD裝置之反應室内。緊接著，於氫 環境中，進行熱處理以去除保護氧化膜。之後，一邊加熱到 5 5 0 X：,—邊將在乙矽烷（Si2H<3)及鍺烷（GeH〇中添加摻雜用 之乙·硼烷（B2HO而成之氣體導入反應室内，藉而在露出於 集極開口部510的矽基板500之表面上，使厚度約爲60 ηπα 之Sil-xGex層磊晶生長。在形成Sil-xGex層後，繼而將供到 反應室内之氣體轉換爲乙矽烷，藉此，在.Sil-xGex層上使厚 度約爲10 nm之Si層磊晶生長。由該Sii-xGex層及Si層形 成_Si/ Sii-xGex層511a。此處，Sii-xGex層係被導入砸（B)而 成爲P型，砸濃度爲2X1018原_子· cm—3。此時，不對Si層進 行摻雜。另夕卜，在形成Sii-xGex層的過程中，乙矽烷、鍺烷及 乙砸烷也沈積在第一沈積氧化膜' 508上。但不形成结晶， 而Si、 Ge原子聚集成SiGe島5 1 1 b。 接著，於圖14 (a)所示之製程中，在晶圓上形成能用做蝕 刻中止層之膜厚爲30 nm之第二沈積氧化膜512之後，對第 二沈積氧化膜512進行乾式蝕刻以使它圖案化，藉此形成基 極接合用開口部514»其結果，Si/Sil-xGex層511a之中央 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 460978 A7 __B7_ 五、發明說明（8 ) 部係由第二沈積氧化膜512所蓋住，Si/ Sn-xGex層511a之 周遴部及第一沈積氧化膜5 08之一部分則露出於基極接合 用開口部5 1 4。_再者，因在第一沈積氧化膜508上形成SiGe 島511b,故第二沈積氧化膜51 2上也發生大凹凸。 其次，於圖14 (b)所示之製程中，藉由CVD,在晶圓上沈積 尚濃度接雜（即1X102D原子.cm-3以上）之、厚度約爲150nm 之P +多晶矽層515,緊接著沈積厚度約爲100 n m之第三沈積 氧化膜517。然後，藉由乾式蝕亥將第三沈積氧化膜517及 P +多晶矽層515圖案化，以在第三沈積氧化膜517及P +多晶 矽層515之中央部，形成可到達第二沈積氧化膜51 2之基極 開口部518。該基極開口部518較第二沈積氧化膜512之 中央部爲小，因此，基極開口部518不會跨越基極接合用開 口部514。藉由該製程，可形成由P +多晶矽層515及Si/ Sil-xGex層511a中除了其中央部以外的部分所構成之外部 基極516。通常，此時也對第三沈積氧化膜517及P+多晶矽 層515之兩端部進行蝕刻而加以去除。此處，要將該圖中， 位於左側之P+多晶矽層515保_留得較位於·右側之P+多晶矽 層515爲寬，因爲在後續製程中，要在所述左側之P +多晶矽 層515中形成基極接點》 再其次，於圖1 5 (a)所示之製程中，藉由CVD，在晶圓的全 面上沈積厚度約爲30 nm之第四沈積氧化膜520及厚度約 爲150nm之多晶矽膜。然後，藉由非等向性乾式蝕刻，對多 晶矽膜進行回蝕，而在P+多晶矽層515及第三沈積氧化膜 517之側面上，形成其間夾有第四沈積氧化膜520之、由多 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------!·^--------訂---------線1) . ,,,c . . /(\. (請先閱讀背面之注意事項再填寫本頁) 460978 A7 ___B7_ 五、發明說明（9 ) 晶矽所槠成之側壁5 2 1。接著，用氟酸等進行濕式鈾亥lj ,以去 除第二沈積氧化膜512及第四沈積氧化膜5 2 0中所露出之 部分。其結果，Si/Sii-xGex層511的上部之Si層暴露於基 極開口部5 1 8。再者，因濕式蝕刻爲等向性蝕刻，故第二沈積 氧化膜512及第四沈積氧化膜5 20在横方向也得到了蝕刻。 因此，基極 '開口部518之尺寸加大。亦即，由此時之濕式蝕 刻量決定基極開口之寬度W 1。另外，於該濕式蝕刻的過程 中，第一沈積氧化膜508中没附著SiGe島511b的部分也同 時被蝕刻，因此矽基板500中，N +集極抽出層507等之表面 會_露出< 再再其次，於圖15(b)所示之製程中，沈積厚度約爲250nm 之N +多晶矽層529之後，藉由乾式蝕刻將N+多旧矽層529 圖案化，以形成射極抽出電極。此時，於P +多晶矽層515之 側方也殘留多晶矽膜作爲側壁。並且，由於在圖15 (a)所示 之製程中露出之N +集極抽出層507等之表面會因N +多晶 矽層529之過度蝕刻而被蝕刻，因此，於矽基板500之表面形 成凹凸。 接著，於圖 16所示之製程中，在晶圓上形成厚度約爲 120nm之沈積氧化膜之後，進行乾式蝕刻，以在N+多晶矽層 529及P +多晶矽層515之側面形成側壁523»藉由此時之 乾式蝕亥U，使N +多晶矽層529、P +多晶矽層515及N +集極 抽出層5 07之表面露出。 並且，爲了獲得圖12所示之結構，還要進行以下之處理。 首先，错由滕鑛法，在晶圓的全面上沈積厚度約爲 40nm之 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ----訂---- 線- 經濟部智慧財產局員工消費合作社印製 A7 460978 _____B7____ 五、發明說明（1Q) 鈦膜後，於（5 7 5 ’C之温度下進行3 0秒箍之RTA (快速熱處理）， 藉此，於N +多晶矽層529、 P +多晶矽層515及N +集極抽出 層507之露出表面形成鈦政化物層524。然後，僅將鈦膜中 未反應之部分選擇性地加以去除，再爲改變鈦矽化物層524 之结晶構造而進行回火處理。 其次，在晶圓的全面上形成層間絶缘膜5 2 5,並在N+多晶 矽層529、P +多晶矽層515及 N +集極抽出層5 07上，分別形 成穿過層間絶缘膜5 2 5而到達各自的鈦矽化物層524之連 接孔。繼而，將鎢膜填入各連接孔内而形成鎢插塞526。然 後，在晶圓的全面上沈積鋁合金膜之後，將其圖案化，以形成 與各鎢插塞526連接並在層間絶缘膜525上延伸之金屬配 線 5 27。 藉由以上之製程，可形成具有圖12所示之结構的HBT,即 包含N型Si集極層、P +型極層及N +型Si射極 層之Η B T。此處，需要説明的是，髙濃度N型雜質（磷等）從 Ν +多晶矽層529中擴散至511a内之Si層中， 結果該Si層成爲N+型Si層。__ [發明欲解決之課題] 然而，於上述習知之HBT或者SiGe-BiCMOS中，存在了以 下之問題。 第一，爲了防止産生於淺渠溝503端之應力的影響，將活 性區之寬度W2形成得較集極開口部510之寬度W3爲大》 但是，由於集極開口部510之寬度W3規定能做爲外部基極 516之用的P +多晶矽層515與Si/Sil-xGex層511a之連接 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------^--------訂---------線' ..C 一 . C (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 460978 __B7_ 五、發明說明（11 ) 區域的面積，所以，在減Vj、該寬度W3上有局限。再者，因活 性區-隔離接合部Rai係異質材料間之連接部分，故該部分 上加有大應力。因此，如果活性區-隔離接合部Rai靠近外 部基極516,起因於應力之漏電流等有可能對HBT之電特性 造成不好影響。 第二，於圖13 (b)所示之製程中，在第一沈積氧化膜508上 層疊511a時，在第一沈積氧化膜508上形成 SiGe島5Ub。因此，於後續的製程，第二沈積氧化膜512的 平坦性會惡化，於N +集極抽出層507等之表面會産生凹凸 等，在製程之控制上發生了各種各樣的問題。 此處，使用圖17 〇)〜（c)之截面圖，將SiGe島的形成過程 加以説明。. 首先，如圖17 (a)所示，在矽基板500上形成具有集極開口 部510的第一沈積氧化膜 508之狀態下，藉由 CVD開始 Sii-xGex層的選擇性生長，在所規定之星力、組成、流量之 氣體及生長温度下.，在一定的時間（incubation time:培育時 間）内，僅在矽基板500的集極_開口部510上選擇性地生長 Sii-xGex層，而在第一沈積氧化膜508上不會附著Si原子及 G e原子。 然而，培育時間一结束，如圖1 7 (b)所示，在第一沈積氧化 膜508上開始附著Si、Ge原子，從而SiGe島511b形成了 ^ 然後，在Sil-xGex層上使Si層磊晶生長，以形成Si/Sii-xGex 層511a»结果，SiGe島511b依然殘留著。 值得一提的是，依CVD時之條件.如何，如圖17 (c)所示， -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------東--------訂·----------線' /(V (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 460978 A7 __E7___ 五、發明說明（12)
SiGe島5Ub會生長而成爲多晶SiGe層511c。 ' 亦即，如果在培育時間结束之前，完成S π -x G e X層之選擇 性生長，便能在第一沈積氧化膜 5 0 8上免得産生 SiGe島 511b的情況下，形成Si/Sil-xGex層511a»可是，一般而言， 培育時間與氣體的塱力及流量、生長温度等條件之關係很 密切，所以，要僅在矽基板5 00上選擇性地使SinGex層生長 至所規定之厚度時所必需之條件極其嚴格。要想實現該條 '件，就要對製程進行精密的控制。因此，實際上，穗定地進行 所述Sil-xGex層之選擇性生長，係一個困難的事。 第三，附隨的問題係：於上述習知之HBT之製造過程，於圖 14 (b)所示之製程中，將外部基'極516之一部分即P+多晶矽 層515圖案化之後，於圖15 (b)所示之製程中，將能用作射極 抽出電極之N +多晶矽層529圖案化。此時，於階梯部分會 殘留N+多晶矽作爲側壁，而且，因所進行之過度蝕刻而會對 N +集極抽出層507造成損傷。如此之現象不僅會使製程之 控制性下降，也會成爲漏電流之原因。尤其係，於BiCMOS 裝置之製造過程中，因在基板；混載有CM OS裝置，故CMOS 部分也會遭受損傷》 本發明之目的係在於：提供一種電晶體之面積小，漏電流 少且製程易控制之、能用作HBT及SiGe-BiCMOS裝置等 之半導體裝置及其製造方法。 [解決課題之手段] 本發明之半導體裝置係一形成於半導體基板之活性區内， 能做爲雙載子電晶體之用的半導體裝置，其中具備：元件隔 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） " (請先閱讀背面之注意事項再填寫本頁) ，装---- 訂丨 線. 經濟部智慧財產局員.工消費合作社印製 經濟部智慧財產局員工消費合作社印製 460978 A7 __B7__ 五、發明說明（13) 離區，其形成於所述半導體基板之一部分並包圍话性區；第 1導電型集極層，其形成於所述半導體基板内，由所述元件 隔離區所夾之區域裏；絶缘層，其形成於所述半導體基板上， 具有跨越所述集極層與元件隔離區之一部分的集極開口 部；第2導電型基極層，其形成於所述集極開口部内的所述 半導體基板上及所述絶缘層上，包含内部基極與包圍該内 部基極之外部基極；以及形成於所述内部基極上之第1導 電型射極層。 藉此，柄形成之活性區較集極開口部爲小，结果，電晶體之 占有面積得到了降低。 上述半導體裝置可進一步具備：形成於所述半導體基板 内，位於所述外部基極之正下方且與所述元件隔離區鄰接 之區域裏，導入有第2導電型雜質之接合麁漏防止層。如此 一來，由於PN接合部會進一步從活性區與元件隔離區之接 合部離開，因此，可抑制流過起因於活性區與元件隔離區之 接合部的應力之界面能階及晶格缺陷的漏電流産生。 本發明之第一半導體裝置g製造方法，係形成於半導體 基板之活性區内，能做爲具有射極層、基極層及集極層的雙 載子電晶體之用，其中包含如下製程：於所述半導體基板之 —部分，形成包圍活性區的元件隔離區之製程（a);所述製程 (a) 之前或所述製程（a)之後，於所述半導體基板内，由所述 元件隔離區所夾之區域裏，形成第1導電型集極層之製程 (b) ;所述製程（a)與（b)之後，於所述半導體基板上沈積第一 絶缘層後，於所述第一絶缘層中形成跨越所述集極層與元 -16- 本紙張尺度適用中國國家標準（CNS〉A4規格（210 x 297公釐） ~ -------------"--------訂--------^線 \ /」 / (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 460978 A7 ___B7____ 五、發明說明（14) 件隔離區之一部分的集極開口部之製程（C);以及在露出於 所述集極開口部的所述半導體基板上，形成至少用以構成 内部基極與包圍該内部基極之外部基極的第2導電型半導 體層之製程（d)。 若依該方法，能容易地製造占有面積小的雙載子電晶體。 所述半導體裝置之製造方法可進一步包含：所述製程（d) 之後，於基板上形成第二絶缘層之後，藉由使用屏蔽部件之 蝕刻，保留該第二絶缘層中，位於上述半導體層之中央部上 方的部分，而將從位於所述半導體層之端部上方的部分至 位於上述元件隔離區之内側端部上方的部分之區域加以去 除，以形成基極接合用開口部之製程（e);及藉由使用所'述屏 蔽部件之離子植入，於所述半導體基板内，位於所述基極接 合用開口部下方的區域裏，植入第2導電型雜質而形成接 合洩漏防止層之製程（f)。如此一來，可製成加到活性區與元 件隔離區之接合部的應力所引起的漏電流之産生量少的半 導體裝置。 又，所述半導體裝置之製造__方法可進一步包含：所述製程 (d)之後，於基板上形成第二絶缘層之後，藉由使用屏蔽部件 之蝕刻，保留該第二絶缘層中，，位於上述半導體層之中央部 上方的部分，而將位於所述半導體層之端部上方的部分加 以去除，以形成基極接合用開口部之製程（e);·於基板上層疊 第一導體層與第三絶缘層之後，於所述第一導體層與第三 絶缘層中開一個到達殘留於内部基極上方之所述第二絶缘 層的基極開口部之製程（〇;形成能覆蓋露出於所述基極開 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------. ^--------^---------^ (請先閱讀背面之注意事項再填寫本頁) 460978 A7 __B7_;__ 五、發明說明（15) 口部之所述第一導體層側面的第四绝缘層之製程（g);藉由 蝕刻，將殘留於所述半導體層之内部基極上方的所述第二 絶缘層當中.，露出於所述基極開口部的部分加以去除，以使 所述半導體層之一部分露出於所述基極開口部的底部之製 程（h);所述製程（h)之後，形成填充所述基極開口部的第二 導體層之製程（i);以及所述製程（i)之後，藉由蝕刻，將所述 第一導體層及第三絶缘層之端部加以去除，以使所述半導 體基板中，將成爲集極抽出層的部分露出之製程（丨）。若如此， 在形成第二導體層時，該第二導體層之構成材料不會殘留 於第一導體層之端部而成爲側壁。因此，能够製成無所述側 壁引起的漏電流産生之半導體裝置。 本發明之第二半導體裝置之製造方法，係於半導體基板 上具備：至少包含射極層、基極層及集極層的雙載子電晶 體；及至少包含閘極絶緣膜、閘極及源/汲區域的 MISFET, 其包含如下製程：於雙載子電晶體形成區域中，形成所述雙 載子電晶體之集極層，並同時於MISFE 丁形成區域中，形成 所述MISFET之閘極絶缘膜、閘極及源/汲區域之製程（a); 於基板上層疊第一絶緣層與還原膜之後，將所述第一絶緣 層與還原膜中，位於所述雙載子電晶體形成區域内的所述 集極層之上方的部分加以去除，以形成集極開口部之製程 (b);以及於所述集極開口部内的所述半導體基板上及所述 還原膜上，使至少用以構成内部基極與包圍該内部基極之 外部基極的第2導電型半導體層磊晶生長之製程（c)。 若依該方法，不管採用選擇性磊晶條件還是非選擇性磊 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) ，装---- 訂----- 線· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 6 097 8 A7 __B7_^_.: 五、發明說明（16) 晶條件來做半導體層之磊晶生長條件，半導體層均可在第 —绝缘層上之還原膜上大致均匀地生長。因此，起因於半導 體島的形成之各種問題能得到了解除。 若於所述製程（c)中，使上述半導體層至少包含Sil-xGex (0 — ^)' Sil-x-yGexCy (〇S x + yS 1)及 Sil-yCy (〇S yS 1) 中之一，便能製成特別是在高頻特性等方面良好的、能與矽 裝置共有製程的異質接合雙載子電晶體》 於上述製程（b)中，所形成之上述還原膜最好包含從多晶_ 矽、非晶矽及氮化矽中所選擇之任一種材料。 上述第二半導體裝置之製造方法可進一步包含：上述製 程（C)之後，於基板上形成第二絶缘層之後，保留該第二絶缘 層中，位於上述半導體層之中央部上方的部分，而將位於所 述半導體層之端部上方的部分加以去除，以形成基極接合 用開口部之製程（d);於基板上層疊第一導體層與第三絶缘 層之後，於所述第一導體層與第三絶缘層中開一個到達殘 留於内部基極上方之所述第二絶缘層的基極開口部之製程 (e>;形成能覆蓋露出於所述基_極開口部之所述第一導體層 側面的電極間絶缘層之製程（〇;藉由蝕刻，將殘留於所述半 導體層之内部基極上方的所述第二絶缘層當中，露出於所 述基極開口部的部分加以去除，以使所述半導體層之一部 分露出於所述基極開口部的底部之製程（g);所述製程（g)之 後，形成填充所述基極開口部的、將做爲射極抽出電極之用 的第二導體層之製程（h);將所述雙載子電晶體形成區域裏 之所述第三絶緣層、第一導體層、半導體層及還原膜之一 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --〆----------^i------訂---------線 ^/[\. . . (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 460978 A7 B7_;_ 五、發明說明（17) 部分與所述MISFET形成區域衷之所述第三絶缘層、第一 導體層、半導體層及還原膜之全部加以去除之製程（i);所述 製程（〇之後，於基板上沈積絶缘膜並對該絶缘膜進行回蝕， 藉而於所述雙載子電晶體形成區域裏之Λ所述第一導體層、 半導體層及還原膜之側面與上述閘極之側面形成側壁之製 程（丨）；以及'將所述第一絶缘層加以去除，以使所述半導體基 板中，雙載子電晶體形成區域裏之將成爲集極抽出層的部 分與所述MIS FET形成區域裏之源/汲區域露出之製程（1〇。 如此一來，可確實地防止由鍺等所造成之MISFET區域等之 污染。 同時進行所述製程（j)與所述製程（k)爲宜。 如杲至少上述各絶缘層中之一係於 7 0 0°C以下之温度下 形成的氧化矽膜，可抑制半導體裝置之各部分的雜質濃度 分布之惡化。 於上述製程（c)中，依序層疊 Sil-xGex(O^xSl)、 S i 1 -X -y GexCy (OS x + y$ 1)及 Sil-yCy (OS yS 1)中之一與 Si 層，以形 成上述半導體層。上述第二製_造方法進一步包含：上述製程 (c)之後，於基板上形成第二絶缘層之後，保留該第二絶缘層 中，位於上述半導體層之中央部上方的部分，而將位於所述 半導體層之端部上方的部分加以去除，以形成基極接合用 開口部之製程（d);於基板上層疊第一導體層與第三絶缘層 之後，於所述第一導體層與第三絶緣層中開一個到達殘留 於内部基極上方之所述第二絶缘層的基極開口部之製程 (eh形成能覆蓋露出於所述基極開口部之所述第一導體層 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 滅---- 訂---------線· 4 b uy 7 8 A7 _B7__ 五、發明說明（18) 側面的電極間絶缘層之製程（f);藉由蝕亥u,將殘留於所述半 導體層之内部基極上方的所述第二絶缘層當中，露出於所 述基極開口部的部分加以去除，以使所述半導體層之一部 分露出於所述基極開口部的底部之製程（g);所述製程（g)之 後，形成填充所述基極開口部的、將做爲射極抽出電極之用 的、包含第1導電型雜質的第二導體層之製程（h);以及使 第1導電型雜質從所述第二導體層中擴散至所述Si層之一 部分中，以在所述Si層内形成射極層之製程（0。若依該方 法，可確實地形成包含高濃度第1導電型雜質之射極層。 [發明之實施形態] (第一實施形態） 圖1係本發明之第一實施形態之半導體裝置之截面圖， 係按首先形成 MIS FET後，再形成 HBT之順序來進行 SiGe-BiCMOS裝置的製造過程而成之HBT的截面.圖。 如該圖所示，以（001)面爲主面的矽基板100之上部形成 深度爲Ιμπχ之反向缓變井101，它包含藉由磊晶生長法、離 子植入法等而被導入之磷等y型雜質。矽基板100之表面 附近區域之Ν型雜質濃度被調節爲1X1 原子.cm-1左右。 又，作爲元件隔離，形成有填入氧化矽之淺渠溝103與由未 摻雜多晶矽膜105及包圍多晶矽膜105之氧化矽膜106所 構成之深渠溝104。渠溝103、104之深度分別爲0.35μιη、 2 μιη左右。 . 此夕卜，於矽基板100内，由渠溝103所夾之區域裏形成集極 層102。於矽基板100内還形成用來與集極接觸之Ν +集極 -21- 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) I !---l·--'-----------装·------—訂----- 線- 經濟部智慧財產局員工消費合作社印製 460978 A7 __B7_ 五、發明說明（19) 抽出層107。所形成之N+集極抽出層107與集極層102之 間存在有淺渠溝103。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 而且，於矽基板100上，形成具有集極開口部110之、厚度 約爲30nm之第一沈積氧化膜108。砂基板100之上面當中， 露出於集極開口部110的部分上，層疊已摻雜P型錐質之厚 度約爲60άπι之Sil-xGex層及厚度约爲l〇am之Si層，從而 形成51/5丨1-=^£3£層111。該Si/Sii-xGex層111係藉由選 擇性生長而僅在矽基板100當中露出於集極開口部110的 部分上所形成者。於是，Si/Sil-xGex層111的中央部（即下 述之基極開口部118的下方區域）之下部能做爲内部基極 119之用。又，Si/Sii-xGex層的中央部之上部能做爲'射極 層之用。再者，Sil-xGex層之大部分係由砸（B)等P型雜質所 摻雜者，其濃度約在2X1018原子.cm-3左右》Si層係藉由從 N+多晶矽層1 29中之磷（P)等N型雜質之擴散而被摻雜者， 它具有沿著基板深度方向，從IX l〇u原子· cm—3變化到IX 1017原子.cm—3左右之濃度分布。此處，與Sil-xGex層連續 形成Si層的理由係在於：藉由_將上方之N+多晶矽層129的 下面從PN接合部隔離開，以便防止多存在於N+多晶矽層 129中之界面能階及缺陷所致之載子的再结合^ 於本實施形態中，基極開口部1 1 8之寬度W1也係由後述 之第二沈積氧化膜1 1 2之濕式蝕刻量所規定者。再者，内部 基極119及外部基極116當中，與集極層102形成PN接合 之實質的基極部分，則係Si/ Si l-xGex層11 1與集極層102 接觸的部分，所述實質的基極部分之寬度係由第一沈積氧 -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 460978 A7 _^_B7__ 五、發明說明（2Q) 化膜108的集極開口部110之寬度W3所規定者。 本實施形態之特徴在於：相較於集極開口部110之端面， 配置淺渠溝103之端面更往内側，因此，活性區之寬度W2小 於集.ί®開口部之寬度W3。如此，因淺渠溝103被配置於内 側，故Η Β Τ之總面積得以減小。另外，因活性區-隔離接合部 Rai進人ΗΒ 丁之載子遷移區域中，故會有應力導致缺陷産生 等不良影響之虞。但，於本實施形態中，爲了释免此現象，於 活性區-隔離接合部Rai之附近，植入P,型雜質離子，藉而形 成能與集極開口部110自行對隼之P型接合洩漏防止層 113。該P型接合洩漏防止層113於基板表面附近之雜質濃 度最好爲3X1017原子.cm-3左右。 ， 在Si/Sil-xGex層111及第一沈積氧化膜108上，形成有 厚度约爲30nm之蝕刻中止用之第二沈積氧化膜112,並在 該第二沈積氧化膜112中形成有基極接合用開口部114及 基極開口部118。又，在第二沈積氧化膜112上延伸形成填 充基極接合用開口部114之、厚度約爲150am之P+多晶矽 層115及第三沈積氧化膜11由上述Si/Sil-xGex層111 中除了基極開口部118下方區域以外的部分及P +多晶矽層 115構成外部基te 116。 再者，P +多晶矽層115及第三沈積氧化膜117中，位於第二 沈積氧化膜U2的基極開口部118上方的部分開著口。於 P +多晶矽層115之側面，形成厚度約爲30nm之第四沈積氧 化膜120,並在第四沈積氧化膜120上形成由多晶矽所構成 之、厚度約爲100nm之側壁121。'又，在第三沈積氧化膜117 -23- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音心事項再填寫本頁) 訂---------線 經濟部智慧財產局員工消費合作社印製 4 6 09 7 8 A7 ____B7__ 五、發明說明（21) 上延伸形成填充基極開口部1 1 8之N +多晶矽層1 2 9 ,該N + 多晶矽層129能起射極抽出電極之作用。靠著所述第四沈 積氧化膜120, P +多晶矽層115與N +多晶矽層129彼此電 絶缘，並同時，從P +多晶矽層115向N +多晶矽層129之雜質 擴散也得到了阻止。此外，由第三沈積氧化膜1.1 7使P +多晶 矽層115之上面'與N +多晶矽層129絶缘。並且，N+多晶矽 層129及P +多晶矽層115之外側面係由側壁123所覆蓋住。 並且，於集極抽出層107、P +多晶矽層115及N +多晶矽層 129之表面，分別形成鈦矽化物層124。特別是，P+多晶矽層 115之外側面的结構與圖12所示之習知之HBT的結構不同。 此乃，如下所述，因爲P +多晶矽層1 1 5及N +多晶矽層ί 2 9之 圖案形成順序不同的缘故。如下所述，於本實施形態中，能 够有效地防止Ν +集極抽出層107等之損傷發生。 再者，整個基板係由層間絶缘膜125所覆蓋住，並在Ν+集 極抽出層107、外部基極之一部分的Ρ+多晶矽層115及射 極抽出電極即Ν+多晶矽層1 29上，分別形成穿過層間絶緣 膜125而到達各自的鈦矽化物_層124之連接孔。此外，還形 成填充所述各連接孔之鎢插塞126及與各鎢插塞126連接， 在層間絶缘膜125上延伸之金屬1Β線127。 值得一提的是，上述各層之厚度係一個典型的值，可以按 ΗΒΤ的種類及用途，適當地設定厚度。 接下來，兹就用以實現圖1所示之結構之製造過程，佐以 圖2 (a)〜圖5(b)説明之《圖2(a)〜圖5(b)係顯不第一實 施形態之 SiGe-BiCMOS装置之製造方法的截面圖，它們僅 -24 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） „--/--------------------訂---------線 ' J '/」 . .. -C (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 460978 A7 ___B7 __ 五、發明說明（22) 顯示HBT部分。 首先，於圖2 (a)所示之製程中，在以（〇〇〇面爲主面的矽基 板100上，一邊摻雜N型雜質，一邊使單晶矽層磊晶生長，或 者，磊晶生長後，以高能量進行離子植入，藉此形成深度約爲 1 μιη之N型反向缓變井1 0 1。但是，不進行磊晶生長而對矽 基板100之一部分植人離子，也可以形成反向缓變井101 。 此時，由於矽基披100之表面附近區域將成爲ΗΒΤ之集極 層，所以要把Ν型雜質之濃度調節爲1X1 〇17原子.cm-3左右。 其次，作爲元件隔離，形成填入氧化矽而成之淺渠溝103 與由未摻雜多晶矽膜105及包圍多晶矽膜105之氧化矽膜 106所構成之深渠溝104。分別作渠溝103、104之深度爲 0·35μιη、2μιη左右。於矽基板100内，由兩個淺渠溝103所 夾之區域將成爲集極層102。又，在矽基板100内形成用來 與集極接觸之Ν +集極抽出層107。所形成之Ν +集極抽出層 1 0 7與集極層1 0 2之間存在有淺渠溝1 〇 3。此時，淺渠溝1 0 3 彼此間之距離則係活性區之寬度W2。於本實施形態中，將 該淺渠溝1 0 3之間距即活性區之寬度W 2設爲小於習知之 ΗΒΤ。 然後，按普通的製造方法，形成 CMOS裝置之各 MISFET 之基本結構，即閘極絶缘膜、閘極、源/汲區域等（圖中未示）。 接著，於圖2 (b)所示之製程中，在6 80°C之處理温度下，用 四乙氧基矽烷（TEOS)及氧氣進行化學氣相沈積法（CVD)， 而在晶圓上形成厚度約爲30nm之第一沈積氧化膜108·»之 後，藉由使用氟酸等之濕式蝕亥U,於第一沈積氧化膜108中 -25- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
A7 460978 B7 _ 五、發明說明（23) 形成寬度W3較活性區之寬度W2篇大的集極開口部U0。 亦即，藉由形成將活性區-隔離接合部 Rai包括在内的集極 開口部110,集極開口部之寬度W3形成得較活性區之寬度 W2爲大。所述活性區-隔離接合部Rai係淺渠溝103與矽 基板100於基板表面部之邊界。雖然，集極開口部110本身 之寬度基本上與習知之HB丁相等，但是淺渠.溝103彼此之 間距較習知之Η B T爲小。结果，集極開口部1 1 0之寬度W 3 較活性區之寬.度W2爲大。但是，在此狀態下，於渠溝端之異 質材料間之接合所致的應力會引起界面能階及晶格缺陷， 因而流過所述界面能階及晶格缺陷之基極-集極間之漏電 流有可能增加。因此，如下所述，必須形成接合洩漏防止層 1 1 3〇
其次，將矽基板100中，露出於集極開口部110的部分，用 氨水與過氧化氫溶液之混合液進行處理，藉此，於該部分形 成厚度爲1 nm左右之保護氧化膜，再將此狀態之晶圓放入 UHV-CVD裝置之反應室内。緊接著，於氫環境中進行熱處 理以去除保護氧化膜。而後，一;邊加熱到5 50°C ,—邊將在乙 矽烷（Si2H〇及鍺烷（GeH〇中添加摻雜用之乙砸烷（Β2Ηό)而 成之氣體導入反應室内，藉而在露出於集極開口部110的矽 基板100之表面上，使厚度约爲60nm之Sil-xGex層聶晶生 長。在形成Sh-xGex層後，繼而將供到反應室内之氣體轉換 爲乙矽烷，藉此，在Sil-xGex層上使厚度約爲lOnm之Si層聶 晶生長。由該Sil-xGex層及Si層形成Si/Sil-xGex層111。 此處，Sil-xGex層係被導人硼（B)而成爲 P型，硼濃度爲2X -26 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 一--..-----------?裝--------訂---------線"- C ( (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 6 0 9 7 8 A7 ___B7_五、發明說明（24) 10IH原子.cm·3。此時，不對Si層進行摻雜。另夕卜，於本實施 形態中，也有在形成Sii-xGex層的過程中，於第一沈積氧化 膜108上，聚集Si原子及Ge原子而形成SiGe島之可能性。 但是，爲使選擇性生長而進行嚴袼的控制，免得SiGe島之形 成。 接著，於圖3 (a)所示之製程中，在晶圓上形成能做鮏刻中 止層之用的膜厚爲30nm之第二沈積氧化膜112。然後，在 第二沈積氧化膜112上設置光阻罩膜Re 1而對第二沈積氧 化膜1 1 2進行乾式銼刻以使它圖案化，藉此形成基極接合用 開口部ll^U 其结果，Si/Sii-xGex層111之中央部係由第 二沈積氧化膜112所蓋住，Si/ Sil-xGex層111之周邊部及 第一沈積氧化膜108之一部分則露出於基極接合用開口部 114。接著，爲了抑制産生於活性區-隔離接合部Rd之應力 的影響，使用形成基極接合用開口部114時所用之光阻罩膜 Rel進行砸（B)等.P型雜質之離子植人。藉此，形成表面附近 的濃度約爲3X1017原子·<:ιη_3之接合洩漏防止層113。 其次，於圖3 (b)所示之製—中，藉由 CVD，在晶圓上沈積 高濃度摻雜（即1 X 102°原子.cm—3以上）之、厚度約爲150nm 之P +多晶矽層115,緊接著沈積厚'度約爲100am之第三沈積 氧化膜117。然後，藉由乾式蝕刻，將第三沈積氧化膜117及 P +多晶矽層1 1 5圖案化，以在第三沈積氧化膜1 1 7及P +多晶 矽層115之中央部，形成可到達第二沈積氧化膜112之基極 開口部118。該基極開口部118較第二沈積氧化膜112之 中央部爲小，因此，基極開口部118不會跨越基極接合用開 -27- (請先閱讀背面之注意事項再填寫本頁) 裘
. I II I 線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐_) 4 6 097 8 A7 ___B7__;_ 五、發明說明（25) 口部114。藉由該製程，可形成由P +多晶矽層115及Si/ Sii-xGex層 111中除了其中央部以外的部分所構成之外部 基極116。不同於圖14(b)所示之習知之HBT的製造邊程， 此時，於本實施形態中，尚未對第三沈積氧化膜117及P +多 晶矽層115之兩端部進行蝕刻而保留著。如此一來，可儘量 抑制在蝕刻後被露出之側面附著殘留物》 再其次，於圖4 (a)所示之製程中，藉由CVD,在晶圓的全面 上沈積厚度约爲30ηπι之第四沈積氧化膜120及厚度约爲 150nm之多晶矽膜。然後，藉由f等向性乾式蝕刻，對第四沈 積氧化膜1 2 0及多晶矽膜進行回蝕，而在P +多晶矽層1 1 5 及第三沈積氧化膜117之側面上，形成其間夾有第四沈積氧 化膜120之、由多晶矽所構成之側壁121。接著，用氟酸等 進行濕式蝕刻，以去除第二沈積氧化膜1 1 2及第四沈積氧化 膜120中所露出之部分。其結果，111的上 部之Si層暴露於基極開口部118»再者，因濕式姓刻爲等向 性蝕刻，故第二沈積氧化膜112及第四沈積氧化膜120在横 方向也得到了蝕刻。因此，基雙開口部1 1 8之尺寸加大。亦 即，由此時之濕式蝕刻量決定基極開口之寬度W 1。在進行 該濕式蝕刻時，即使在第一沈積氧化膜108上附著了 SiGe 島，由於矽基板100中之N +集極抽出層107等依然被P +多 晶矽層115等所蓋住，故矽基板100之表面不會露出。 再再其次，於圖4 (b)所示之製程中，沈積厚度約爲25〇nm 之N+多晶矽層129之後，藉由乾式蝕刻將N +多晶矽層129 圖案化，以形成射_極抽出電極》此時，因1? +多晶砂層115之 -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝------訂---------線 經濟部智慧財產局員工消費合作社印製 A7 4 6 097 8 _._B7_ 五、發明說明（26) (請先閱讀背面之注意事項再填寫本頁) 外側未被圖案化，故在側方不會形成由多晶矽所構成之側 壁。再者，由於N +集極抽出層107等之表面不會因N +多晶 矽層129之過度蝕刻而被蝕刻，因此，矽基板1〇〇之表面也不 會形成凹凸。 其次，於圖5 (a)所示之製程中，藉由乾式蝕亥！J,將第三沈積 氧化膜1 17、P+多晶矽層1 15及第二沈積氧化膜1 12圖案 化，以決定外部基極1 1 6的形狀。 接著，於圖5 (b)所示之製程中，在晶圓上形成厚度約爲 120nm之沈積氧化膜之後，進行乾式姓刻，以在N +多晶矽層 129及P +多晶矽層115之側面形成側壁123。藉由此時之 .乾式蝕刻（過度蝕刻），將第一沈積氧化膜1 0 8之露出部分加 以去除，以使N +多晶矽層1 2 9、 P +多晶矽層1 1 5及N +集極 抽出層107之表面露出。 經濟部智慧財產局員工消費合作社印製 並且，爲了獲得圖1所示之結構，還要進行以下之處理。 首先，藉由濺鍍法，在晶圓的全面上沈積厚度約爲40nm之 鈦膜後，於（5 7 5 °C之温度下進行30秒鐘之RTA(快速熱處理 藉此，於N +多晶矽層129、晶矽層115及N +集極抽出 層107之露出表面形成鈦矽化物層12“ 然後，僅將鈦膜中 未反應之部分選擇性地加以去除'，再爲改變鈦矽化物層124 之结晶構造而進行回火處理。 其次，在晶圓的全面上形成層間絶缘膜125,並在N+多晶 矽層129、P +多晶矽層115及N +集極抽出層107上，分別形 成穿過層間絶缘膜125而到達各自的鈦矽化物層124之連 接孔。緊接著，於各連接孔内填人鎢膜而形成鎢插塞126。 -29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 460978 A7 __；_B7_；_ 五、發明說明（27) 然後，在晶圆的全面上沈積鋁合金膜之後，將其圖案化，以形 成與各鎢插塞1 2 6連接並在層間絶缘膜1 2 5上延伸之金屬 配線1 2 7。 藉由以上之製程，可形成具有圖1所示之结構的HBT，即 包含N型Si集極層、P+型Sii-xGex基極層及N +型Si射極 層之HBT»·此處，需要説明的是，高濃度N型雜質（磷等）從 N+多晶矽層129中擴散至Si/Sil-xGex層111之Si層中， 結果該Si層成爲N +型Si層。 若依上述一系列的製程，不僅可減小H.BT的面積，亦可防 止産生於活性區-隔離接合部Rai之應力所引起的漏電流及 因乾式蝕刻而殘留於P +多晶矽層1 1 5之外側面的多晶矽側 壁所引起的漏電流。 (第二實施形態） 圖6係本發明之第二實施形態之半導體裝置之截面圖， 係按首先形成 MISFET後，再形成 HBT之順序來進行 SiGe-BiCMOS裝置的製造過程而成之SiGe-BiCMOS裝置之 截面圖。於本實施形態的各圖_中，不僅顯示HBT區域，也顯 示CMOS裝置區域裏之一個MISFE丁的結構。 如圖6所示，形成於本實施形態之ΗΒΤ形成區域Rbp之 HBT的結構基本上與上述第一實施形態之HBT的結構相 同，只是第一沈積氧化膜108上的结構不同。以下，不再説 明與第一實施形態同樣的结構，僅説明與第一實施形態不 同之點β 於本實施形態中，在第一沈積氧化膜108上形成有多晶矽 -30- 本紙張尺度適用中國國家標^ (CNS)A4規^格（2^χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線. 經濟部智慧財產局員工消費合作社印製 4 6 09 7 8 A7 ___B7__ 五、發明說明（28) 層109，111從露出於集極開口部110的整 個矽基板1 0 0表面延伸至多晶矽層1 0 9上β此一點係本實 施形態之最重要的特徴》Si/Sii-xGex層111中央之下部能 做爲内部基極119之用，Si/Sil-xGex層111中除了中央部 以外的部分及P+多晶矽層1 1 5能做爲外部基極1 1 6之用。 由於在第一沈積氧化膜108上，形成了多晶矽層109作爲 Si/Sii-xGex層111之底層，因此，如下所述，在用.UHV-CVD 法等形成Si/Sil-xGex層111的過程中，免得在第一沈積氧 化膜108上形成具有無規分布的SiGe島。另夕卜，亦可形成 氮化矽膜，來代替多晶矽層109。 於本實施形態.中，Sh-xGex層之大部分也係由砸（B)等P型 雜質所摻雜者，其濃度約在2X1018原子· cm—3左右。Si層係 藉由從N +多晶矽層129中之磷（P)等N型雜質之擴散而被 摻雜者，它具有沿著基板深度方向，從1X1 原子.cm—3變 化到1 X 1 0 17原子.c m -3左右之濃度分布。此處，與S i 1 -X G e X 層連續形成Si層的理由係在於：藉由將上方之N+多晶矽層 129的下面從PN接合部隔離，，以便防止多存在於N+多晶 矽層129中之界面能階及缺陷所致之載子的再结合。 又在本實施形態中，於HBT形成區域Rbp,相較於集極開 口部110之端面，淺渠溝103之端面係配置於更往内側，因此， 活性區之寬度W2較集極開口之寬度W3爲小。此一點係與 第一實施形態相同》藉此，因淺渠溝1 03可被配置於内側， 故HBT之總面積得以減小。又，於活性區-隔離接合部Rai 之附近，藉由植入P型雑質離子，形成能與集極開口部110 -31- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) 衮 訂--------線： 460978 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（29) 自行對犁之P型接合洩漏防止層11 3。該P型接合洩漏防 止層113於基板表面附近之雜質濃度最好爲3X1017原子. cm·3左右。 另一方面，於MISFET形成區域Rms,形成有MISFET。它 具備：藉由高能量的離子植入而形成之反向缓變井151;形 成於矽基板100的反向缓變井151上之由氧化矽膜或者氧 氮化矽膜所構成之閘極絶缘膜1 5 2 ;形成於.聞極絶缘膜1 5 2 上之由多晶矽所構成之閘極153;形成於閘極153之側面上 之由氧化矽膜所構成之側壁154;殘留於側壁154上之L字 形的第一沈積氧化膜108及側壁123;以及形成於矽基板 100内，位於閘極153之兩側方區域之源/汲區域155。此處， 若所形成之MISFET爲N通道型，則於反向缓變井151中導 入有P型雜質（砸等）；於源/汲區域155中導入有高濃度N 型雜質（砷、磷等）。再者，於閘極153及源/汲區域155之表 面上形成有鈦矽化物層124,並在源/汲區域155及閘極153 上，分別形成穿過層間絶緣膜125而到達各自的鈦矽化物層 124之連接孔。此外，還形成笔充各連接孔之鎢插塞126及 與各鎢插塞126連接，在層間絶缘膜125上延伸之金屬配線 127。 ' 若依本實施形態，除了和上述第一實施形態同樣的效果 以外，還能得到以下之效果：由於在HBT形成區域Rbp中， 於第一沈積氧化膜108之上形成厚度大致均匀的Si/ Sii-X Gex層111而不形成 SiGe島，因此，可解除習知之 SiGe-BiC M OS装置中會産生之起因於SiGe島之各種各樣的問題》 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） '--^----------^、袭-------^訂---------線’一 ../(V . ./(V (請先閱讀背面之注意事項再填寫本頁) A7 4 6 0 9 7 8 B7 _ 五、發明說明（3()) (請先閱讀背面之注意事項再填寫本頁) 接下來，兹就用以0：現圖6所示之结構之製造過程，佐以 圖7 (a)〜圖1 1 (b)説明之。圖7 (a)〜圖11 (b)係顯示第二 實施形態之SiGe-BiCM〇S裝置之製造方法的截面圖。 首先，於圖7(a)所示之製程中，在以（001)面爲主面的矽基 板100上，一邊摻雜N型雜質，一邊使單晶矽層磊晶生長，或 者，磊晶生 '長後，以高能量進行離子植入，藉此，於 HB丁形成 區域Rbp，形成深度约爲Ιμπι之N型反向缓變井101。但是， 不進行磊晶生長而對矽基板100之一部分植入離子，也可以 形成反向缓變井101。此時，由於ΗΒ 丁形成區域Rbp裏之矽 基板100之表面附近區域將成爲HBT之集極層，所以要把N 型雜質之濃度調節爲1X10”原子.cm·3左右。另一方面， 於MISFET形成區域，藉由離子植入形成反向缓變井151。 在要形成NMISFET之區域中，該反向缓變井1 51爲Ρ型井； 在要形成P MISFET之區域中，該反向緩變井151爲Ν型井》 其次，作爲元件隔離，形成填入氧化矽而成之淺渠溝103 與由未摻雜多晶矽膜105及包圍多晶矽膜105之氧化矽膜 106所構成之深渠溝104。分_別作渠溝103、 104之深度爲 0.3 5 μιη、 2 μιη左右。在砂基板100内，由淺渠溝103所夾之 經濟部智慧財產局員工消費合作社印製 區域將成爲集極層102。又，在砂'基板100内形成用來與集 極接觸之Ν +集極抽出層107。所形成之Ν +集極抽出層107 與集極層102之間存在有淺渠溝103。此時，淺渠溝103彼 此間之距離則係活性區之寬度W2。於本實施形態中，將該 淺渠溝1 03彼此之間距即活性區之寬度W2設爲較習知之. ΗΒΤ爲小。此時，又在MISFET形成區域Rms中，形成深度 -33- 本紙張尺度適用ΐ國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 460978 A7 _B7_ 五、發明說明（31 ) 相等的淺渠溝103» 其次，於圖7 (b)所示之製程中，按普通的製造方法，於 MISFET形成區域Rms，形成CMOS裝置之各MISFET之閘 極絶缘膜1 5 2、閘極1 5 3、氧化膜側壁1 5 4、源/汲區域1 5 5 等。 接著，於 '圖8 (a)所示之製程中，在68(TC之處理温度下，用 四乙氧基矽烷（TEOS)及氧氣進行化學氣相沈積法（CVD), 而在晶圓上形成厚度約爲30nm之第一沈積氧化膜108之 後，形成厚度約爲50nm之多晶矽層109。然後，藉由乾式蝕 刻等方法，將多晶矽層109圖案化之後，藉由使用氟酸等之 濕式蝕亥1J，將第一沈積氧化膜1 0 8加以去除，以在HBT形成 區域Rbp之第一沈積氧化膜108及多晶矽層109中形成寬 度W3較活性區之寬度W2爲大的集極開口部110。亦即， 藉由形成將活性區-隔離接合部Rai包括在内的集極開口部 110,集極開口部之寬度W3形成得較活性區之寬度W2爲大。 所述活性區-隔離接合部Rai係淺渠.溝103與矽基板100於 基板表面部之邊界。雖然，集g開口部+110本身之寬度基本 上與習知之HBT相等，但是淺渠溝103彼此之間距則小於 習知之ΗΒΤ»结果，集極開口部110之寬度W3較活性區之 寬度W2爲大。但是，在此狀態下，於渠溝端之異質材料間之 接合所致之應力有可能使基極-集極間之漏電流增加。因此， 如下所述，必須形成接合洩漏防止層1 1 3 ^ 此時，又在MISFET形成區域Rms中，沿著矽基板1 00與 側壁1 5 4及閘極1 5 3，形成第一沈積氧化膜108及多晶矽層 -34- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ；--^----------褒--------訂----------線' C ( (請先閱讀背面之注意事項再填寫本頁) A7 4 6 097 8 B7 _._ 五、發明說明（32) 109。但是，未將MISFET形成區域Rms中之第一沈積氧化 膜1 0 8及多晶矽層1 0 9圖案化，而僅保留著。 其次，於圖8 (b)所示之製程中，將露出於集極開口部1 1〇 的矽基板1 0 0之表面，用氨水與過氧化氫溶液之混合液進行 處理，藉此於該部分形成厚度爲lnm左右之保護氧化膜，再 將此狀態之晶圓放人UHV-CVD裝置之反應室内。緊接著， 於氫環境中進行熱處理以去除保護氧化膜。之後，一邊加熱 到5 5 0 °C 邊將在乙矽烷（Si2H6)及鍺烷（GeH〇中添加摻雑 用之乙硼烷（Β2Ηό)而成之氣體導人反應室内，藉而在從露 出於集極開口部110的矽基板100之表面至多晶矽層109 的範圍内，使厚度約爲.60nm之Sil-xGex層晶晶生長。在形 成Sii-xGex層後，接著將供到反應室内之氣體轉換爲乙矽烷， 藉而，在Sil-xGex層上使厚度約爲l〇nm之Si層嘉晶生長。 由該Sil-xGex層及Si層形成Si/Sil-xGex層111。 此時，於 MISFET形成區域Rms,也形成S i / S i l-x G e x層U 1。此處， Sil-xGex層係被導入砸（B)而成爲P型，砸濃度爲2X1018原 子.cm-3。此時，不對Si層進行摻雜。 此處，藉由UHV-CVD沈積Sil-xGex層時，若依習知之製造 技術，供到第一沈積氧化膜508上之Si原子及Ge原子不能 形成均匀的膜，而形成SiGe島51 lb (參照圖13 (b)及圖17
(b))»不過，於本實施形態中，由於在第一沈積氧化膜108上 形成有多晶矽層109,因此，即使不能滿'足選擇性生長所要 求之嚴格條件，也不會形成SiGe島。亦即，在露出於集極開 口部110的矽基板100之上會形成單晶Sil-xGex層；在HBT -35- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --：-----------^--------訂---------線 ΐ ,,/ίν - :,..ί (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 460978 A7 __B7 _ 五、發明說明（33) 形成區域Rbp及MISFET形成區域Rms之多晶矽層109上， 會形成均匀的多晶此相同，在集極開口部11〇 之S.ii-xGex層上，會形成單晶Si層；在HBT形'成區域Rbp及 MISFE 丁形成區域Rms之多晶矽層109之上方，會形成多晶 Si層。 其次，於圖9 (a)所示之製程中，在晶圓上形成能做蝕刻中 止層之用的膜厚爲30nm之第二沈積氧化膜112。然後，在 第二沈積氧化膜112上設置光阻罩膜Re2而對HBT形成區 域Rbp中之第二沈積氧化膜1 1 2進行乾式蝕刻以使它圖案 化，藉此形成基極接合用開口部1 14。其結果，Si/ Sii-xGex 層111之中央部係由第二沈積氧化膜112所覆蓋住，_ Si/ Sil-xGex層111之一部分則露出於基極接合用開口部114^ 接著，爲了抑制産生於活性區-隔離接合部Rai之應力的影 響，使用形成基極接合用開口部114時所用之光阻罩膜Re2, 於HBT形成區域Rbp,進行硼（B)等P型雜質之離子植入。 藉此，形成表面附近之濃度約爲3X10”原子.cm-3之接合洩 漏防止層1 1 3。 _ 其次，於圖9 (b)所示之製程中，藉由 CVD,在晶圓上沈積 高濃度摻雜（即1 X 原子· cm—5以上）之、厚度約爲150nm 之P +多晶矽層115,繼而沈積厚度约爲lOOnm之第三沈積氧 化膜117。然後，藉由乾式蝕刻，將HBT形成區域Rbp中之 第三沈積氧化膜117及P +多晶矽層115圖案化，以在第三沈 積氧化膜117及P +多晶矽層115之中央部，形成可到達第二 沈積氧化膜112之基極開口部118。該基極開口部，118較 -36- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) (請I先閱讀背面之注意事項再填寫本頁) 訂---------線_ 經濟部智慧財產局員工消費合作社印製 4*6 Ο 9 7 8 Α7 ___ Β7 __ 五、發明說明（34) (請先閱讀背面之注意事項再填寫本頁) 第二沈積氧化膜112之中央部爲小，因此，基極開口部118 不會跨越基極接合用開口部114。藉由該製程，可形成由Ρ + 多晶矽層115及Si/Sil-xGex層111中除了其中央部以外 的部分所構成之外部基極1 1 6。此時，和第一實施形態一樣， 本實施形態也不同於圖14(b)所示之習知之HB 丁的製造過 程，尚未對·ΗΒΤ形成區域Rbp中之第三沈積氧化膜117、P + 多晶矽層U5、 Si/Sil-xGex層111及多晶矽層109之兩端 部進行蝕刻而保留著。如此一來，和第一實施形態一樣，於 後續製程中，N+多晶矽層之一部分會殘留於側面上等不良 現象得以防止。此外，可確實地抑制在側面露出包含G e之 Sii-xGex層時，由Ge所造成之MISFET形成區域等之污染。 另夕卜，不對MISFET形成區域Rms中之第三沈積氧化膜117 _及P +多晶矽層1 1 5進行蝕刻，全部保留。 經濟部智慧財產局員工消費合作社印製 再其次，於圖10 (a)所示之製程中，藉由CVD,在晶圓的全 面上沈積厚度約爲30nm之第四沈積氧化膜120及厚度約 爲150nm之多晶矽膜。然後，藉由非等向性乾式蝕刻，對多 晶矽膜進行回蝕，而在HBT形成區域Rbp中之P +多晶矽層 115及第三沈積氧化膜117之側面上，形成其間夾有第四沈 積氧化膜120之、由多晶矽所構成之側壁121。此時，MISFET 形成區域Rms中之第四沈積氧化膜120及多晶矽膜全部都 被去除。接著，用氟酸等進行濕式蝕刻，以去除第二沈積氧 化膜112及第四沈積氧化膜120中所露出之部分》其結果， Si/Sii-xGex層111的上部之Si層暴露於基極開口部118。 再者，因濕式蝕刻爲等向性蝕刻，故第二沈積氧化膜1 1 2及 -37- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 460978 A7 ____B7_ 五、發明說明（35) 第四沈積氧化膜1 2 0在横方向也得到了蝕刻。因此，基極開 口部1 1 8之尺寸加大。換言之，由此時之濕式蝕刻量決定基 極開口之寬度W1。但是，ΗΒ 丁形成區域Rbp之矽基板1〇〇 中之N +集極抽出層107等依然被P +多晶矽層115等所蓋住， 因此矽基板100之表面不會露出。 再再其次，於圖10 (b)所不之製程中，在晶圓上沈積厚度 約爲250nm之N +多晶矽層129之後，藉由乾式蝕刻將N +多 晶矽層129及第三沈積氧化膜117圖案化，而僅在HBT形 成區域Rbp中形成射極抽出電極；將MISFET形成區域Rms 中之N'+多晶矽層129及第三沈積氧化膜117全部去除。此 時，因在HBT形成區域Rbp中，P +多晶砂層115之外側也未 被圖案化，故在側方不會形成由多晶矽所構成之側壁。再者， 由於N +集極抽出層107等之表面不會因N +多晶矽層129 之過度蝕刻而被蝕刻，因此，矽基板100之表面也不會形成 凹凸。 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 其次，於圖11 (a)所示之製程中，藉由乾式蝕亥!]，將p +多晶 矽層115、第二沈積氧化膜1_1 2、Si/ Si l.-xG ex層111及多 晶砂層 109圖案_化，以決定外部基極 11(5的形狀。此 時，MISFET形成區域Rms中之P'+多晶矽層115、第二沈積 氧化膜112、Si/Sil-xGex層U1及多晶矽層109也全部都 被去除。 接著，於圖11 (b)所示之製程中，在晶圓上形成厚度約爲 120nm之沈積氧化膜之後，進行乾式蝕刻，以在HBT形成區 域Rbp中之N+多晶矽層129及P+多晶矽層115之側面形 -38- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 0 9 7 8 A7 __B7_ 五、發明說明（36) 成側壁123。此時，於MISFE丁形成區域，在閘極153側面之 側壁154上，形成L字形的第一沈積氧化膜108及側壁123。 藉由此時之乾式蝕刻（過度蝕刻），將第一沈積氧化膜108之 露出部分加以去除》结果，HBT區域Rbp中之N +多晶矽層 129、P +多晶矽層115及N +集極抽出層107之表面及MISFET 形成區域Rms中之閘極153及源/汲區域155之表面露出。 並且，爲了獲得圖6所示之结構，還要進行以下之處理。 首先，藉由濺鍍法，在晶圓的全面上沈積厚度約爲40nm之 鈦膜後，在6 7 5 °C之温度下進行3 0秒鐘之RTA (快速熱處理）， 藉此，在HBT區域Rbp中之N+多晶矽層129、P+多晶矽層 115及N +集極抽出層107之露出表面及MISFET形成區域 Rms中之閘極153及源/汲區域155之露出表面上，形成鈦 矽化物層124。然後，僅將鈦膜中未反應之部分選擇性地加 以去除，再爲改變鈦矽化物層124之結晶構造而進行回火處 理。 其次，在晶圓的全面上形成層間絶缘膜125,並在HBT形 成區域Rbp之N +多晶矽層lg9、P +多晶矽層115及 N +集 極抽出層107以及MISFET形成區域Rms之閘極153及源/ 汲區域155之上，分別形成穿過層^間絶缘膜125而到達各自 的鈦矽化物層124之連接孔。緊接著，於各連接孔内填入鎢 膜而形成鎢插塞126。然後，在晶圓的全面上沈.積鋁合金膜 之後，將其圖案化，以形成與各鎢插塞126連接並在層間絶 缘膜125上延伸之金屬配線127。 藉由以上之製程，可形成具有圖6所示之結構的HBT及 -39- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
衮-II 訂--------線· 經濟部智慧財產局員工消費合作社印製 A7 460978 B7 _ 五、發明說明（37) MISFET,即包含N型Si集極層.、P +型Sh-xGex基極層及N + 型Si射極層之HBT及包含閘極絶缘膜、多晶矽閘極及源/ 汲區域之MISFET。此處，需要説明的是，於HBT區域Rbp 中，高濃度N型雜質（磷等）從N+多晶矽層129中擴散至Si 111之Si層中，结果該Si層成爲N +型Si層。 若依本實施形態，除了上述第一實施形態之效果以外，還 能得到以下之效果。 在習知之SiGe-BiCM〇S的製造方法中，在HBT形成區域 之露出於集極開口部110的基板表面上，使Sil-xGex層選擇 性地磊晶生長。可是，由於該選擇性生長所要求之條件難以 滿足，所以，於實際的製程中，經常在第一沈積氧化膜108上 出現SiGe島，從而導致各種各樣的問題。相對於此，在本實 施形態的製造方法中，預先在第一沈積氧化膜10 8上形成多 晶矽層 109,再在露出於集極開口部 110的基板面上使 Sii-xGex層磊晶生長。換言之，因爲存在有多晶矽層109,故 不管在選擇性磊晶生長條件下還是在偏離選擇性磊晶條件 的情況下，都可在多晶矽層10_9上，確實地沈積厚度大致均 匀的多晶Sil-xGex層。因此，無SiGe島形成之虞，可確實地 抑制基板表面之凹凸及第二沈積氧化膜112之凹凸産生。 (其他實施形態） 於上述各實施形態中，亦可不使用 Sil-xGex層.而使用 Sii-x-yGexCy 層（〇S x + y$ 1)或 Sil-yCy 層（0$ yS 1)等由包含 Si且不同於 Si之材料所構成之膜。此外，亦可使用由 Sii-xGex層、Sil-x-yGexCy層、Sil-yCy層等中之兩層以上而 -40- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ' (請先閱讀背面之注意事項再填寫本頁) 装---- 訂----------線. 經濟部智慧財產局員工消費合作社印製 A7 4 6 097 8 ___B7_ 五、發明說明（38) 成之層®膜。 另外，上述各寅施形態之雙載子電晶體並不僅限於異質 接合雙載子電晶體。此乃因爲於將同質晶晶生長之Si層用 做基極的雙載子電晶體中，也要減小電晶體之面積及接合 漏電流，並且，由於S i層之選擇性磊晶條件亦不穩定，所以會 産生島之缘故。 本發明之雙載子電晶體的製造方法之製程並不僅限於上 述各實施形態中所介绍之具體方法。舉例而言，形成Si射 極層之另一方法爲：不連續地形成Si/Sil-xGex層，而預先 僅形成Sil-xGex層，然後在露出於基極開口部的Sil-xGex層 上，使S i層磊晶生長。再者，依照於各實施形態中所介绍之 方法以外的方法，也可以形成第四絶缘膜’120及側壁121。 致於形成其他部件之具體方法，不言而喻，只要能形成具有 與要形成的部件同樣作用的部件，就可使用其他周知之方 法。 再者，於第二實施形態中，在第一沈積氧化膜108上形成 多晶矽層1 0 9。但是，代替此$晶矽層1 0 9 ,可以形成由能讓 Sil-xGex層、Sil-x-yGexCy層或者Sil-yCy層選擇生長之其他 材料所構成之膜。因爲.選擇生長'膜係在具有原料氣體之還 原功能之底層上優先地形成者，故，例如非晶矽膜、氮化矽 膜等具有還原功能之膜皆能取代多晶矽層。 此外^於上述各實施形態中，所有的氧化膜宜爲在700°C 以下之温度下所形成之氧化矽膜。如此一來，可抑制半導體 裝置之各部分的雜質濃度分布之惡化。 41 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ：--^----------'^--------訂---------線' (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 46Ό9 7 8 B7 _ 五、發明說明（39) [發明之效果] (請先閱讀背面之注意事項再填寫本頁) 綜上所述，依照本發明之半導體裝置及其製造方法，不僅 可抑制起因於活性區-隔離接合部的應力之漏電流及於乾 式蝕刻端面之漏電流，也可在不受選擇性磊晶生長之條件 约束的情況下，實現單元面積較習知之HBT爲小的HBT。 又，於本'發明中，預先在具有集極開口部的沈積氧化膜上 形成多晶矽膜等還原膜，然後在露出於集極開口部的基板 面上，使半導體層磊晶生長。因此，可確實地防止半導體島 之産生，能够製成在基板面及絶缘層上無凹凸之、能用作 BiCMOS裝置之半導體裝置。 [圖式之簡單説明] 圖1係顯示本發明之第一實施形態之半導體裝置中，雙 載子電晶體之结構的截面圖。 圖2 (a)、 （b)係顯示第一實施形態之半導體裝置之製造 過程中，於集極開口部形成Si/Sil-xGex層的製程之截面圖。 圖3'‘（a)、 （b)係顯示第一實施形態之半導體裝置之製造 過程中，於P +多晶矽層中形成基極開口部的製程之截面圖。 圖 4(a)、 （b)係顯示第一實施形態之半導體裝置之製造 經濟部智慧財產局員工消費合作社印製 過程中，於基極開口部形成N +多晶矽層的製程之截面圖。 圖5 (a)、 （b)係顯示第一實施形態之半導體裝置之製造 過程中，將：P +多晶矽層之端部圖案化的製程之截面圖。 圖 6係本發明之第二實施形態之半導體裝置即 SiGe-BiCMOS裝置之結構截面圖。 圖 7 (a)、 （b)係顯示第二實施形態之半導體裝置之製造 :-42- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 0 9 7 8 at _ B7 _ 五、發明說明（, 過程中，形成MISFET之閘極等的製程之截面圖。 圖8 (a)、 （b)係顯示第二寅施形態之半導體裝置之製造 (請先閱讀背面之注意事項再填寫本頁) 過程中，形成第一沈積絶緣膜、多晶矽層及Si/ Sil-xGex層 的製程之截面圖。 圖9 (a)、 （b)係顯示第二實施形態之半導體裝置之製造 過程中，於’P +多晶矽層中形成基極開口部的製程之截面圖。 圖10 (a)、 （b)係顯示第二實施形態之半導體裝置之製造 過程中，於基極開口部形成N +多晶矽層的製程之截面圖》 圖11 (a)、 （b)係顯示第二實施形態之半導體裝置之製造 過程中，將P +多晶矽層之端部圖案化的製程之截面圖。 圖1 2係習知之雙載子電晶體之結構截面圖。 圖13 (a)、 （b)係顯示習知之半導體裝置之製造過程中， 於集極開口部形成Si/ Sil-xGex層的製程之截面圖。 圖14 (〇、 （b)係顯示習知之半導體裝置之製造過程中> 於P+多晶矽層中形成基極開口部的製程之截面圖。. 圖15 (a)、 （b)係顯示習知之半導體裝置之製造過程中， 將P +多晶矽層圖案化，並於基_極開口部形成N +多晶矽層的 製程之截面圖。 經濟部智慧財產局員工消費合作社印製 圖16係顯示習知之半導體裝置之製造過程中，於各多晶 矽層之端部形成側壁的製程之截面圖。. 圖17 (a)〜（c)係用以説明習知之雙載子電晶體之製造過 程中，SiGe島的産生之截面圖。 [符號之説明] 1 00 (00 1 )矽基板 -43 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 6 097 8 A7 B7 五、發明說明（41) 101 反 向 缓 變 井 1 02 集 極 層 1 03 淺 渠 溝 1 04 深 渠 溝 10 5 未 摻 雜 多 晶 矽 膜 106 氧 化 矽 膜 107 N + .集 極 抽 出 層 108 第 — 沈 積 氧 化 膜 1 1 0 集 極 開 □ 部 111 Si/ ： Sii -X G e ： s層 112 第 二 沈 積 氧 化 膜 113 接 合 洩 漏 防 止 層 114 基 極 接 合 用 開 口部 115 P + 多 晶 矽 層 116 外 部 基 極 117 第 三 沈 積 氧 化 膜 118 基 極 開 □ 部 119 内 部 基 極 120 第 四 沈 積 氧 化 膜 121 側 壁 123 側 壁 124 鈦 矽 化 物 層 125 層 間 絶 缘 膜 126 鎢 插 塞 -44- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 097 8 A7 B7 42,
五、發明說明（ 127 金厫配線 129 N +多晶矽層 1 5 1 反向缓變井 152 閘極絶缘膜 153 閘極 154 側壁' 1 55 源/汲區域
Rai 活性區-隔離接合部 W1基極開口之寬度 W2活性區之寬度 W3 集極開口之寬度 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -45 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 8 8 8 8 ABCD 4 6 097 8 六、申請專利範圍 1 . 一種半導體裝置，係形成於半導體基板之活性區内， 能做爲雙載子電晶體之用，其特徴在於具備： 元件隔離區，其形成於所述半導體基板之一部分並包圍 活性區； 第1導電型集極層，其形成於所述半導體基板内，由所述 元件隔離區所夾之區域裏； 絶缘層，其形成於所述半導體基板上，具有跨越所述集極 層與元件隔離區之一部分的集極開口部； 第2導電型基極層，其形成於所述集極開口部内的所述 半導體基板上及所述絶缘層上，包含内部基極與包圍該内 部基極之外部基極；以及 形成於所述内部基極上之第1導電型射極層。 2. 如申請專利範圍第1項之半導體裝置，其特徴在於進 —步具備： 接合洩漏防止層，其形成於所述半導體基板内，位於所述 外部基極之正下方且與所述元件隔離區鄰接之區域裏，其 中導人有第2導電型雜質。一 3. —種半導體裝置之製造方法，其特徴在於：係形成於半 導體基板之活性區内，能做爲具有射極層、基極層及集極層 的雙載子電晶體之用，包含如下製程： 於所述半導體基板之一部分，形成包圍活性區的元件隔 離區之製程“）； 所述製程（a)之前或所述製程（a)之後，於所述半導體基板 内，由所述元件隔離區所夾之區域裏，形成第1導電型集極 -46- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) i------訂— 經濟部智慧財產局員工消費合作社印製 460978 A8 B8 C8 D8 六、申請專利範圍 層之製程（b); (請先閱讀背面之注意事項再填寫本頁) 所述製程（a)與（b)之後，於所述半導體基板上沈積第一絶 缘層後，於所述第一絶缘層中形成跨越所述集極層與元件 隔離區之一部分的集極開口部之製程（c);以及 在露出於所述集極開口部的所述半導體基板上，形成至 少用以構成内部基極與包圍該内部基極之外部基極的第 2 導電型半導體層之製程（d)。 4. 如申請專利範圍第3項之半導體裝置的製造方法，其 特徴在於進一步包含： 所述製程（d)之後，於基板上形成第二絶缘層之後，藉由使 用屏蔽部件之蝕刻，保留該第二絶缘層中，位於上述半導體 層之中央部上方的部分，而將從位於所述半導體層之端部 上方的部分至位於上述元件隔離區之内側端部上方的部分. 之區域加以去除，以形成基極接合用開口部之製程（e);及 藉由使用所述屏蔽部件之離子植入，於所述半導體基板 内，位於所述基極接合用開口部下方的區域裏，植入第2導 電型雜質而形成接合洩漏防也層之製程（f)。 5. 如申請專利範圍第3項之半導體裝置的製造方法，其 經濟部智慧財產局員工消費合作社印製 特徴在於進一步包含： 1 所述製程（d)之後，於基板上形成第二絶缘層之後，藉由使 用屏蔽部件之蝕刻，保留該第二絶缘層中，位於上述半導體 層之中央部上方的部分，而將位於所述半導體層之端部上 方的部分加以去除，以形成基極接合用開口部之製程（e); 於基板上層疊第一導體層與第三絶緣層之後，於所述第 -47 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 460978 A8 B8 C8 D8 六、申請專利範圍 —導體層與第三絶缘層中開一個到達·殘留於内部基極上方 之所述第二絶缘層的基極開口部之製程（f); 形成能覆蓋露出於所述基極開口部之所述第一導體層側 面的第四絶緣層之製程（g); 藉由蝕刻，將殘留於所述半導體層之内部基極上方的所 述第二絶 '缘層當中，露出於所述基極開口部的部分加以去 除，以使所述半導體層之一部分露出於所述基極開口部的 底部之製程（h); 所述製程（h)之後，形成填充所述基極開口部的第二導體 層之製程（i);及 所述製程（i)之後，藉由蝕刻，將所述第一導體層及第三絶 缘層之端部加以去除，以使所述半導體基板中，將成爲集極 抽出層的部分露出之製程（丨）。 6. —種半導體裝置之製造方法，其特徴在於：係於半導體 基板上具備：至少包含射極層、基極層及集極層的雙載子電 晶體；及至少包含閘.極絶缘膜、閘極及源/汲區域的MISFET， 包含如下製程： _ 於雙載子電晶體形成區域中，形成所述雙載子電晶體之 集極層，並同時於MISFET形成盧域中，形成所述MISFET之 閘極絶缘膜、閘極及源/汲區域之製程（a); 於基板上層疊第一絶缘層與還原膜之後，將所述第一絶 缘層與還原膜中，位於所述雙載子電晶體形成區域内的所 述集極層之上方的部分加以去除，以形成集極開口部之製 程（b );及 -48- 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消脅合作社印製 4 6 097 8 as C8 D8 經濟部智慧財產局員工消費合作社印製 六、 申請專利範圍 1 1 於 所 述 集 極 開口部 内的所述半導體基板上 及 所 述 還 原 膜 1 上 ,使 至 用 以 構成内部基極與包圍該内部 基 極 之 外 部 基 1 1 „ 極 的 第 2 導 電 型半導 體層晶晶生長之製程 ^—V 請 7 . 如 串 請 專 利範圍 第6項之半導體裝置 的 製 造 方法， 其 閱 讀 1 ! .特 徴 在 於 背 面 1 之 1 於 上 述 .製 程 (C)中， 所形成之上述半導體 層 至 少 要 包 含 注 意 I 事 Si 1 -X Ge X (0 ^ X ^ 1)> Sil-x-y GexCy (0^x + y^ 1)及 Si W Cy (〇 . 項 矣 1 1)Φ 之 — 0 4 % 本 C 8. 如 串 請 專 利範圍 第6或7項之半導體裝 置 的 製 造 方 去， 頁 1 I 其 特 徴 在 於 1 | 於 上 述 製 程 (b)中，所形成之上述還原膜要 包 含 從 多 晶 矽、 1 1 非 晶 矽 及 氮 化 矽中所 選擇之任一種材料。 1 訂 9 · 如 串 m 專 利範圍 第6或7項之半導體裝 置 的 製 造 方 去， I 其 特 徴 在 於 進 —步包 含： 1 1 上 述 製 程 (C： 之後，於基板上形成第二絶缘 層 之 後 ，保 留 該 1 ! 第 二 维 ι»Ό 缘 層 中 ，位於』 1述半導體層之中央部 上 方 的 部 分， 而 1 將 位 於 所 述 半 導體層 之端部方的部分加 以 去 除 以 形 成 C，' 基 極 接 合 用 開 口部之 製程（d); 1 1 於 基 板 上 層 疊第一 導體層與第三絶缘層 之 後 ，於 所 述 第 I 一 導 體 層 與 第 三絶缘 層中開一個到達殘留於1* 基 極 上 方 1 1 1 之 所 述 第 二 絶 緣層的 基極開口部之製程（eh 1 1 形 成 能 覆 蓋 露出於 所述基極開口部之所述第一 -導 體 層 側 面 的 电 極 間 缘層之 製程⑴； 1 I 藉 由 蝕 刻 ，將殘留於所述半導體層之内部 基 極 上 方 的 所 1 I -49- 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 460978 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 述第二絶缘層當中，露出於所述基極開口部的部分加以去 除，以使所述半導體層之一部分露出於所述基極開口部的 底部之製程（gh 所述製程（g)之後，形成填充所述基極開口部的、將做爲 射極抽出電極之用的第二導體層之製程（h); 將所述雙載子電晶體形成區域裏之所述第三絶缘層、第 —導體層、半導體層及還原膜之一部分與所述MISFET形 成區域裏之所述第三絶緣層、第一導體層、半導體層及還 原膜之全部加以去除之製程⑴； 所述製程（i)之後，於基板上沈積絶缘膜並對該絶缘膜進 行回蝕，藉而於所述雙載子電晶體形成區域裏之所述第一 導體層、半導體層及還原膜.之側面與上述閘極之側面形成 側壁之'製程（jh及 將所述第一絶缘層加以去除，以使所述半導體基板中，雙 載子電晶體形成區域裏之將成爲集極抽出層的部分與所述 MISFE 丁形成區域裏之源/汲區域露出之製程（k)。 1 0.如申請專利範圍第9項_之半導體裝置的製造方法，其 特徴在於： 經齊部智慧財產局員工消費合作社印製 同時進行所述製程（j)與所述嫉程（k)。 11. 如申請專利範圍第6或7項之半導體裝置的製造方 法，其特徴在於： 至少上述各絶缘層中之一係於70(TC以下之温度下形成 的氧化矽膜。 12. 如申請專利範圍第6項之半導體裝置的製造方法，其 -50 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 【6 097 8 A8 B8 C8 D8 六、申請專利範圍 特徴在於： 於上述·製程（C)中，依序層疊 Sii-xGex (0^ 1), Sil-x-yGexCy (〇Sx + ySl)及 Sil-yCy (〇SySl)中之 ~1 與 Si 層，以形成上述半導體層，該製造方法進一步包含： 上述製程（c)之後，於基板上形成第二絶缘層之後，保留該 第二絶缘層中，位於上述半導體層之中央部上方的部分，而 將位於所述半導體層之端部上方的部分加以去除，以形成 基極接合用開口部之製程（d); .於基板上層叠第一導體層與第三絶缘層之後，於所述第 一導體層與第三絶缘層中開一個到達殘留於内部基極上方 之所述第二絶緣層的基極開口部之製程（e); 形成能覆蓋露出於所述基極開口部之所述第一導體層側 面的電極間絶缘層之製程（f); 藉由蝕刻，將殘留於所述半導體層之内部基極上方的所 .述第二絶缘層當中，露出於所述基極開口部的部分加以去 除，以使所述半導體層之一部分露出於所述基極開口部的 底部之製程（g); 一 所述製程（g)之後，形成填充所述基極開口部的、將做爲 射極抽出電極之用的、包含第1導電型雜質的第二導體層 之製程（h);及 使第1導電型雜質從所述第二導體層中擴散至所述Si層 之一部分中，以在所述Si層内形成射極層之製程（〇» 13.如申請專利範圍第12項之半導體裝置的製造方法， 其特徴在於進一步包含： -51 - 本紙張又度適用中國國家標準（CNS ) A4規格（210X297公釐1 (請先閱讀背面之注意事項再填寫本頁) —;v------訂---- 經濟部智慧財產局員工消費合作社印製 460978 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 將所述雙載子電晶體形成區域裏之所述第三絶缘層、第 —導體層、半導體層及還原膜之一部分與所述MIS FE丁形 成區域裏之所述第三絶缘層、第一導體層、半導體層及還 原膜之全部加以去除之製程（jh 然後，於基板上沈積絶缘膜並對該絶缘膜進行回蝕，藉而 於所述雙載子電晶體形成區域裏之所述第一導體層、半導 體層及還原膜之側面與上述閘極之側面形成側壁之製程 (k);及 將所述第一絶缘層加以去除，以使所述半導JI基板中，雙 載子電晶體形成區域裏之將成爲集極抽出層的部分與所述 MISFET形成區域裏之源/汲區域露出之製程⑴。 14.如申請專利範圍第13項之半導體裝置的製造方法， 其特徴在於： 同時進行所述製程（k)與所述製程（1)。 -52- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1020900B1 (en) * 1999-01-14 2009-08-05 Panasonic Corporation Semiconductor device and method for fabricating the same
DE60040812D1 (de) * 1999-03-15 2008-12-24 Matsushita Electric Ind Co Ltd Herstellungsverfahren für einen Bipolar-Transistor und ein MISFET Halbleiter Bauelement
JP3528756B2 (ja) * 2000-05-12 2004-05-24 松下電器産業株式会社 半導体装置
JP2002252233A (ja) * 2001-02-22 2002-09-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
FR2822292B1 (fr) * 2001-03-14 2003-07-18 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire de type double polysilicium a base a heterojonction et transistor correspondant
JP3501284B2 (ja) * 2001-03-30 2004-03-02 富士通カンタムデバイス株式会社 半導体装置の製造方法
US6660607B2 (en) * 2001-03-30 2003-12-09 International Business Machines Corporation Method for fabricating heterojunction bipolar transistors
SE0103036D0 (sv) * 2001-05-04 2001-09-13 Ericsson Telefon Ab L M Semiconductor process and integrated circuit
ATE535010T1 (de) 2001-07-12 2011-12-15 Univ Mississippi State Verfahren zur herstllung selbstausgerichteten transistortopologien in siliziumkarbid durch verwendung selektiver epitaxie
DE10134089A1 (de) * 2001-07-13 2003-01-30 Infineon Technologies Ag Verfahren zur Herstellung eines Bipolartransistors mit Polysiliziumemitter
JP4402953B2 (ja) 2001-09-18 2010-01-20 パナソニック株式会社 半導体装置の製造方法
FR2835652B1 (fr) 2002-02-04 2005-04-15 St Microelectronics Sa Procede de fabrication d'un circuit integre comportant des transistors bipolaires, en particulier a heterojonction si/sige, et des transistors a effet de champ a grilles isolees, et circuit integre correspondant
US7521733B2 (en) * 2002-05-14 2009-04-21 Infineon Technologies Ag Method for manufacturing an integrated circuit and integrated circuit with a bipolar transistor and a hetero bipolar transistor
TW573372B (en) * 2002-11-06 2004-01-21 Super Nova Optoelectronics Cor GaN-based III-V group compound semiconductor light-emitting diode and the manufacturing method thereof
US6699765B1 (en) * 2002-08-29 2004-03-02 Micrel, Inc. Method of fabricating a bipolar transistor using selective epitaxially grown SiGe base layer
JP4122197B2 (ja) * 2002-08-30 2008-07-23 富士通株式会社 半導体装置の製造方法
KR20040038511A (ko) * 2002-11-01 2004-05-08 한국전자통신연구원 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조 방법
DE10318422B4 (de) * 2003-04-23 2006-08-10 Infineon Technologies Ag Hochfrequenz-Bipolartransistor mit Silizidregion und Verfahren zur Herstellung desselben
US6982433B2 (en) 2003-06-12 2006-01-03 Intel Corporation Gate-induced strain for MOS performance improvement
US6974733B2 (en) * 2003-06-16 2005-12-13 Intel Corporation Double-gate transistor with enhanced carrier mobility
US7138668B2 (en) * 2003-07-30 2006-11-21 Nissan Motor Co., Ltd. Heterojunction diode with reduced leakage current
US7910448B2 (en) * 2004-01-23 2011-03-22 Nxp B.V. Method for fabricating a mono-crystalline emitter
DE102004017166B4 (de) * 2004-04-01 2007-10-11 Atmel Germany Gmbh Verfahren zur Herstellung von Bipolar-Transistoren
DE102004053394B4 (de) 2004-11-05 2010-08-19 Atmel Automotive Gmbh Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
JP2006186235A (ja) * 2004-12-28 2006-07-13 Renesas Technology Corp 半導体装置及びその製造方法
US7314799B2 (en) * 2005-12-05 2008-01-01 Semisouth Laboratories, Inc. Self-aligned trench field effect transistors with regrown gates and bipolar junction transistors with regrown base contact regions and methods of making
CN101326621B (zh) * 2005-12-13 2010-06-16 Nxp股份有限公司 在结处具有绝缘层的场效应晶体管结构
US8026146B2 (en) * 2006-08-31 2011-09-27 Nxp B.V. Method of manufacturing a bipolar transistor
US7892910B2 (en) 2007-02-28 2011-02-22 International Business Machines Corporation Bipolar transistor with raised extrinsic self-aligned base using selective epitaxial growth for BiCMOS integration
US7598539B2 (en) * 2007-06-01 2009-10-06 Infineon Technologies Ag Heterojunction bipolar transistor and method for making same
SG183740A1 (en) 2009-02-20 2012-09-27 Semiconductor Energy Lab Semiconductor device and manufacturing method of the same
US8129234B2 (en) * 2009-09-09 2012-03-06 International Business Machines Corporation Method of forming bipolar transistor integrated with metal gate CMOS devices
EP2315238B1 (en) * 2009-10-26 2012-06-20 Nxp B.V. Heterojunction Bipolar Transistor
CN102117749B (zh) * 2009-12-31 2012-07-11 上海华虹Nec电子有限公司 双极晶体管的集电区和集电区埋层的制造工艺方法
CN102402125A (zh) * 2010-09-16 2012-04-04 上海华虹Nec电子有限公司 用于制造锗硅碳器件中的光刻标记结构及其制备方法
US20120313146A1 (en) * 2011-06-08 2012-12-13 International Business Machines Corporation Transistor and method of forming the transistor so as to have reduced base resistance
KR101682320B1 (ko) * 2012-10-31 2016-12-05 샤프 가부시키가이샤 일렉트로루미네센스 기판 및 그 제조 방법, 일렉트로루미네센스 표시 패널, 일렉트로루미네센스 표시 장치
CN104425244B (zh) * 2013-08-20 2017-02-15 上海华虹宏力半导体制造有限公司 锗硅异质结双极型晶体管制造方法
CN108054096B (zh) * 2017-12-21 2020-08-28 南京溧水高新创业投资管理有限公司 双极晶体管的制作方法
JP2020120080A (ja) * 2019-01-28 2020-08-06 株式会社村田製作所 半導体素子
CN111933796B (zh) * 2020-09-29 2020-12-18 杭州未名信科科技有限公司 一种阻变式存储器及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3282172B2 (ja) * 1994-07-29 2002-05-13 ソニー株式会社 ＢｉＭＯＳ半導体装置の製造方法
US4252582A (en) * 1980-01-25 1981-02-24 International Business Machines Corporation Self aligned method for making bipolar transistor having minimum base to emitter contact spacing
JPS63304657A (ja) 1987-06-04 1988-12-12 Fujitsu Ltd 半導体装置の製造方法
JPS63318160A (ja) * 1987-06-19 1988-12-27 Fujitsu Ltd バイポ−ラトランジスタの製造方法
KR890003827B1 (ko) * 1987-07-25 1989-10-05 재단법인 한국전자통신연구소 고속 고집적 반도체소자(Bicmos)의 제조방법
JP2746289B2 (ja) * 1989-09-09 1998-05-06 忠弘 大見 素子の作製方法並びに半導体素子およびその作製方法
JP2740087B2 (ja) * 1992-08-15 1998-04-15 株式会社東芝 半導体集積回路装置の製造方法
DE4301333C2 (de) * 1993-01-20 2003-05-15 Daimler Chrysler Ag Verfahren zur Herstellung von Silizium-Germanium-Heterobipolartransistoren
US5451798A (en) * 1993-03-18 1995-09-19 Canon Kabushiki Kaisha Semiconductor device and its fabrication method
JP2655052B2 (ja) * 1993-10-07 1997-09-17 日本電気株式会社 半導体装置およびその製造方法
FR2756103B1 (fr) * 1996-11-19 1999-05-14 Sgs Thomson Microelectronics Fabrication de circuits integres bipolaires/cmos et d'un condensateur
US6121102A (en) * 1997-03-18 2000-09-19 Telfonaktiebolaget Lm Ericsson Method of electrical connection through an isolation trench to form trench-isolated bipolar devices
KR100275962B1 (ko) * 1998-12-30 2001-02-01 김영환 반도체장치 및 그의 제조방법_
DE60040812D1 (de) * 1999-03-15 2008-12-24 Matsushita Electric Ind Co Ltd Herstellungsverfahren für einen Bipolar-Transistor und ein MISFET Halbleiter Bauelement
JP3317942B2 (ja) * 1999-11-08 2002-08-26 シャープ株式会社 半導体装置およびその製造方法

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