JPS63318160A

JPS63318160A - バイポ−ラトランジスタの製造方法

Info

Publication number: JPS63318160A
Application number: JP15402487A
Authority: JP
Inventors: Atsuo Shimizu; 清水　敦男
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-06-19
Filing date: 1987-06-19
Publication date: 1988-12-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする問題点問題点を解決するための手段作用　　　　　　　　（第１図）実施例実施例の工程　　　（第２図）実施例の完成断面図（第３図）他の実施例の工程　（第４図）他の実施例の説明　（第５図）発明の効果〔概要〕バイポーラトランジスタを、基板上に形成された厚い絶
縁層に開けた開口部に自己整合して形成し、開口部内の
ベース引き出し領域とコレクタ領域との界面に薄い絶縁
層を挟むことにより、コレクターベース間容量を減らし
、デバイスの高速化をはかる。

〔産業上の利用分野〕

本発明はバイポーラトランジスタの製造方法に係り、特
に高速、高集積のバイポーラトランジスタの製造方法に
関する。

〔従来の技術〕

バイポーラトランジスタの高速化のために、厚い絶縁層
上にベース引き出し領域を形成して寄生容星を低減する
ようにした構造が種々提案されているが、活性領域をこ
の厚い絶縁層の開口部に対してマスク合わせで形成する
プロセスでは、ベース引き出し領域とコレクタ領域との
接触面積を位置合わせ精度以下に小さくすることはでき
ない。

さらに高速化のために可能な限りトランジスタサイズを
縮小しても、ベース引き出し領域は本来の目的である真
性ベース領域に接する以外に必ずコレクタ領域と接触し
てしまう。

このベース引き出し領域とコレクタ領域との接触面積を
減らすためには、可能な限り絶縁層の開口部を小さくす
ればよいが、この場合でもベース引き出し領域は動作に
必要な真性ベース領域に接する以外にコレクタ領域と接
触しない方がよい。

また、デバイスの微細化のためには、自己整合プロセス
が重要となり、上記のようなベース引き出し構造におい
ても、ベース引き出し領域と活性領域を開口部に自己整
合して形成しなければならない。

第６図＋ｉ＋、　（２１は従来のベース引き出し領域を
説明する断面図と平面図である。

図において、半導体基板ｌ上に厚い絶縁層２を被着後、
活性領域形成予定領域に開口部４を形成する。

つぎに、半導体基板１上に半導体結晶を成長して、基板
上には活性領域となるエピタキシャル半導体層８八、絶
縁層２上にはベース引き出し領域となる多結晶半導体層
８Ｂを成長する（エピ−ポリ同時成長）。

つぎに、多結混生４体Ｎ８Ｂに、基板およびエピタキシ
ャル半導体７５８Ａと反対の導電型不純物を導入してｐ
ｎ接合Ｊが形成される。

このようにして、ベース引き出し領域を絶縁層−ヒにお
くのは、コレクターベース間容量を減らすためであるが
、このままの構造では開口部と活性領域との面積差以下
にコレクタ領域とベース引き出し領域の接触面積を小さ
くすることはできなかった。

〔発明が解決しようとする問題点〕

従来の厚い絶縁層の開口部を介して活性領域とベース引
き出し領域を形成する場合、ベース引き出し領域が直接
コレクタ領域に接触してコレクターベース容量を増加さ
せ、デバイスの高速化を阻害していた。

〔問題点を解決するための手段〕

上記問題点の解決は、（１１半導体基板（１）上に第１の絶縁層（２）を被着
し、第１の絶縁層（２）に第１の開口部（４）を形成す
る工程と、該半導体基板（１）上に第１の絶縁層（２）
より薄い第２の絶縁層（５）を被着し、第１の開口部（
４）内の第２の絶縁層（５）に第１の開口部（４）より
面積が小さい第２の開口部（７）を形成する工程と、該
半導体基板（１）上に半導体結晶を成長して、第２の開
口部（７）内にはエピタキシャル半導体層（８Ａ）を、
第２の絶縁層上には多結晶半導体層（８Ｂ）を堆積する
工程と、該エピタキシャル半導体層（８Ａ）上を除いて
該半導体基板（１）上に選択的に第３の絶縁層（９）を
形成する工程とを含み。

該多結晶半導体層（８Ｂ）に導電性不純物をドープして
ベース引き出し領域とし、該エピタキシャル半導体層（
８Ａ）に導電性不純物をドープしてベースおよびエミッ
タ領域を形成するバイポーラトランジスタの製造方法、
および（２）半導体基板（１）上に第１の絶縁層（２）を被着
し、第１の絶縁層（２）に第１の開口部（４）を形成す
る工程と、該半導体基板（１）上に第１の絶縁層（２）
より薄い第２の絶縁層（５）を被着し、第１の開口部（
４）内の第２の絶縁層（５）に第１の開口部（４）より
面積が小さい第２の開口部（７）を形成する工程と、該
半導体基板（１）上の第２の開口部（７）内に選択的に
第１のエピタキシャル半導体層（３１）を堆積する工程
と、該半導体基板（１）上に半導体結晶を成長して、第
２の開口部（７）上には第２のエピタキシャル半導体ｌ
ｉｉ　（８Ａ）を、第２の絶縁層（５）上には多結晶半
導体層（８Ｂ）を堆積する工程と、該エピタキシャル半
導体層（８Ａ）上を除いて該半導体基板（１）上に選択
的に第３の絶縁層（９）を形成する工程とを含み。

該多結晶半導体層（８Ｂ）に導電性不純物をドープして
ベース引き出し領域とし、該エピタキシャル半導体層（
８Ａ）に導電性不純物をドープしてベースおよびエミッ
タ領域を形成するバイポーラトランジスタの製造方法、
および（３）半導体基板（１）上に第１の絶縁層（２）を被着
し、第１の絶縁層（２）に第１の開口部（４）を形成す
る工程と、該半導体基板（１）上に第１の絶縁層（２）
より薄い第２の絶縁層（５）を被着し、第１の開口部（
４）内の第２の絶縁層（５）に第１の開口部（４）より
面積が小さい第２の開口部（７）を形成する工程と、該
半導体基板（１）上に半導体結晶を成長して、第２の開
口部（７）内にはエピタキシャル半導体層（８＾）を、
第２の絶縁層（５）上には第１の多結晶半導体層（８Ｂ
）を堆積する工程と、該半導体基板（１）上に第３の絶
縁層（９）を被着し、該第３の絶縁層（９）上の第１の
開口部（４）を含んだ領域に耐酸化層（１０）を形成し
、該耐酸化層（１０）をマスクにして第１の多結晶半導
体層（８Ｂ）を酸化する工程と、該半導体基板（１）上
の第２の開口部（７）を含んだ領域に注入マスク（１１
）を形成して該半導体基板（１）に導電性不純物を注入
して第１の多結晶半導体層（８Ｂ）をベース引き出し領
域とし、該半導体基板（１）に該半導体イオンを注入し
、該注入マスク（１１）を除去して選択的に第２の多結
晶半導体層（１２）　、　（１３）を形成し、第２の多
結晶半導体層（１２）　、　（１３）をマスクにしたエ
ツチングによりシ亥耐酸化層（１０）と該第３の絶縁層
（９）に第３の開口部（１４）を形成する工程とを含み
。

第３の開口部（１４）を介して該エピタキシャル半導体
層（８Ａ）に導電性不純物をドープしてベースおよびエ
ミッタ領域を形成するバイポーラトランジスタの製造方
法、および（４）半導体基板（１）上に第１の絶縁層（２）を破着
し、第１の絶縁層（２）に第１の開口部（４）を形成す
る工程と、該半導体基板（１）上に第１の絶縁層（２）
より薄い第２の絶縁層（５）を被着し、第１の開口部（
４）内の第２の絶縁層（５）に第１の開口部（４）より
面積が小さい第２の開口部（７）を形成する工程と、該
半導体基板（１）上の第２の開口部（７）内に選択的に
第１のエピタキシャル半導体層（３１）を堆積する工程
と、該半導体基板（１）上に半導体結晶を成長して、第
２の開口部（７）上には第２のエピタキシャル半導体層
（８Ａ）を、第２の絶縁層（５）上には第１の多結晶半
導体層（８Ｂ）を堆積する工程と、該半導体基板（１）
上に第３の絶縁層（９）を被着し、該第３の絶縁層（９
）上の第１の開口部（４）を含んだ領域に耐酸化層（１
０）を形成し。

該耐酸化層（１０）をマスクにして第１の多結晶半導体
層（８Ｂ）を酸化する工程と、該半導体基板（１）上の
第２の開口部（７）を含んだ領域に注入マスク（１１）
を形成し、該半導体基板（１）に導電性不純物を注入し
て第１の多結晶半導体層（８Ｂ）をベース引き出し領域
とし、該半導体基板（１）に該半導体イオンを注入し、
該注入マスク（１１）を除去して選択的に第２の多結晶
半導体層（１２）　、　（１３）を形成し。

該第２の多結晶半導体層（１２）　、　（１３）をマス
クにしたエツチングにより該耐酸化層（１０）と該第３
の絶縁層（９）に第３の開口部（１４）を形成する工程
とを含み。

第３の開口部（１４）を介して第２のエピタキシャル半
導体層（８Ａ）に導電性不純物をドープしてベースおよ
びエミッタ領域を形成するバイポーラトランジスタの製
造方法により達成される。

〔作用〕

■　本発明は厚い絶縁層に開けた開口部内のベース引き
出し領域とコレクタ領域との界面に薄い絶縁層を挟むこ
とにより、コレクターベース間容量を減らし、高速化を
はかったものである。

第１図（１）、　（２）は本発明のベース引き出し領域
を説明する断面図と平面図である。

図において、半導体基板１上に厚い絶縁層２を被着後、
活性領域形成予定領域に第１の開口部４を形成する。　
　　。

つぎに、第１の開口部４内に薄い絶縁層５を形成し活性
領域に対応する第２の開口部７を形成する。

つぎに、エピ−ポリ成長により、第２の開口部７内に露
出した基板上には活性領域となるエピタキシャル半導体
層８＾を、絶縁層２上にはベース引き出し領域となる多
結晶半導体層８Ｂを成長する。

つぎに、多結晶半導体層８Ｂに、基板およびエピタキシ
ャル半導体層８Ａと反対の導電型不純物を導入してｐｎ
ｎ接合外形成される。

また、エピタキシャル半導体層８Δ内には、不純物をド
ープしてベース領域すとエミッタ領域ｅが形成される。

このようにすると、ベース引き出し領域８Ｂとコレクタ
領域Ｃとの間に薄い絶縁層５が介在するため、　　ｐｎ
ｎ接合外直接コレクタ領域に接する面積を、第５図に比
べて大幅に減らすことができる。

■　本発明は開口部の厚い絶縁層と薄い絶縁層の急峻な
段差を利用して、活性領域とベース引き出し領域を自己
整合的に行うようにしたものである（第２図の工程参照
）。

■　本発明は耐酸化絶縁層上に選択的にＳｉ”を注入し
て１選択的に多結晶半導体層を成長し、この層をマスク
にして下地の絶縁層をエツチングするようにしたもので
ある（第２図（３）参照）。

■　また１本発明はエピ−ポリ成長の前に、薄い絶縁層
の開口部内に選択エピタキシャル成長を行って段差を平
坦化することにより、エビ−ポリ成長時にエピタキシャ
ル層が略開口部の大きさに成長するようにして、ベース
引き出し領域の全領域を薄い絶縁層上にとどめて、容量
の低減をはかったものである（第４図参照）。

〔実施例〕

第２図（１１〜（５）は本発明の一実施例を工程順に説
明する断面図である。

第２図（１）において、半導体基板としてｎ型Ｓｔ基板
１上に、第１の絶縁層として化学気相成長（ＣＶＤ）法
により厚さ８０００人のＣＶＤ　Ｓｉ０ｇ層２と。

厚さ用卯人のＣＶＤ　　ＳｉＪ４層３を順次成長し１通
常のりソグラフィを用いてＣＶＤ　ＳｉＪ４層３とＣＶ
Ｄ　ＳｉＯ□層２を同時にパターニングしてこれらの層
に開口部４を形成する。

つぎに、Ｓｉ基板１上に第２の絶縁層として厚さ１００
０人のＣＶＤ　ＳｉＪ４層５を成長し、第１の開口部４
内（Ｄ　ＣＶＤ　５ｉＪ４［５上に多結晶珪素（ポリＳ
ｉ）の側壁６を形成する。

側壁６は、基板全面に厚さ一人のポリＳｉ層を成長し、
垂直方向に優勢な異方性エツチング、例えばりアクティ
ブイオンエツチング（ＲＩＥ）により開口部の側面のみ
にポリＳｉを残して形成する。

第２図（２）において、ポリＳｉの側壁６をマスクにし
テＲＩＥニよりＣＶＤ　５ｉＪａＤ５に第２の開口部７
を形成する。コノ際、　ＣＶＤ　５ｉＣｈ層２上にＣＶ
Ｄ　Ｓｉ３Ｎ４層３が残るようにコントロールする。

つぎにＫＯＨでエツチングしてポリＳｉの側壁６を除去
する。

つぎに、成長ガスとして５ｉｌ１４＋　または５ｉ２Ｈ
，を用いたエピ−ポリ成長により、基板上にはエピタキ
シャルＳｉ層８Ａ　、　ＳｉＪ、層上にはポリＳｉ層８
Ｂをそれぞれ厚さ４０００人に成長する。

つぎに、基板表面を全面酸化して第３の絶縁層として厚
さ２０００人のＳｉＯ□層９を形成する。

第２図（３）において、　ＳｉＯ□層９上に第１の開口
部４の領域を含めて耐酸化層として厚さ１０００人のＣ
ＶＤ　Ｓｉ＋Ｎａ層１０を層成０る。

ツキニ、　　ＣＶＤ　５ｉＪ４層１０をマスクにしてＳ
ｉ０２層９を局部酸化して厚い５ｉｆｔ層９Ａを形成す
る。

つぎに、基板全面にレジスト（または樹脂）をスピンコ
ードしてした後コントロールエツチングで凹部のみに注
入マスクとしてのレジスト１１を残す。

つぎに、レジスト１１をマスクにして基板全面にｐ型不
純物としてＢ゛を注入して、ポリ５ｉＦｆ　８Ｂにドー
プする。

Ｂ＋注入条件は、エネルギ３０　ＫｅＶ、　　ドーズ量
ＩＥ１５　ｃｍ−２である。

つぎに、レジスト１１をマスクにして基板全面にＳｉ”
　ヲ注入しテ、露出されたＣＶＤ　５ｉＪ４層１０上に
ポリＳｉが堆積するようにする。

Ｓｉ゛注入条件は、エネルギ８０　ＫｓＶ、　　ドーズ
量ＩＥ１５　ｃｍ−”である。

つぎに、レジスト１１を除去する。・第２図（４）において、成長ガスとしてＳｉＨ４＋ｌＩ
Ｃ１゜または５ｉ２１１６＋ＨＣＩを用いて凹部を除い
て選択的に厚さ３０００人のポリＳｉ層１２を成長する
。

つぎに、約Ｉ　Ｔｏｒｒの減圧ＣＶＯにより、ポリＳｉ
層を凹部内も含めて基板全面に成長し、　Ｉ？ＩＥ法に
よりポリＳｉ層をエツチングして凹部底のＣＶＤ　Ｓｉ
□Ｎ４層１０を層比０せ、かつ凹部側面にポリＳｉの側
壁１３を残す。

このときのポリＳｉの側壁１３の膜厚でエミッタ領域の
面積が決まる。

第２図（５）において、ポリＳｉ層１２とポリＳｉの側
壁１３をマスクにしてＲＩＥにより、　ＣＶＤ　５ｉＪ
ｎ層１０およびＳｉ０２層９に第３の開口部１４を形成
し、エピタキシャル５ｉＪｉ　８Ａの表面を露出させる
。

つぎに、　ＫＯＨによりポリＳｉ層１２とポリＳｉの側
壁１３を除去する。

つぎに、第３の開口部１３内のエピタキシャルＳｉ層８
Ａの活性領域を形成する。

例えば、第３の開口部１３上に減圧ＣＶＤ成長によりポ
リ５ｉＪｉ１５を形成し、ベース領域す形成用の２度目
のＢ゛注入エミッタ領域ｅ形成用のＡｓ”注入、注入イ
オンの活性化アニールを行う。

Ｂ１注入条件は、エネルギ２５　ＫｅＶ、　　ドーズ量
ｌＢ１５　ｃｍ−”である。

Ａｓ＋Ｂ＋注入条件エネルギ８０にｅＶ、　　ドーズ量
５Ｅ１５　ｃｍ−２である。

また、アニール条件はＮ２中で１１００℃で行う。

第３図は第１図の実施例により完成したトランジスタの
断面図である。

図において、半導体基板１は、　ｐ−５ｉ基板１１上の
素子形成領域にｎ゛型埋込層１２を形成し、その上にｎ
型のエピタキシャル層１３を成長したものを用いる。

また、基板内にはｎ゛型コレクタコンタクト領域１４．
ｐ型分離領域１５．１６が形成されている。

ポリ５ｉＮ１５はそのままエミッタ電極Ｅとして用い、
　Ａ１層でベース電極Ｂ、コレクタ電極Ｃが形成されて
いる。

第４図は他の実施例を説明する断面図である。

この実施例においては、第１図（ＬＬ　（２）と同様に
して、　　ＣＶＤ　Ｓｉ３Ｎ４層５に第１の開口部４．
ＣＶＤＳｉ３Ｎ４層５に第２の開口部７を形成する。

まず、第２の開口部７内に厚さ１０００〜２０００人の
選択エピタキシャル層３１を形成する。

選択エピタキシャル成長は、成長ガスとして５ｉＨ２Ｃ
１２を用い、これを２０　Ｔｏｒｒに減圧して９００℃
で熱分解して行う。

つぎに、成長ガスとして５ｉＨａ、または５ｉｚｌ１６
を用いたエビ−ポリ成長により５選択エピタキシャル層
３１上にはエピタキシャルＳｉ層８Ａ　Ｉ　５ＩＩＮ４
　層上にはポリＳｉ層８Ｂを成長する。

この後の工程は第１図と同様に行う。

この実施例は第２図の方法を改良したもので。

第５図（１１，（２）を用いて説明する。

第５図（１１，（２）は第４図の実施例を説明する拡大
断面図である。

第５図（１）は第２図の実施例において、第２の開口部
７内に直接エビ−ポリ成長を行った場合の拡大図を示す
。

この場合エビ−ポリの遷移領域は約４５６で活性領域内
に入り込み、基板の開口面積に比しエミッタ電極が小さ
くなってしまう。

また、この場合開口部内のエピタキシャル成長の成長率
は絶縁層と開口部の面積比に依存し、成長厚を大きくす
ると、エビ厚が大きくばらついてしまう。

そこで、薄い絶縁層と基板との段差をエビ−ポリ成長に
先立って１選択エピタキシャル成長により平坦化、ある
いは若干エピタキシャル層が絶縁層上にくにように成長
した後に、エピ−ポリ成長を行えば、開口面積と略同じ
大きさの活性領域が確保できる。

この場合１選択エピタキシャル成長のエビ厚は薄いので
、開口面積の大きさによる成長率の差があっても、素子
の縦方向の寸法に対して大きな影Ｖを与えない。

第５図（２）は第４図の実施例に対応し、最初の選択エ
ピタキシャル層をｎ”にドープし、つぎにエピ−ポリ成
長をアンドープ、またはローにドープして行うことによ
り、ベース引き出し領域の全領域を絶縁層上にとどめる
ことができ、寄生容量を減らすことができる。

〔発明の効果〕

以上詳細に説明したように本発明によれば、活性領域と
ベース引き出し領域を最初に開口した厚い絶縁層の開口
部に自己整合して形成し、ベース引き出し領域を直接コ
レクタ領域に接触させないでコレクターベース容量を低
減し、デバイスの高速化を行うことができる。

さらに、活性領域を画定する薄い絶縁層の開口部内に前
もって選択エピタキシャル成長で埋めて平坦化すること
により１次工程のエピ−ポリ成長でエビ層が開口面積よ
り狭められことがなくなり。

所定どおりの活性領域が形成できる。

また、実施例の工程中、　Ｓｉ”を注入することにより
５ｉＪ４層上にもポリＳｉを成長でき、これをマスクに
した下地の層のエツチングをできるようにした。

【図面の簡単な説明】

第１図（１１，＋２１は本発明のベース引き出し領域を
説明する断面図と平面図。第２図（１１〜（５）は本発明の一実施例を工程順に説
明する断面図。第３図は第１図の実施例により完成したトランジスタの
断面図。第４図は他の実施例を説明する説明する断面図。第５図（１１，（２）は第４図の実施例を説明する拡大
断面図である。第６図ｆｌ）、　（２１は従来のベース引き出し領域を
説明する断面図と平面図である。図において。１は半導体基板でｎ型Ｓｉ基板。２は第１の絶縁層でＣＶＤ　ＳｉＯ□層（厚い１色縁層
）・。３　ハＣＶＤ　５ｉＪｔ　’ｆ３゜４は第１の開口部。５は第２の絶縁層テＣＶＤ　５ｉ３Ｎｎ層（薄い絶縁層
）。６はポリＳｉの側壁。７は第２の開口部。８Ａは（第２の）エピタキシャル半導体層でエピタキシ
ャルＳｉ層。８Ｂは多結晶半導体層でポリＳｉ層。９は第３の絶縁層で５ｉ０２層。１０は耐酸化層でＣＶＤ　Ｓｉ３Ｎ、Ｆ、１５゜１１は
注入マスクでレジスト。１２はポリＳｉ層。１３はポリＳｉの側壁。１４は第３の開口部。３１は第１のエピタキシャル半導体層で。選択エピタキシャルＳｉ層。Ｃはコレクタ領域。ｂはベース領域。ｅはエミッタ領域。Ｃはコレクタ電極。Ｂはベース電極。Ｅはエミッタ電極であ６°　　　　　　　　　　　　　　　１・・−：、
、、’、ｂ、ｊ、、７水ｊ違副の４“’−Ｚ４１舌ぼ１
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Claims

【特許請求の範囲】

（１）半導体基板（１）上に第１の絶縁層（２）を被着
し、第１の絶縁層（２）に第１の開口部（４）を形成す
る工程と、該半導体基板（１）上に第１の絶縁層（２）より薄い第
２の絶縁層（５）を被着し、第１の開口部（４）内の第
２の絶縁層（５）に第１の開口部（４）より面積が小さ
い第２の開口部（７）を形成する工程と、該半導体基板
（１）上に半導体結晶を成長して、第２の開口部（７）
内にはエピタキシャル半導体層（８Ａ）を、第２の絶縁
層上には多結晶半導体層（８Ｂ）を堆積する工程と、該エピタキシャル半導体層（８Ａ）上を除いて選択的に
第３の絶縁層（９）を形成する工程とを含み、該多結晶
半導体層（８Ｂ）に導電性不純物をドープしてベース引
き出し領域とし、該エピタキシャル半導体層（８Ａ）に
導電性不純物をドープしてベースおよびエミッタ領域を
形成することを特徴とするバイポーラトランジスタの製
造方法。
（２）半導体基板（１）上に第１の絶縁層（２）を被着
し、第１の絶縁層（２）に第１の開口部（４）を形成す
る工程と、該半導体基板（１）上に第１の絶縁層（２）より薄い第
２の絶縁層（５）を被着し、第１の開口部（４）内の第
２の絶縁層（５）に第１の開口部（４）より面積が小さ
い第２の開口部（７）を形成する工程と、該半導体基板
（１）上の第２の開口部（７）内に選択的に第１のエピ
タキシャル半導体層（３１）を堆積する工程と、該半導体基板（１）上に半導体結晶を成長して、第２の
開口部（７）上には第２のエピタキシャル半導体層（８
Ａ）を、第２の絶縁層（５）上には多結晶半導体層（８
Ｂ）を堆積する工程と、該第２のエピタキシャル半導体層（８Ａ）上を除いて選
択的に第３の絶縁層（９）を形成する工程とを含み、該多結晶半導体層（８Ｂ）に導電性不純物をドープして
ベース引き出し領域とし、該エピタキシャル半導体層（
８Ａ）に導電性不純物をドープしてベースおよびエミッ
タ領域を形成することを特徴とするバイポーラトランジ
スタの製造方法。
（３）半導体基板（１）上に第１の絶縁層（２）を被着
し、第１の絶縁層（２）に第１の開口部（４）を形成す
る工程と、該半導体基板（１）上に第１の絶縁層（２）より薄い第
２の絶縁層（５）を被着し、第１の開口部（４）内の第
２の絶縁層（５）に第１の開口部（４）より面積が小さ
い第２の開口部（７）を形成する工程と、該半導体基板
（１）上に半導体結晶を成長して、第２の開口部（７）
内にはエピタキシャル半導体層（８Ａ）を、第２の絶縁
層（５）上には第１の多結晶半導体層（８Ｂ）を堆積す
る工程と、該半導体基板（１）上に第３の絶縁層（９）を被着し、
該第３の絶縁層（９）上の第１の開口部（４）を含んだ
領域に耐酸化層（１０）を形成し、該耐酸化層（１０）
をマスクにして第１の多結晶半導体層（８Ｂ）を酸化す
る工程と、該半導体基板（１）上の第２の開口部（７）を含んだ領
域に注入マスク（１１）を形成して該半導体基板（１）
に導電性不純物を注入して第１の多結晶半導体層（８Ｂ
）をベース引き出し領域とし、該半導体基板（１）に該
半導体イオンを注入し、該注入マスク（１１）を除去し
て選択的に第２の多結晶半導体層（１２）、（１３）を
形成し、第２の多結晶半導体層（１２）、（１３）をマ
スクにしたエッチングにより該耐酸化層（１０）と該第
３の絶縁層（９）に第３の開口部（１４）を形成する工
程とを含み、第３の開口部（１４）を介して該エピタキシャル半導体
層（８Ａ）に導電性不純物をドープしてベースおよびエ
ミッタ領域を形成することを特徴とするバイポーラトラ
ンジスタの製造方法。
（４）半導体基板（１）上に第１の絶縁層（２）を被着
し、第１の絶縁層（２）に第１の開口部（４）を形成す
る工程と、該半導体基板（１）上に第１の絶縁層（２）より簿い第
２の絶縁層（５）を被着し、第１の開口部（４）内の第
２の絶縁層（５）に第１の開口部（４）より面積が小さ
い第２の開口部（７）を形成する工程と、該半導体基板
（１）上の第２の開口部（７）内に選択的に第１のエピ
タキシャル半導体層（３１）を堆積する工程と、該半導体基板（１）上に半導体結晶を成長して、第２の
開口部（７）上には第２のエピタキシャル半導体層（８
Ａ）を、第２の絶縁層（５）上には第１の多結晶半導体
層（８Ｂ）を堆積する工程と、該半導体基板（１）上に第３の絶縁層（９）を被着し、
該第３の絶縁層（９）上の第１の開口部（４）を含んだ
領域に耐酸化層（１０）を形成し、該耐酸化層（１０）
をマスクにして第１の多結晶半導体層（８Ｂ）を酸化す
る工程と、該半導体基板（１）上の第２の開口部（７）を含んだ領
域に注入マスク（１１）を形成し、該半導体基板（１）
に導電性不純物を注入して第１の多結晶半導体層（８Ｂ
）をベース引き出し領域とし、該半導体基板（１）に該
半導体イオンを注入し、該注入マスク（１１）を除去し
て選択的に第２の多結晶半導体層（１２）、（１３）を
形成し、該第２の多結晶半導体層（１２）、（１３）を
マスクにしたエッチングにより該耐酸化層（１０）と該
第３の絶縁層（９）に第３の開口部（１４）を形成する
工程とを含み、第３の開口部（１４）を介して第２のエピタキシャル半
導体層（８Ａ）に導電性不純物をドープしてベースおよ
びエミッタ領域を形成することを特徴とするバイポーラ
トランジスタの製造方法。