DE102022120777A1 - Tiefgrabenisolation mit feldoxid - Google Patents

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Abstract

Eine elektronische Vorrichtung umfasst ein Halbleitersubstrat, das Majoritätsladungsträgerdotierungsstoffe eines ersten Leitfähigkeitstyps beinhaltet, eine Halbleiteroberflächenschicht, die Majoritätsladungsträgerdotierungsstoffe eines zweiten Leitfähigkeitstyps beinhaltet, ein Feldoxid, das sich auf der Halbleiteroberflächenschicht erstreckt, und eine Isolationsstruktur. Die Isolationsstruktur beinhaltet einen Graben, der sich durch die Halbleiteroberflächenschicht hindurch und in eine(s) des Halbleitersubstrats und einer vergrabenen Schicht des Halbleitersubstrats hinein erstreckt, und Polysilicium, das Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet, wobei das Polysilicium den Graben zu einer Seite der Halbleiteroberflächenschicht füllt.

Description

  • HINTERGRUND
  • Isolationsstrukturen separieren elektrische Schaltkreise unterschiedlicher Leistungsversorgungsdomänen und/oder Typen, wie etwa Hoch- und Niederspannungsschaltkreise oder analoge und digitale Schaltkreise, in einem integrierten Schaltkreis. Eine Flachgrabenisolation (STI: Shallow Trench Isolation) ist ein Typ von Isolationsstruktur, wobei dielektrisches Material in flache Gräben abgeschieden wird, die zwischen zu isolierenden Schaltkreisbereichen geätzt werden. Eine Tiefgrabenisolation (DTI: Deep Trench Isolation) wird in Kombination mit STI verwendet, um Lecken von elektrischem Strom zwischen angrenzenden Halbleitervorrichtungskomponenten abzuschwächen. Siliciumtiefgrabenisolationsschemata binden eine Flachgrabenisolationsschleife während der Fertigung zur lateralen Vorrichtungsisolation ein. Eine Tiefgrabenisolation ist für Schaltkreisgestaltungen wünschenswert, die keine STI-Strukturen anderswo erfordern, aber die STI-Schleife (die in Kombination mit einer DTI verwendet wird) fügt eine weitere STI-Maske hinzu und erhöht Herstellungskosten und Komplexität.
  • KURZDARSTELLUNG
  • Bei einem Aspekt umfasst eine elektronische Vorrichtung Folgendes: ein Halbleitersubstrat, das Majoritätsladungsträgerdotierungsstoffe eines ersten Leitfähigkeitstyps beinhaltet, eine vergrabene Schicht in einem Teil des Halbleitersubstrats und einschließlich Majoritätsladungsträgerdotierungsstoffen eines zweiten Leitfähigkeitstyps, eine Halbleiteroberflächenschicht, die Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet, eine Isolationsstruktur, und ein Feldoxid. Die Isolationsstruktur beinhaltet Folgendes: einen Graben, der sich durch die Halbleiteroberflächenschicht hindurch und in eine(s) des Halbleitersubstrats und der vergrabenen Schicht hinein erstreckt, eine dielektrische Auskleidung, die sich auf einer Seitenwand des Grabens von der Halbleiteroberflächenschicht zu der/dem einen des Halbleitersubstrats und der vergrabenen Schicht erstreckt, und Polysilicium auf der dielektrischen Auskleidung. Das Polysilicium beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und füllt den Graben zu einer Seite der Halbleiteroberflächenschicht. Das Feldoxid erstreckt sich auf einem Teil der Seite der Halbleiteroberflächenschicht und ein Teil des Feldoxids kontaktiert einen Teil der Isolationsstruktur.
  • Bei einem anderen Aspekt beinhaltet ein Verfahren Folgendes: Bilden einer vergrabenen Schicht in einem Teil eines Halbleitersubstrats, Bilden eines Grabens durch eine Halbleiteroberflächenschicht hindurch und in eine(s) des Halbleitersubstrats und der vergrabenen Schicht hinein, Bilden einer dielektrischen Auskleidung entlang einer Seitenwand des Grabens, Bilden von Polysilicium innerhalb des Grabens und auf der dielektrischen Auskleidung, und Bilden eines Feldoxids auf einem Teil der Seite der Halbleiteroberflächenschicht.
  • Bei einem anderen Aspekt beinhaltet ein Verfahren Folgendes: Bilden einer Halbleiteroberflächenschicht auf einem Halbleitersubstrat, Bilden eines Feldoxids auf einem Teil einer Seite der Halbleiteroberflächenschicht, Bilden eines Grabens durch die Halbleiteroberflächenschicht hindurch und in eine(s) des Halbleitersubstrats und einer vergrabenen Schicht des Halbleitersubstrats hinein, und Bilden von Polysilicium in dem Graben, wobei das Polysilicium den Graben zu der Seite der Halbleiteroberflächenschicht füllt und das Polysilicium Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet.
  • Figurenliste
    • 1 ist eine partielle Schnittseitenansicht einer elektronische Vorrichtung, die eine Tiefgrabenisolationsstruktur beinhaltet, die durch ein Feldoxid hindurch gebildet ist.
    • 2 ist ein Flussdiagramm eines Verfahrens zum Fertigen einer elektronischen Vorrichtung und zum Fertigen einer Isolationsstruktur in einer elektronischen Vorrichtung.
    • 3-25 sind partielle Schnittseitenansichten der elektronischen Vorrichtung aus 1 in verschiedenen Phasen einer Fertigung gemäß dem Verfahren aus 2.
    • 26 ist eine Schnittseitenansicht der elektronischen Vorrichtung aus 1 und 3-25 einschließlich einer Gehäusestruktur.
    • 27 ist eine partielle Schnittseitenansicht einer weiteren elektronische Vorrichtung, die eine Tiefgrabenisolationsstruktur beinhaltet, die zwischen Feldoxidstrukturen gebildet ist.
    • 28 ist ein Flussdiagramm eines weiteren Verfahrens zum Fertigen einer elektronischen Vorrichtung und zum Fertigen einer Isolationsstruktur in einer elektronischen Vorrichtung.
    • 29-47 sind partielle Schnittseitenansichten der elektronischen Vorrichtung aus 27 in verschiedenen Phasen einer Fertigung gemäß dem Verfahren aus 28.
    • 48 ist eine Schnittseitenansicht der elektronischen Vorrichtung aus 27 und 29-47 einschließlich einer Gehäusestruktur.
    • 49 ist eine partielle Schnittseitenansicht einer weiteren elektronische Vorrichtung, die eine Tiefgrabenisolationsstruktur, die durch eine Feldoxidstruktur hindurch gebildet ist, und ein tiefes implantiertes Gebiet, das die Isolationsstruktur umgibt, beinhaltet.
    • 49A ist eine partielle Schnittseitenansicht einer alternativen Implementierung der elektronischen Vorrichtung aus 49, die eine Tiefgrabenisolationsstruktur beinhaltet, die durch eine Feldoxidstruktur hindurch, durch das tiefe implantierte Gebiet hindurch, durch die vergrabene Schicht hindurch und in das Substrat hinein gebildet ist.
    • 50 ist eine Schnittseitenansicht der elektronischen Vorrichtung aus 49 einschließlich einer Gehäusestruktur.
    • 51 ist eine partielle Schnittseitenansicht einer weiteren elektronische Vorrichtung, die eine Tiefgrabenisolationsstruktur, die zwischen Feldoxidstrukturen gebildet ist, und ein tiefes implantiertes Gebiet, das die Isolationsstruktur umgibt, beinhaltet.
    • 51 A ist eine partielle Schnittseitenansicht einer alternativen Implementierung der elektronischen Vorrichtung aus 51, die eine Tiefgrabenisolationsstruktur, die zwischen Feldoxidstrukturen gebildet ist, und ein tiefes implantiertes Gebiet beinhaltet, das die Isolationsstruktur umgibt, und diese liegt abwärts durch das tiefe implantierte Gebiet hindurch, durch die vergrabene Schicht hindurch und in das Substrat hinein vor.
    • 52 ist eine Schnittseitenansicht der elektronischen Vorrichtung aus 51 einschließlich einer Gehäusestruktur.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In den Zeichnungen verweisen gleiche Bezugsziffern durchgehend auf gleiche Elemente und die verschiedenen Merkmale sind nicht zwingend maßstabsgetreu gezeichnet. Außerdem beinhaltet der Ausdruck „koppeln“ oder „koppelt“ eine indirekte oder direkte elektrische oder mechanische Verbindung oder Kombinationen daraus. Zum Beispiel kann, falls eine erste Vorrichtung mit einer zweiten Vorrichtung koppelt oder mit dieser gekoppelt ist, diese Verbindung durch eine direkte elektrische Verbindung oder durch eine indirekte elektrische Verbindung über eine oder mehrere dazwischenliegende Vorrichtungen und Verbindungen erfolgen. Eine oder mehrere Betriebscharakteristiken verschiedener Schaltkreise, Systeme und/oder Komponenten sind nachfolgend in dem Zusammenhang von Funktionen beschrieben, die in manchen Fällen aus einer Konfiguration und/oder Zwischenverbindung verschiedener Strukturen resultieren, wenn eine Schaltungsanordnung mit Leistung versorgt und betrieben wird.
  • 1 zeigt eine elektronische Vorrichtung 100, die eine Tiefgrabenisolationsstruktur beinhaltet, die durch ein Feldoxid hindurch gebildet ist, ohne STI-Strukturen. Wie hier verwendet, verweist der Ausdruck „Feldoxid“ auf ein dickes Oxid (z. B. mit einer Dicke von nm oder mehr), das durch thermische Oxidation thermisch auf einer Halbleiteroberfläche aufgewachsen ist, wie etwa ein LOCOS-gebildetes Oxid, ohne einen Graben in der Halbleiteroberflächenschicht für das Feldoxid zu bilden. Die Verwendung eines thermisch aufgewachsenen Feldoxids anstelle einer STI stellt Vorteile, wie hier ausführlich beschrieben, bereit, während eine Isolation um die DTI-Struktur herum oder nahe dieser bereitgestellt oder verbessert wird. Die DTI-Struktur ermöglicht eine elektrische Isolation zwischen Komponenten oder Schaltkreisen, ohne eine STI-Maske hinzuzufügen und ohne die Kosten und Komplexität einer STI-Verarbeitung. Die elektronische Vorrichtung 100 bei einem Beispiel ist ein Integrierter-Schaltkreis-Produkt, von dem nur ein Teil in 1 gezeigt ist. Die elektronische Vorrichtung 100 beinhaltet elektronische Komponenten, wie etwa Transistoren, Widerstände, Kondensatoren (nicht gezeigt), die auf oder in einer Halbleiterstruktur eines Startwafers gefertigt werden, der anschließend in einzelne Halbleiter-Dies separiert oder vereinzelt wird, die separat verkapselt werden, um Integrierter-Schaltkreis-Produkte zu produzieren. Die elektronische Vorrichtung 100 beinhaltet eine Halbleiterstruktur, die ein Halbleitersubstrat 102, eine vergrabene Schicht 104 in einem Teil des Halbleitersubstrats 102, eine Halbleiteroberflächenschicht 106 mit einer oberen oder Oberseite 107 und einem tiefen dotierten Gebiet 108 und Feldoxidstrukturen 110, die obere oder Oberseiten 111 aufweisen und sich auf entsprechenden Teilen der Oberseite 107 der Halbleiteroberflächenschicht 106 erstrecken, aufweist. Bei einem Beispiel ist oder beinhaltet das Feldoxid 110 Siliciumdioxid (SiO2), das durch einen thermischen Oxidationsprozess während einer Fertigung der elektronischen Vorrichtung 100 aufgewachsen wird.
  • Das Halbleitersubstrat 102 bei einem Beispiel ist eine Silicium- oder Silicium-auf-Isolator(SOI)-Struktur, die Majoritätsladungsträgerdotierungsstoffe eines ersten Leitfähigkeitstyps beinhaltet. Die vergrabene Schicht 104 erstreckt sich in einem Teil des Halbleitersubstrats 102 und beinhaltet Majoritätsladungsträgerdotierungsstoffe eines zweiten Leitfähigkeitstyps. Bei der veranschaulichten Implementierung ist der erste Leitfähigkeitstyp P, ist der zweite Leitfähigkeitstyp N, ist das Halbleitersubstrat 102 als „P-SUBSTRAT“ beschriftet und ist die vergrabene Schicht 104 eine vergrabene N-Typ-Schicht, die in den Zeichnungen als „NBL“ beschriftet ist. Bei einer (nicht gezeigten) weiteren Implementierung ist der erste Leitfähigkeitstyps N und ist der zweite Leitfähigkeitstyp P.
  • Die Halbleiteroberflächenschicht 106 bei dem veranschaulichten Beispiel ist oder beinhaltet epitaktisches Silicium mit Majoritätsladungsträgerdotierungsstoffen des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „N-EPI“ beschriftet. Das tiefe dotierte Gebiet 108 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „TIEF-N“ beschriftet. Das tiefe dotierte Gebiet 108 erstreckt sich von der Halbleiteroberflächenschicht 106 zu der vergrabenen Schicht 104. Ein erster Teil 112 (z. B. ein erstes implantiertes Gebiet) der Halbleiteroberflächenschicht 106 entlang der Oberseite 107 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „NSD“ beschriftet. Ein zweiter Teil oder ein zweites implantiertes Gebiet 114 der Halbleiteroberflächenschicht 106 entlang der Oberseite 107 beinhaltet Majoritätsladungsträgerdotierungsstoffe des ersten Leitfähigkeitstyps und ist in den Zeichnungen als „PSD“ beschriftet. Ein dritter Teil 116 (z. B. ein drittes implantiertes Gebiet) der Halbleiteroberflächenschicht 106 innerhalb des tiefen dotierten Gebiets 108 entlang der Oberseite 107 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „NSD“ beschriftet.
  • Diese Isolationsstruktur beinhaltet einen Graben, der sich zum Beispiel von einer oberen Oberfläche der Halbleiteroberflächenschicht 106 durch eine untere Oberfläche der Halbleiteroberflächenschicht 106 hindurch, zum Beispiel in das Halbleitersubstrat oder die vergrabene Schicht hinein erstreckt. Die elektronische Vorrichtung 100 beinhaltet eine Tiefgrabenisolationsstruktur 120 mit einer dielektrischen Doppelschichtauskleidung mit einer ersten dielektrischen Auskleidungsschicht 121 und einer zweiten dielektrischen Auskleidungsschicht 122 entlang einer Seitenwand eines Grabens 123. Bei einer weiteren Implementierung ist eine (nicht gezeigte) dielektrische Einzelschichtauskleidung entlang der Grabenseitenwand gebildet. Bei einer weiteren Implementierung beinhaltet eine (nicht gezeigte) dielektrische Mehrschichtauskleidung mehr als zwei dielektrische Schichten entlang der Grabenseitenwand. Der Graben 123 ist mit dotiertem Polysilicium 124 mit einer oberen oder Oberseite 125 gefüllt. Der Graben 123 erstreckt sich durch die Halbleiteroberflächenschicht 106 hindurch in das Halbleitersubstrat 102 hinein. Ein Teil 126 (z. B. ein implantiertes Gebiet) des Halbleitersubstrats 102 unter dem Graben 123 beinhaltet Majoritätsladungsträgerdotierungsstoffe des ersten Leitfähigkeitstyps.
  • Bei dem veranschaulichten Beispiel wird die vergrabene Schicht 104 durch einen maskierten Implantationsprozess gebildet und erstreckt sich nicht lateral zu der Unterseite des Grabens 124. Bei einer weiteren Implementierung (z. B. 49 und 51 unten) wird die vergrabene Schicht durch einen flächendeckenden Implantationsprozess gebildet und erstreckt sich der Graben in die vergrabene Schicht des Halbleitersubstrats hinein. Die dielektrische Doppelschichtauskleidung 121, 122 bei einem Beispiel erstreckt sich auf der Seitenwand des Grabens 123 von einer Ebene oberhalb oder gleich der oberen Oberfläche der Halbleiteroberflächenschicht 106 und unterhalb einer unteren Oberfläche der Halbleiteroberflächenschicht 106 bis zu oder unterhalb einer oberen Oberfläche des Halbleitersubstrats 102. Bei einer weiteren Implementierung (z. B. 49 und 51 unten) erstreckt sich die dielektrische Auskleidung auf der Seitenwand des Grabens 123 von der oberen Oberfläche der Halbleiteroberflächenschicht 106 zu der vergrabenen Schicht 104.
  • Das Polysilicium 124 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps. Das Polysilicium 124 erstreckt sich auf der dielektrischen Auskleidung 121, 122 und füllt den Graben 123 zu der Oberseite 107 der Halbleiteroberflächenschicht 106. Bei dem Beispiel aus 1 erstrecken sich der Graben 123, die dielektrische Auskleidung 121, 122 und das Polysilicium 124 jenseits der Oberseite 107 der Halbleiteroberflächenschicht 106 durch einen Teil des Feldoxids 110 hindurch. Ein Teil (z. B. eine Seite) des Feldoxids 110 kontaktiert (z. B. befindet sich in physischem Kontakt mit) einen Teil der Isolationsstruktur 120. Die Oberseite 125 des Polysiliciums 124 erstreckt sich für eine erste Entfernung 127 auswärts jenseits der Oberseite 107 der Halbleiteroberflächenschicht 106 und die Oberseite 111 des Feldoxids 110 erstreckt sich für eine zweite Entfernung 128 auswärts jenseits der Oberseite 107 der Halbleiteroberflächenschicht 106. Wie weiter unten in Verbindung mit 2-26 beschrieben, wird die Isolationsstruktur 120 in der elektronischen Vorrichtung 100 aus 1 nach einer Bildung (z. B. einem Wachstum) der Feldoxidstruktur 110 gefertigt und die erste Entfernung 127 ist größer als die zweite Entfernung 128 in der elektronische Vorrichtung 100 aus 1 (z. B. erstreckt sich das Polysilicium 124 bei der Konfiguration und Orientierung, die in den Zeichnungen gezeigt sind, aufwärts jenseits und oberhalb der Oberseite 111 des Feldoxids 110). Bei einer weiteren Implementierung (z. B. 27-48 unten) wird die Tiefgrabenisolationsstruktur vor dem Feldoxid gebildet.
  • Das tiefe dotierte Gebiet 108 in 1 ist lateral von der Isolationsstruktur 120 beabstandet. Bei einem weiteren Beispiel ist das tiefe dotierte Gebiet 108 weggelassen und erstreckt sich ein (nicht gezeigtes) weiteres tiefes dotiertes Gebiet von der Halbleiteroberflächenschicht 106 und in eine(s) der vergrabenen Schicht 104 und des Halbleitersubstrats 102 hinein, umgibt lateral einen Teil des Grabens 123 und beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps. Bei einem weiteren Beispiel (z. B. 49 und 51 unten) erstreckt sich ein zweites tiefes dotiertes Gebiet von der Halbleiteroberflächenschicht zu der vergrabenen Schicht und umgibt einen Teil des Grabens.
  • Die elektronische Vorrichtung 100 beinhaltet eine Mehrebenenmetallisierungsstruktur, von dem nur ein Teil in den Zeichnungen gezeigt ist. Die elektronische Vorrichtung 100 beinhaltet eine erste dielektrische Schicht 130 (z. B. eine Vormetalldielektrikumschicht, die in den Zeichnungen als „PMD“ beschriftet ist), die sich auf oder über dem Feldoxid 110 und Teilen der Oberseite 107 der Halbleiteroberflächenschicht 106 erstreckt. Bei einem Beispiel ist oder beinhaltet die erste dielektrische Schicht SiO2. Die PMD-Schicht 130 beinhaltet leitfähige Kontakte 132, die sich durch die PMD-Schicht 130 hindurch erstrecken, um elektrische Kontakte zu den jeweiligen implantierten Gebieten 112, 114 und 116 der Halbleiteroberflächenschicht 106 zu bilden. Die PMD-Schicht 130 beinhaltet auch einen leitfähigen Kontakt 132, der einen elektrischen Kontakt zu der Oberseite 125 des dotierten Polysiliciums 124 der Tiefgrabenisolationsstruktur 120 bildet.
  • Die Mehrebenenmetallisierungsstruktur in 1 beinhaltet auch eine zweite dielektrische Schicht 140 (z. B. SiO2), die hier als eine Zwischenschicht- oder Zwischenebenendielektrikum(ILD)-Schicht bezeichnet wird. Die zweite dielektrische Schicht 140 ist in den Zeichnungen als „ILD“ beschriftet. Die zweite dielektrische Schicht 140 beinhaltet leitfähige Routing-Strukturen 142, wie etwa Leiterbahnen oder Leitungen. Bei einem Beispiel sind oder beinhalten die leitfähigen Routing-Strukturen 142 Kupfer oder Aluminium oder ein anderes leitfähiges Material. Die zweite dielektrische Schicht 140 beinhaltet leitfähige Vias 144, die Kupfer oder Aluminium oder ein anderes leitfähiges Metall sind oder beinhalten. Bei einem Beispiel beinhaltet die elektronische Vorrichtung 100 eine oder mehrere weitere Metallisierungsschichten oder -ebenen (nicht gezeigt).
  • Auch unter Bezugnahme auf 2-26 zeigt 2 ein Verfahren 200 zum Fertigen einer elektronischen Vorrichtung und zum Fertigen einer Isolationsstruktur in einer elektronischen Vorrichtung. 3-25 zeigen die elektronische Vorrichtung 100 aus 1 in verschiedenen Phasen einer Fertigung gemäß dem Verfahren 200 und 26 zeigt die elektronische Vorrichtung 100 einschließlich einer Gehäusestruktur. Das Verfahren 200 beginnt mit einem Anfangswafer, wie etwa einem Siliciumwafer 102 oder einem Silicium-auf-Isolator-Wafer, der Majoritätsladungsträgerdotierungsstoffe eines ersten Leitfähigkeitstyps (z. B. P bei dem veranschaulichten Beispiel) beinhaltet.
  • Das Verfahren 200 beinhaltet Bilden einer vergrabenen Schicht bei 202. 3 zeigt ein Beispiel, bei dem ein Implantationsprozess 300 unter Verwendung einer Implantationsmaske 302 durchgeführt wird. Der Implantationsprozess 300 implantiert Dotierungsstoffe des zweiten Leitfähigkeitstyps (z. B. N bei dem veranschaulichten Beispiel) in einen freigelegten Teil der Oberseite des Halbleitersubstrats 102, um die vergrabene Schicht 104 in einem Teil des Halbleitersubstrats 102 zu bilden. Die Implantationsmaske 302 wird dann entfernt. Bei einer weiteren Implementierung wird eine flächendeckende Implantation bei 202 ohne eine Implantationsmaske durchgeführt.
  • Bei 204 in 2 beinhaltet das Verfahren 200 auch Bilden einer Halbleiteroberflächenschicht auf dem Halbleitersubstrat. 4 zeigt ein Beispiel, bei dem ein epitaktischer Wachstumsprozess 400 mit In-situ-N-Typ-Dotierungsstoffen durchgeführt wird, der die N-dotierte epitaktische Siliciumhalbleiteroberflächenschicht 106 auf der Oberseite des Halbleitersubstrats 102 aufwächst. Die Halbleiteroberflächenschicht 106 weist eine Oberseite 107 auf, wie zuvor beschrieben wurde.
  • Bei 206 in 2 beinhaltet das Verfahren 200 auch Bilden eines tiefen dotierten Gebiets, das Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet. 5 zeigt ein Beispiel, bei dem ein Implantationsprozess 500 unter Verwendung einer Implantationsmaske 502 durchgeführt wird. Der Implantationsprozess 500 implantiert Dotierungsstoffe des zweiten Leitfähigkeitstyps (z. B. N bei dem veranschaulichten Beispiel) in einen freigelegten Teil der Oberseite 107 der Halbleiteroberflächenschicht 106, um das tiefe dotierte Gebiet 108 zu bilden, das sich von der Oberseite 107 der Halbleiteroberflächenschicht 106 zu der vergrabenen Schicht 104 erstreckt. Die Implantationsmaske 502 wird dann entfernt. Bei einer weiteren Implementierung beinhaltet die Implantationsmaske 502 eine (in 5 nicht gezeigte) zweite Öffnung und der Prozess 500 implantiert in einen freigelegten zweiten Teil der Oberseite 107 der Halbleiteroberflächenschicht 106, um gleichzeitig ein zweites tiefes dotiertes Gebiet zu bilden, um einen anschließend gebildeten Isolationsstrukturgraben zu umgeben (z. B. 49 und 51 unten).
  • Bei 208 in 2 beinhaltet das Verfahren 200 auch Bilden eines Feldoxids, zum Beispiel durch lokale Oxidation von Silicium (LOCOS) unter Verwendung einer Nitridmaske. 6 und 7 zeigen ein Beispiel, bei dem eine Nitridmaske gebildet wird, und eine lokale Oxidation einer Siliciumverarbeitung wird durchgeführt, um das Feldoxid 110 auf freigelegten Teilen der Oberseite 107 der Halbleiteroberflächenschicht 106 aufzuwachsen. In 6 wird ein Prozess 600 durchgeführt, der ein Maskenmaterial, das zum Beispiel Siliciumnitrid (SiN) ist oder beinhaltet, auf der Oberseite 107 der Halbleiteroberflächenschicht 106 abscheidet. Der Prozess 600 beinhaltet auch Strukturieren des abgeschiedenen Maskenmaterials, um eine strukturierte Maske 602 zu bilden, die ausgewählte Teile der Oberseite 107 der Halbleiteroberflächenschicht 106 freilegt, wie in 6 gezeigt.
  • 7 zeigt ein Beispiel, bei dem ein LOCOS-Prozess 700 durchgeführt wird, zum Beispiel in einem Ofen mit einer inneren oxidierenden Umgebung. Der LOCOS-Prozess 700 bildet das Feldoxid 110 auf Teilen der Oberseite 107 der Halbleiteroberflächenschicht 106, einschließlich eines Teils, durch den anschließend ein Isolationsgraben geätzt wird. Das Feldoxid 110 bei einem Beispiel ist oder beinhaltet SiO2, das unter die Oberfläche des Wafers penetriert, wobei sich eine Si-SiO2-Grenzfläche leicht unterhalb der Ebene der Oberseite 107 der Halbleiteroberflächenschicht 106 befindet. Thermische Oxidation der ausgewählten freigelegten Gebiete der Oberseite bewirkt eine Sauerstoffpenetration in die Oberseite 107 und der Sauerstoff reagiert mit Silicium und wandelt es zu Siliciumdioxid um.
  • Bei dem veranschaulichten Beispiel bildet die Verarbeitung bei 208 das Feldoxid 110 auf einem Teil der Oberseite 107 der Halbleiteroberflächenschicht 106, so dass sich ein Teil des Feldoxids 110 anschließend in Kontakt mit einem Teil der dielektrischen Auskleidung 121, 122 und einem Teil des Polysiliciums 124 anschließend an die Bildung der Tiefgrabenisolationsstruktur befindet, wie in 1 oben gezeigt.
  • Das Verfahren 200 fährt bei 210 mit Entfernen der Maske 602 fort. 8 zeigt ein Beispiel, bei dem ein Ablöseprozess 800 durchgeführt wird, der die Maske entfernt und die strukturierten Feldoxidstrukturen 110 mit jeweiligen Oberseiten 111 zurücklässt.
  • Bei 212, 214 und 216 fährt das Verfahren 200 aus 2 mit dem Bilden einer Tiefisolationsgrabenstruktur fort. 9-14 zeigen ein Beispiel, das bei 212 Bilden einer dielektrischen Grabenätzmaske, bei 214 Ätzen durch einen Teil des Feldoxids 110 hindurch unter Verwendung der Maske und bei 216 Ätzen durch die Halbleiteroberflächenschicht 106 hindurch und in das Halbleitersubstrat 102 hinein beinhaltet. Bei einer weiteren Implementierung, bei der zum Beispiel eine flächendeckende Implantation verwendet wurde, um die vergrabene Schicht 104 zu bilden, bildet die zweite Ätzung bei 216 den Graben teilweise in die vergrabene Schicht 104 hinein (z. B. 49 und 51 unten).
  • 9-11 zeigen ein Beispiel für die Grabenätzmaskenbildung bei 212, bei der eine strukturierte Mehrschichtätzmaske erzeugt wird. Die nominale Schichtdicken und Zusammensetzung der Grabenätzmaskenschichten sind in Abhängigkeit von der Tiefe des Isolationsgrabens anpassbar und variieren innerhalb der Herstellungstoleranzen. Bei einem weiteren Beispiel werden mehr oder weniger Schichten beim Bilden der Grabenätzmaske bei 212 verwendet. Bei der veranschaulichten Implementierung wird ein Prozess 900 in 9 durchgeführt, der eine Siliciumdioxidschicht 902 abscheidet und strukturiert, um einen Teil des Feldoxids 110 freizulegen. Bei einem Beispiel weist die Siliciumdioxidschicht 902 eine Dicke von 150 Angström auf. In 10 wird ein Prozess 1000 durchgeführt, der eine Siliciumnitridschicht 1002 abscheidet (z. B. chemische Gasphasenabscheidung) und strukturiert, zum Beispiel bis zu einer Dicke von 2000 Angström. In 11 wird ein Prozess 1100 durchgeführt, der eine weitere Siliciumdioxidschicht 1102 abscheidet und strukturiert, zum Beispiel bis zu einer Dicke von 1,4 µm, um die strukturierte dielektrische Mehrschichtätzmaske 902, 1002, 1102 zu vervollständigen.
  • Bei 214 in 2 fährt das Verfahren 200 mit Ätzen des Feldoxids 110 fort, um einen anfänglichen Teil des Isolationsgrabens 123 zu bilden. 12 und 13 zeigen ein Beispiel, bei dem ein erster Ätzprozess 1200 unter Verwendung der Grabenätzmaske 902, 1002, 1102 durchgeführt wird. 12 zeigt eine Partialleistungsfähigkeit des Ätzprozesses 1200, der den Graben 123 teilweise in den Teil des Feldoxids 110 hinein bildet, der durch die Grabenätzmaske 902, 1002, 1102 freigelegt ist. 13 zeigt eine fortgesetzte Ätzung über den Prozess 1200 zum Freilegen eines Teils der Halbleiteroberflächenschicht 106 auf der Unterseite des teilweise gebildeten Grabens 123. Bei einem Beispiel ist der erste Ätzprozess 1200 eine fluorierte Ätzung unter Verwendung von Kohlenstoff-, Fluor- und Wasserstoffquellen. Bei einem weiteren Beispiel ist die Ätzchemie nur Kohlenstoff und Fluor und kein Wasserstoff. Bei einer Implementierung ist der erste Ätzprozess 1200 selektiv gegenüber dem LOCOS-Feldoxid 110 unter Verwendung von Ar/O2/CF4/CHF3 und mit oder ohne einen oder mehrere andere Fluorkohlenstoffe und mit oder ohne N2. Bei einem Beispiel wird der erste Ätzprozess 1200 bei Raumtemperatur in einem Plasmaätzungsreaktor durchgeführt. Bei einer Implementierung wird eine Veraschungs- und Reinigungsoperation durchgeführt, um jeglichen verbleibenden Fotolack abzulösen und die elektronische Vorrichtung 100 zu reinigen. Bei einem Beispiel verwendet die Veraschungsoperation Ar/O2/N2/H2/CF4, entweder alle oder Kombinationen davon bei einer Temperatur von 100 Grad C oder mehr. Bei einem Beispiel ist die Reinigungsoperation eine mit verdünnter HF oder Industriestandardreinigungschemikalien in einem einzigen Waferwerkzeug oder einer einzigen Haube. Bei anderen Implementierungen wird die Veraschungs- und Reinigungsoperation weggelassen.
  • Bei 216 in 2 wird eine zweite Ätzung unter Verwendung der Grabenätzmaske 902, 1002, 1102 durchgeführt, um durch den freigelegten Teil der Halbleiteroberflächenschicht 106 zu ätzen und um einen Teil des Halbleitersubstrats 102 freizulegen. Bei einer weiteren Implementierung legt der zweite Ätzprozess bei 216 einen Teil einer vergrabenen Schicht 104 frei (z. B. 49 und 51 unten). 14 und 15 zeigen ein Beispiel, bei dem ein zweiter Ätzprozess 1400 unter Verwendung der Grabenätzmaske 902, 1002, 1102 durchgeführt wird. 14 zeigt eine Partialleistungsfähigkeit des Ätzprozesses 1400, der den Graben 123 in den Teil der Halbleiteroberflächenschicht 106 hinein erweitert, der durch die Grabenätzmaske 902, 1002, 1102 freigelegt ist. 15 zeigt eine Fortsetzung des zweiten Ätzprozesses 1400, der durch den verbleibenden Teil der Halbleiteroberflächenschicht 106 hindurch und in das Halbleitersubstrat 102 hinein ätzt. Bei einem Beispiel wird der erste Ätzprozess 1200 in einem ersten Ätzwerkzeug durchgeführt und wird der verarbeitete Wafer zu einem anderen Ätzwerkzeug für den zweiten Ätzprozess 1400 bewegt. Bei einem Beispiel ätzt der zweite Ätzprozess 1400 den Graben 123 in die Halbleiteroberflächenschicht 106 hinein und in das Halbleitersubstrat 102 hinein bis zu einer Grabentiefe von 20 bis 26 µm, wie etwa ungefähr 22 µm, und stoppt in dem Halbleitersubstrat 102.
  • Bei einer weiteren Implementierung, bei der eine flächendeckende Implantation verwendet wird, um die vergrabene Schicht 104 zu bilden, fährt der zweite Ätzprozess damit fort, den Graben 123 durch die Halbleiteroberflächenschicht 106 hindurch, durch die vergrabene Schicht 104 hindurch und in das Halbleitersubstrat 102 hinein unterhalb der vergrabenen Schicht 104 zu erweitern. Bei einem Beispiel verwendet der zweite Ätzprozess 1400 eine Kombination aus SF6, Sauerstoff, Argon und HDR, MO2. Bei einer weiteren Implementierung verwendet der zweite Ätzprozess 1400 eine Ar/SF6/O2/CF4/HBr/N2-Ätzchemie. Bei weiteren Implementierungen verwendet der zweite Ätzprozess 1400 eine Kombination aus allen oder manchen (z. B. zwei oder mehr) von Ar/SF6/O2/CF4/HBr/N2. Bei einer Implementierung ist der zweite Ätzprozess 1400 eine anisotrope Ätzung, die in einem Plasmareaktor mit einer Quelle und Bias-Hochfrequenz(HF)-Leistung durchgeführt wird.
  • Bei einer weiteren Implementierung, wie etwa für ein selbstausgerichtetes tiefes dotiertes Gebiet und einen Isolationsgraben (z. B. 49 und 51 unten), wird ein Teil des Grabens 123 unter Verwendung des zweiten Ätzprozesses 1400 in ein zuvor gebildetes zweites tiefes implantiertes Gebiet hinein geätzt, um die flächendeckend implantierte vergrabene Schicht freizulegen, und die Grabenseitenwände werden unter Verwendung herkömmlicher Beam-Line-Implantierer implantiert, wonach der zweite Ätzprozess 1400 fortgesetzt wird, um den Rest des Grabens 123 zu ätzen.
  • Das Verfahren 200 fährt bei 218 in 2 mit Bilden einer Einzel- oder Mehrschichtgrabenauskleidung fort. Die Gesamtdicke und Zusammensetzung der Grabenauskleidung wird gemäß einer Zieldurchschlagsspannungseinstufung für die Isolationsstruktur 120 in einer gegebenen Technologie maßgeschneidert. Bei dem veranschaulichten Beispiel beträgt die Gesamtdicke der Doppelschichtauskleidung 121, 122 5000 bis 6000 Angström.
  • 16 und 17 zeigen ein Beispiel, das eine Doppelschichtoxidgrabenauskleidung 121, 122, wie in 1 oben, bildet. Die Grabenauskleidungsschichten 121 und 122 werden entlang der Seitenwand des Grabens 123 von der Halbleiteroberflächenschicht 106 zu dem Halbleitersubstrat 102 gebildet. Bei einer weiteren Implementierung, wie etwa bei einer, bei der eine flächendeckende Implantation zum Bilden der vergrabenen Schicht 104 verwendet wurde, erstrecken sich die Grabenauskleidungsschichten 121 und 122 zu der vergrabenen Schicht 104. Bei einem weiteren Beispiel, bei dem eine flächendeckende Implantation zum Bilden der vergrabenen Schicht 104 verwendet wurde, erstrecken sich die Grabenauskleidungsschichten 121 und 122 zu der vergrabenen Schicht 104 und darüber hinaus in das darunterliegende Halbleitersubstrat 102 unterhalb der vergrabenen Schicht 104 hinein. Die nominale Schichtdicke und Zusammensetzung der Grabenauskleidung 121, 122 sind anpassbar und variieren innerhalb von Herstellungstoleranzen. Bei einem weiteren Beispiel werden mehr oder weniger Schichten beim Bilden der Grabenauskleidung verwendet.
  • 16 zeigt ein Beispiel, bei dem ein Prozess 1600 zum Bilden der ersten Auskleidungsschicht 121 auf der Grabenseitenwand durchgeführt wird. Der Prozess 1600 bei einem Beispiel beinhaltet thermisches Wachstum in einem Offen mit einer oxidierenden inneren Umgebung unter Verwendung eines O2-Quellenstroms bei einer Temperatur von etwa 1050 Grad C, um die erste Grabenauskleidungsschicht 121 bis zu einer Dicke von 1000 bis 4000 Angström abzuscheiden oder aufzuwachsen.
  • In 17 wird ein Abscheidungsprozess 1700 durchgeführt, der die zweite Auskleidungsschicht 122 als ein zweites Oxid auf der ersten Schicht 121 abscheidet. Bei einer Implementierung ist der Abscheidungsprozess 1700 ein SA-CVD-Prozess (SA-CVD: Sub-Atmospheric Pressure Chemical Vapor Deposition - chemische Gasphasenabscheidung bei subatmosphärischem Druck), der zum Beispiel O2 und/oder Ozon (O3) als ein Quellengas verwendet, um eine Katalyse der Reaktion zu unterstützen, bei einem Druck zwischen 13300 Pa und 80000 Pa und einer Prozesstemperatur von etwa 300 bis 700 Grad C. Bei einem Beispiel scheidet der Prozess 1700 die zweite Auskleidungsschicht 122 als eine konforme Schicht sowohl innerhalb des Grabens 123 entlang der ersten Auskleidungsschicht 121 als auch außerhalb des Grabens 123 (in 17 nicht gezeigt) ab.
  • Bei 220 in 2 fährt das Verfahren 200 mit Ätzen der Grabenauskleidung 121, 122 fort. 18 zeigt ein Beispiel, bei dem ein Grabenauskleidungsätzprozess 1800 durchgeführt wird, wie etwa eine anisotrope Plasmatrockenätzung, die eine selbstausgerichtete Ätzung ohne irgendeine zusätzliche Maske ist. Bei einer Implementierung verwendet der Ätzprozess 1800 alle oder eine Kombination von Ar/CF4/CH2F2/CHF3/N2/O2 und/oder eine andere Fluorkohlenstoffquelle bei Raumtemperatur in einem Plasmareaktor mit HF-Quellen und einer Bias-Leistung zur Anisotropie. Der Ätzprozess 1800 entfernt die Auskleidungsschichten 121 und 122 von der Unterseite des Grabens 123 und legt einen Teil des Halbleitersubstrats 102 frei. Bei einer weiteren Implementierung, wie etwa einer, bei der eine flächendeckende Implantation verwendet wurde, um die vergrabene Schicht 104 zu bilden, legt der Grabenauskleidungsätzprozess 1800 einen Teil der vergrabene Schicht 104 frei (z. B. 49 und 51 unten). Bei einem weiteren Beispiel, bei dem eine flächendeckende Implantation zum Bilden der vergrabenen Schicht 104 verwendet wurde, erstrecken sich die Grabenauskleidungsschichten 121 und 122 zu der vergrabenen Schicht 104 hin und darüber hinaus in das darunterliegende Halbleitersubstrat 102 hinein und der Ätzprozess 1800 legt einen Teil des Halbleitersubstrats 102 unterhalb der vergrabenen Schicht 104 frei.
  • Bei einem Beispiel wird die Vorrichtung nach der Grabenunterseitenätzung gereinigt. 19 zeigt ein Beispiel, bei dem ein Reinigungsprozess 1900 durchgeführt wird, der die Grabenunterseite reinigt. Bei einem Beispiel ist der Reinigungsprozess 1900 eine Reinigungsoperation mit verdünnter HF oder eine andere mit geringem Oxidverlust, die in einem einzigen Waferverarbeitungswerkzeug oder einer einzigen Haube durchgeführt wird, wie etwa SC1 - SPOM usw.
  • Bei 222 in 2 fährt das Verfahren 200 mit Implantieren von Majoritätsladungsträgerdotierungsstoffen eines ersten Leitfähigkeitstyps (z. B. P bei dem veranschaulichten Beispiel) in die Unterseite des Grabens 123 fort. 20 zeigt ein Beispiel, bei dem ein Grabenunterseitenimplantationsprozess 2000 durchgeführt wird, der Bor oder andere Majoritätsladungsträgerdotierungsstoffe des ersten Leitfähigkeitstyps in den Teil 126 (z. B. ein implantiertes Gebiet) des Halbleitersubstrats 102 implantiert. Der Grabenunterseitenimplantationsprozess 2000 verbessert eine Leitfähigkeit und passiviert einen beliebigen Schaden an der Grenzfläche des darunterliegenden Materials des Halbleitersubstrats 102 oder des Materials der vergrabenen Schicht, welcher aus dem Grabenunterseitenätzprozess 1800 resultiert. Keine zusätzliche Maske ist für den Grabenunterseitenimplantationsprozess 2000 erforderlich, da die Grabenätzmaske 902, 1002, 1102 eine Implantation außerhalb des Grabens 123 verhindert. Bei einem Beispiel wird der Grabenunterseitenimplantationsprozess 2000 unter Verwendung eines Beam-Line-Implantationswerkzeugs zur Nullgradimplantation von Bordotierungsstoffen mit einer Implantationsenergie von 60 keV durchgeführt, um eine Majoritätsladungsträgerkonzentration von 5E14 mm-3 bei vier Rotationen des Wafers während der Implantation bereitzustellen.
  • Das Verfahren 200 beinhaltet auch Füllen des Grabens 123 mit dem Polysilicium 124 bei 224. 21 und 22 zeigen ein Beispiel, bei dem ein Prozess 2100 durchgeführt wird, der das Polysilicium 124 in dem Graben 123 bildet und den Graben 123 bis zu der Oberseite 107 der Halbleiteroberflächenschicht 106 und darüber hinaus füllt. Der Prozess 2100 bei einem Beispiel beinhaltet epitaktisches Siliciumwachstum mit In-Situ-Dotierung, um das Polysilicium 124 mit Majoritätsladungsträgerdotierungsstoffen des zweiten Leitfähigkeitstyps (z. B. N bei dem veranschaulichten Beispiel) zu bilden. 21 zeigt eine partielle Vervollständigung des Füllungsabscheidungsprozesses 2100, der konform mit dem Füllen des Grabens beginnt, während die Vorrichtung konform mit abgeschiedenem Polysilicium 124 außerhalb des Grabens 123 und auf der Waferunterseite bedeckt. 22 zeigt eine Vervollständigung des Prozesses 2100, wobei der Graben 123 mit Polysilicium 124 gefüllt ist.
  • Bei einem Beispiel beinhaltet der Abscheidungsprozess 2100 eine in-situ-dotierte Polyfüllung unter Verwendung von BCl3 als ein Dotierungsstoffquellengas für Bor mit Silan als die Si-Quelle. Bei einer Implementierung wird das gesamte abgeschiedene Polysilicium in-situ dotiert. Eine weitere Implementierung scheidet eine in-situ-dotierte dünne Schicht ab und scheidet dann eine undotierte Schicht ab, gefolgt von einer Temperung oder einem Hochtemperaturtreibvorgang, um Dotierungsstoffe überall zu diffundieren. Bei einem Beispiel wird der Polysiliciumabscheidungsprozess 2100 in einem Ofen bei einer Prozesstemperatur von 500 bis 700 Grad C durchgeführt. Bei einem weiteren Beispiel scheidet der Prozess 2100 vollständig undotiertes Polysilicium 124 ab, gefolgt von einer Implantation mit n- oder p-Typ-Dotierungsstoffen unter Verwendung eines geeigneten Implantationsprozesses. Bei einem weiteren Beispiel wird eine Abscheidung (z. B. epitaktisches Wachstum) durchgeführt und liefert eine separate Implantation Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps in das abgeschiedene Polysilicium 124 in dem Graben 123, gefolgt von einer thermischen Temperung, um die implantierten Dotierungsstoffe in das Polysilicium 124 des gefüllten Grabens 123 zu treiben. Bei dem veranschaulichten Beispiel bildet der Prozess 2100 das Polysilicium 124 in dem Graben 123 entlang der Auskleidung 121, 122 und erstreckt sich das Polysilicium 124 auch über der Grabenätzmaske 902, 1002, 1102, die auf dem Feldoxid 110 verbleibt.
  • Das Verfahren 200 aus 2 beinhaltet auch Entfernen des abgeschiedenen Polysiliciums von der Waferrückseite (z. B. von der Unterseite) bei 226. 23 zeigt ein Beispiel, bei dem ein Ablöseprozess 2300 durchgeführt wird, der das Polysilicium 124 von der Rückseite des Halbleitersubstrats 102 entfernt. Bei einer Implementierung beinhaltet der Rückseitenpolyablöseprozess 2300 Aussetzen der Rückseite des Halbleitersubstrats 102 gegenüber HF/Salpetersäure, um eine hohe Selektivität gegenüber SiO2 und SiN bereitzustellen, unter Verwendung eines Waferreinigungswerkzeugs, wie etwa SEZ usw.
  • Bei 228 in 2 beinhaltet das Verfahren 200 auch Planarisieren der Vorderseite des Wafers (z. B. der Vorderseite bei der veranschaulichten Orientierung). 24 zeigt ein Beispiel, bei dem ein Chemisch-mechanisches-Polieren(CMP)-Prozess 2400 durchgeführt wird, der die Oberseite planarisiert und die Höhe der Oberseite 125 des Polysiliciums 124 in dem Graben 123 festlegt. Bei einem Beispiel stoppt der CMP-Prozess 2400 auf oder leicht oberhalb der Siliciumnitridschicht 1002 der Mehrschichtgrabenätzmaske. Bei einer Implementierung wird der CMP-Prozess 2400 in einem CMP-Werkzeug unter Verwendung einer Prozess-Slurry, zum Beispiel einer Ceroxid-Slurry, die eine gute Selektivität gegenüber Nitrid aufweist, durchgeführt, wobei das Polysilicium 124 mit einem Endpunkt zum Stoppen auf dem Siliciumdioxid poliert wird, wonach das Siliciumdioxid poliert wird, was auf der Siliciumnitridmaskenschicht 1002 stoppt. Bei einer Implementierung wird eine weitere Reinigungsoperation bei 228 durchgeführt, zum Beispiel unter Verwendung einer Nicht-HF-Lösung, um Oberflächenteilchendefekte abzuschwächen.
  • Das Verfahren 200 fährt bei 230 in 2 damit fort, die verbleibenden Grabenätzmaskenüberreste zu entfernen. 25 zeigt ein Beispiel, bei dem ein Nitridablöseprozess 2500 durchgeführt wird, der jegliche verbleibenden Teile der Grabenätzmaskenschichten 902, 1002, 1102 entfernt. Bei einem Beispiel beinhaltet der Nitridablöseprozess 2500 eine heiße Phosphorsäurereinigung, um SiN zu ätzen.
  • Das Verfahren 200 beinhaltet auch eine Transistorfertigung und Metallisierung bei 232, beginnend mit einer Gate-Polysiliciumabscheidung und Strukturierung, und beinhaltet eine Bildung verschiedener Schaltkreiskomponenten, wie von etwa Transistoren, Polysiliciumkondensatoren und Widerständen usw., sowie eine Bildung einer Einzel- oder Mehrschichtmetallisierungsstruktur (z. B. 1 oben).
  • Bei 234 in 2 beinhaltet das Verfahren 200 Wafersondentesten, Die-Separation oder -Vereinzelung zum Separieren verarbeiteter Dies von der Waferstruktur und Verkapseln, um verkapselte elektronische Vorrichtungen zu produzieren. 26 zeigt die abgeschlossene elektronische Vorrichtung 100, die eine Gehäusestruktur mit einem Halbleiter-Die 2600 beinhaltet, der in einem vergossenen Gehäuse 2602 eingeschlossen ist. Bei dem veranschaulichten Beispiel ist der Die 2600 auf einem Die-Anbringungspad 2604 montiert und sind leitfähige Bondpads des Die 2600 über leitfähige Bonddrähte 2608 elektrisch mit jeweiligen Zuleitungen 2606 gekoppelt.
  • Die beispielhafte elektronische Vorrichtung 100 und das Verfahren 200 stellen Tiefgrabenisolationslösungen für einen beliebigen Prozessfluss bereit, in dem LOCS oder ein anderer Typ eines Feldoxids 110 zur lateralen Vorrichtungsisolation oder für eine erhöhte Gate-Integration usw. verwendet wird, und bindet eine Tiefgrabenisolation in dem Fluss einer Feldoxidverarbeitung vor einer Tiefgrabenverarbeitung ein, ohne die Erfordernis zusätzlicher Kosten oder Komplexität, die mit einer Flachgrabenisolation(STI)-Verarbeitung oder -Maske assoziiert sind. Die Dicke und Zusammensetzung der Grabenätzhartmaskenschicht oder -schichten (z. B. 902, 1002, 1102 oben) können angepasst oder maßgeschneidert werden, um eine verbesserte Dielektrischer-Durchschlag-Leistungsfähigkeit in einer kosteneffektiven, robusten und herstellbaren Tiefgrabenisolationsschleife, mit oder ohne selbstausgerichtetem Deep-n-Sinker und Substratkontakten, zu ermöglichen.
  • Nun unter Bezugnahme auf 27-48 integriert eine weitere Implementierung eine Tiefgrabenisolation mit Feldoxidlateralisolationsstrukturen, wobei die Tiefgrabenverarbeitung einer Feldoxidbildung vorausgeht und sich der Tiefisolationsgraben nicht durch das Feldoxid hindurch erstreckt. Diese Beispiele stellen die gleichen Vorteile bereit, die zuvor in Verbindung mit 1-26 beschrieben wurden. 27 zeigt eine weitere elektronische Vorrichtung 2700, die eine Tiefgrabenisolationsstruktur beinhaltet, die zwischen Feldoxidstrukturen gebildet ist. Die DTI-Struktur bei diesem Beispiel ermöglicht eine elektrische Isolation zwischen Komponenten oder Schaltkreisen, ohne eine STI-Maske hinzuzufügen und ohne die Kosten und Komplexität einer STI-Verarbeitung. Die elektronische Vorrichtung 2700 bei einem Beispiel ist ein Integrierter-Schaltkreis-Produkt, von dem nur ein Teil in 27 gezeigt ist. Die elektronische Vorrichtung 2700 beinhaltet elektronische Komponenten, wie etwa Transistoren, Widerstände, Kondensatoren (nicht gezeigt), die auf oder in einer Halbleiterstruktur eines Startwafers gefertigt werden, der anschließend in einzelne Halbleiter-Dies separiert oder vereinzelt wird, die separat verkapselt werden, um Integrierter-Schaltkreis-Produkte zu produzieren.
  • Die elektronische Vorrichtung 2700 beinhaltet eine Halbleiterstruktur, die ein Halbleitersubstrat 2702, eine vergrabene Schicht 2704 in einem Teil des Halbleitersubstrats 2702, eine Halbleiteroberflächenschicht 2706 mit einer oberen oder Oberseite 2707 und einem tiefen dotierten Gebiet 2708 und Feldoxidstrukturen 2710, die obere oder Oberseiten 2711 aufweisen und sich auf entsprechenden Teilen der Oberseite 2707 der Halbleiteroberflächenschicht 2706 erstrecken, aufweist. Bei einem Beispiel ist oder beinhaltet das Feldoxid 2710 Siliciumdioxid (SiO2), das durch einen thermischen Oxidationsprozess während einer Fertigung der elektronischen Vorrichtung 2700 aufgewachsen wird.
  • Das Halbleitersubstrat 2702 bei einem Beispiel ist eine Silicium- oder Silicium-auf-Isolator(SOI)-Struktur, die Majoritätsladungsträgerdotierungsstoffe eines ersten Leitfähigkeitstyps beinhaltet. Die vergrabene Schicht 2704 erstreckt sich in einem Teil des Halbleitersubstrats 2702 und beinhaltet Majoritätsladungsträgerdotierungsstoffe eines zweiten Leitfähigkeitstyps. Bei der veranschaulichten Implementierung ist der erste Leitfähigkeitstyp P, ist der zweite Leitfähigkeitstyp N, ist das Halbleitersubstrat 2702 als „P-SUBSTRAT“ beschriftet und ist die vergrabene Schicht 2704 eine vergrabene N-Typ-Schicht, die in den Zeichnungen als „NBL“ beschriftet ist. Bei einer (nicht gezeigten) weiteren Implementierung ist der erste Leitfähigkeitstyps N und ist der zweite Leitfähigkeitstyp P.
  • Die Halbleiteroberflächenschicht 2706 bei dem veranschaulichten Beispiel ist oder beinhaltet epitaktisches Silicium mit Majoritätsladungsträgerdotierungsstoffen des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „N-EPI“ beschriftet. Das tiefe dotierte Gebiet 2708 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „TIEF-N“ beschriftet. Das tiefe dotierte Gebiet 2708 erstreckt sich von der Halbleiteroberflächenschicht 2706 zu der vergrabenen Schicht 2704. Ein erster Teil 2712 (z. B. ein erstes implantiertes Gebiet) der Halbleiteroberflächenschicht 2706 entlang der Oberseite 2707 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „NSD“ beschriftet. Ein zweiter Teil oder ein zweites implantiertes Gebiet 2714 der Halbleiteroberflächenschicht 2706 entlang der Oberseite 2707 beinhaltet Majoritätsladungsträgerdotierungsstoffe des ersten Leitfähigkeitstyps und ist in den Zeichnungen als „PSD“ beschriftet. Ein dritter Teil 2716 (z. B. ein drittes implantiertes Gebiet) der Halbleiteroberflächenschicht 2706 innerhalb des tiefen dotierten Gebiets 2708 entlang der Oberseite 2707 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „NSD“ beschriftet.
  • Die elektronische Vorrichtung 2700 beinhaltet eine Tiefgrabenisolationsstruktur 2720 mit einer dielektrischen Doppelschichtauskleidung mit einer ersten dielektrischen Auskleidungsschicht 2721 und einer zweiten dielektrischen Auskleidungsschicht 2722 entlang einer Seitenwand eines Grabens 2723. Bei einer weiteren Implementierung ist eine (nicht gezeigte) dielektrische Einzelschichtauskleidung entlang der Grabenseitenwand gebildet. Bei einer weiteren Implementierung beinhaltet eine (nicht gezeigte) dielektrische Mehrschichtauskleidung mehr als zwei dielektrische Schichten entlang der Grabenseitenwand. Der Graben 2723 ist mit dotiertem Polysilicium 2724 mit einer oberen oder Oberseite 2725 gefüllt. Bei diesem Beispiel befindet sich die Oberseite 2725 des Polysiliciums 2724 auf einer niedrigeren Ebene als die Oberseiten 2711 der Feldoxidstrukturen 110. Der Graben 2723 erstreckt sich durch die Halbleiteroberflächenschicht 2706 hindurch zu dem Halbleitersubstrat 2702. Ein Teil 2726 (z. B. ein implantiertes Gebiet) des Halbleitersubstrats 2702 unter dem Graben 2723 beinhaltet Majoritätsladungsträgerdotierungsstoffe des ersten Leitfähigkeitstyps.
  • Bei dem veranschaulichten Beispiel wird die vergrabene Schicht 2704 durch einen maskierten Implantationsprozess gebildet und erstreckt sich nicht lateral zu der Unterseite des Grabens 2724. Bei einer weiteren Implementierung (z. B. 49 und 51 unten) wird die vergrabene Schicht durch einen flächendeckenden Implantationsprozess gebildet und erstreckt sich der Graben in die vergrabene Schicht des Halbleitersubstrats hinein. Die dielektrische Doppelschichtauskleidung 2721, 2722 erstreckt sich auf der Seitenwand des Grabens 2723 von der Halbleiteroberflächenschicht 2706 zu dem Halbleitersubstrat 2702. Bei anderen Implementierungen (z. B. 49 und 51 unten) erstreckt sich die dielektrische Auskleidung auf der Seitenwand des Grabens 2723 von der Halbleiteroberflächenschicht 2706 zu der vergrabenen Schicht 2704.
  • Das Polysilicium 2724 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps (z. B. N bei diesem Beispiel). Das Polysilicium 2724 erstreckt sich auf der dielektrischen Auskleidung 2721, 2722 und füllt den Graben 2723 zu der Oberseite 2707 der Halbleiteroberflächenschicht 2706. Bei dem Beispiel aus 27 erstrecken sich der Graben 2723 und das Polysilicium 2724 jenseits der Oberseite 2707 der Halbleiteroberflächenschicht 2706 und kontaktiert eine obere laterale Seite des Polysiliciums 2724 einen Teil der lateralen Seite des Feldoxids 2710. Wie weiter unten in Verbindung mit 28-48 beschrieben, wird die Isolationsstruktur 2720 in der elektronischen Vorrichtung 2700 aus 27 vor einer Bildung (z. B. einem Wachstum) der Feldoxidstruktur 2710 gefertigt und erstreckt sich die Oberseite 2711 des Feldoxids 2710 bei der Konfiguration und Orientierung, die in den Zeichnungen gezeigt sind, aufwärts jenseits und oberhalb der Oberseite 2725 des Polysiliciums 2724.
  • Das tiefe dotierte Gebiet 2708 in 27 ist lateral von der Isolationsstruktur 2720 beabstandet. Bei einem weiteren Beispiel ist das tiefe dotierte Gebiet 2708 weggelassen und erstreckt sich ein (nicht gezeigtes) weiteres tiefes dotiertes Gebiet von der Halbleiteroberflächenschicht 2706 und in eine(s) der vergrabenen Schicht 2704 und des Halbleitersubstrats 2702 hinein, umgibt lateral einen Teil des Grabens 2723 und beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps. Bei einem weiteren Beispiel (z. B. 49 und 51 unten) erstreckt sich ein zweites tiefes dotiertes Gebiet von der Halbleiteroberflächenschicht zu der vergrabenen Schicht und umgibt einen Teil des Grabens.
  • Die elektronische Vorrichtung 2700 beinhaltet eine Mehrebenenmetallisierungsstruktur, von dem nur ein Teil in den Zeichnungen gezeigt ist. Die elektronische Vorrichtung 2700 beinhaltet eine erste dielektrische Schicht 2730 (z. B. eine Vormetalldielektrikumschicht, die in den Zeichnungen als „PMD“ beschriftet ist), die sich auf oder über dem Feldoxid 2710 und Teilen der Oberseite 2707 der Halbleiteroberflächenschicht 2706 erstreckt. Bei einem Beispiel ist oder beinhaltet die erste dielektrische Schicht SiO2. Die PMD-Schicht 2730 beinhaltet leitfähige Kontakte 2732, die sich durch die PMD-Schicht 2730 hindurch erstrecken, um elektrische Kontakte zu den jeweiligen implantierten Gebieten 2712, 2714 und 2716 der Halbleiteroberflächenschicht 2706 zu bilden. Die PMD-Schicht 2730 beinhaltet auch einen leitfähigen Kontakt 2732, der einen elektrischen Kontakt zu der Oberseite 2725 des dotierten Polysiliciums 2724 der Tiefgrabenisolationsstruktur 2720 bildet.
  • Die Mehrebenenmetallisierungsstruktur in 27 beinhaltet auch eine zweite dielektrische Schicht 2740 (z. B. SiO2), die hier als eine Zwischenschicht- oder Zwischenebenendielektrikum(ILD)-Schicht bezeichnet wird. Die zweite dielektrische Schicht 2740 ist in den Zeichnungen als „ILD“ beschriftet. Die zweite dielektrische Schicht 2740 beinhaltet leitfähige Routing-Strukturen 2742, wie etwa Leiterbahnen oder Leitungen. Bei einem Beispiel sind oder beinhalten die leitfähigen Routing-Strukturen 2742 Kupfer oder Aluminium oder ein anderes leitfähiges Material. Die zweite dielektrische Schicht 2740 beinhaltet leitfähige Vias 2744, die Kupfer oder Aluminium oder ein anderes leitfähiges Metall sind oder beinhalten. Bei einem Beispiel beinhaltet die elektronische Vorrichtung 2700 eine oder mehrere weitere Metallisierungsschichten oder -ebenen (nicht gezeigt).
  • Auch unter Bezugnahme auf 28-48 zeigt 28 ein weiteres Verfahren 2800 zum Fertigen einer elektronischen Vorrichtung und zum Fertigen einer Isolationsstruktur in einer elektronischen Vorrichtung. 29-47 zeigen die elektronische Vorrichtung 2700 aus 28 in verschiedenen Phasen einer Fertigung gemäß dem Verfahren 2800 und 48 zeigt die elektronische Vorrichtung 2700 einschließlich einer Gehäusestruktur. Das Verfahren 2800 beginnt mit einem Anfangswafer, wie etwa einem Siliciumwafersubstrat 2702 oder einem Silicium-auf-Isolator-Wafer, der Majoritätsladungsträgerdotierungsstoffe eines ersten Leitfähigkeitstyps (z. B. P bei dem veranschaulichten Beispiel) beinhaltet.
  • Das Verfahren 2800 beinhaltet Bilden einer vergrabenen Schicht bei 2802. 29 zeigt ein Beispiel, bei dem ein Implantationsprozess durchgeführt wurde, wobei dieser unter Verwendung einer Implantationsmaske durchgeführt wird (z. B. gleich oder ähnlich der Verarbeitung, die zuvor in Verbindung mit 3 beschrieben wurde, in 29 nicht gezeigt). Die Verarbeitung bei 2802 implantiert Dotierungsstoffe des zweiten Leitfähigkeitstyps (z. B. N bei dem veranschaulichten Beispiel) in einen freigelegten Teil der Oberseite des Halbleitersubstrats 2702, um die vergrabene Schicht 2704 in einem Teil des Halbleitersubstrats 2702 zu bilden. Bei einer weiteren Implementierung wird eine flächendeckende Implantation bei 2802 ohne eine Implantationsmaske durchgeführt.
  • Bei 2804 in 28 beinhaltet das Verfahren 2800 auch Bilden einer Halbleiteroberflächenschicht auf dem Halbleitersubstrat. 29 zeigt die Vorrichtung 2700, nachdem ein epitaktischer Wachstumsprozess (z. B. gleich oder ähnlich der Verarbeitung, die zuvor in Verbindung mit 4 beschrieben wurde, in 29 nicht gezeigt) mit In-situ-N-Typ-Dotierungsstoffen durchgeführt wurde, welcher die N-dotierte epitaktische Siliciumhalbleiteroberflächenschicht 2706 auf der Oberseite des Halbleitersubstrats 2702 aufwächst. Die Halbleiteroberflächenschicht 2706 weist eine Oberseite 2707 auf.
  • Bei 2806 in 28 beinhaltet das Verfahren 2800 auch Bilden eines tiefen dotierten Gebiets, das Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet. 29 zeigt ein Beispiel, bei dem ein Implantationsprozess 2900 unter Verwendung einer Implantationsmaske 2902 durchgeführt wird. Der Prozess 2900 implantiert Dotierungsstoffe des zweiten Leitfähigkeitstyps (z. B. N bei dem veranschaulichten Beispiel) in einen freigelegten Teil der Oberseite 2707 der Halbleiteroberflächenschicht 2706, um das tiefe dotierte Gebiet 2708 zu bilden, das sich von der Oberseite 2707 der Halbleiteroberflächenschicht 2706 zu der vergrabenen Schicht 2704 erstreckt. Bei einer weiteren Implementierung beinhaltet die Implantationsmaske eine (in 29 nicht gezeigte) zweite Öffnung und der Prozess bei 2806 implantiert in einen freigelegten zweiten Teil der Oberseite 2707 der Halbleiteroberflächenschicht 2706, um gleichzeitig ein zweites tiefes dotiertes Gebiet zu bilden, um einen anschließend gebildeten Isolationsstrukturgraben zu umgeben (z. B. 49 und 51 unten).
  • Bei 2808 und 2810 fährt das Verfahren 2800 aus 28 mit dem Bilden einer Tiefisolationsgrabenstruktur fort. 30-32 zeigen ein Beispiel, das Bilden einer dielektrischen Grabenätzmaske bei 2808 und Ätzen durch die Halbleiteroberflächenschicht 2706 hindurch und in das Halbleitersubstrat 2702 hinein bei 2810 beinhaltet. Bei einer weiteren Implementierung, bei der zum Beispiel eine flächendeckende Implantation verwendet wurde, um die vergrabene Schicht 2704 zu bilden, bildet die Ätzung bei 2810 den Graben teilweise in die vergrabene Schicht 2704 hinein (z. B. 49 und 51 unten).
  • 30-32 zeigen ein Beispiel für die Grabenätzmaskenbildung bei 2808, bei der eine strukturierte Mehrschichtätzmaske erzeugt wird. Die nominale Schichtdicken und Zusammensetzung der Grabenätzmaskenschichten sind in Abhängigkeit von der Tiefe des Isolationsgrabens anpassbar und variieren innerhalb der Herstellungstoleranzen. Bei einem weiteren Beispiel werden mehr oder weniger Schichten beim Bilden der Grabenätzmaske bei 2808 verwendet. Bei der veranschaulichten Implementierung wird ein Prozess 3000 in 30 durchgeführt, der eine Siliciumdioxidschicht 3002 abscheidet und strukturiert, um einen Teil des Feldoxids 2710 freizulegen. Bei einem Beispiel weist die Siliciumdioxidschicht 3002 eine Dicke von 150 Angström auf. In 31 wird 3100 durchgeführt, der eine Siliciumnitridschicht 3102 abscheidet (z. B. durch einen Chemische-Gasphasenabscheidung-Prozess) und strukturiert, zum Beispiel bis zu einer Dicke von 2000 Angström. In 32 wird ein Prozess 3200 durchgeführt, der eine weitere Siliciumdioxidschicht 3202 abscheidet und strukturiert, zum Beispiel bis zu einer Dicke von 1,4 µm, um die strukturierte dielektrische Mehrschichtätzmaske 3002, 3102, 3202 zu vervollständigen.
  • Bei 2810 in 28 wird eine Ätzung unter Verwendung der Grabenätzmaske 3002, 3102, 3202 durchgeführt, um durch den freigelegten Teil der Halbleiteroberflächenschicht 2706 zu ätzen und um einen Teil des Halbleitersubstrats 2702 freizulegen. Bei einer weiteren Implementierung legt der Ätzprozess bei 2810 einen Teil einer vergrabenen Schicht 2704 frei (z. B. 49 und 51 unten). 33 und 34 zeigen ein Beispiel, bei dem ein zweiter Ätzprozess 3300 unter Verwendung der Grabenätzmaske 3002, 3102, 3202 durchgeführt wird. 33 zeigt eine Partialleistungsfähigkeit des Ätzprozesses 3300, der den Graben 2723 in den Teil der Halbleiteroberflächenschicht 2706 hinein erweitert, der durch die Grabenätzmaske 3002, 3102, 3202 freigelegt ist. 34 zeigt eine Fortsetzung des Ätzprozesses 3300, der durch den verbleibenden Teil der Halbleiteroberflächenschicht 2706 hindurch und in das Halbleitersubstrat 2702 hinein ätzt. Bei einem Beispiel ätzt der Ätzprozess 3300 den Graben 2723 in die Halbleiteroberflächenschicht 2706 hinein und in das Halbleitersubstrat 2702 hinein bis zu einer Grabentiefe von 20 bis 26 µm, wie etwa ungefähr 22 µm, und stoppt in dem Halbleitersubstrat 2702.
  • Bei einer weiteren Implementierung, bei der eine flächendeckende Implantation verwendet wird, um die vergrabene Schicht 2704 zu bilden, fährt der Ätzprozess 3300 damit fort, den Graben 2723 durch die Halbleiteroberflächenschicht 2706 hindurch, durch die vergrabene Schicht 2704 hindurch und in das Halbleitersubstrat 2702 hinein unterhalb der vergrabenen Schicht 2704 zu erweitern. Bei einem Beispiel verwendet der Ätzprozess 3300 eine Kombination aus SF6, Sauerstoff, Argon und HDR, MO2. Bei einer weiteren Implementierung verwendet der Ätzprozess 3300 eine Ar/SF6/O2/CF4/HBr/N2-Ätzchemie. Bei weiteren Implementierungen verwendet der Ätzprozess 3300 eine Kombination aus allen oder manchen (z. B. zwei oder mehr) von Ar/SF6/O2/CF4/HBr/N2. Bei einer Implementierung ist der Ätzprozess 3300 eine anisotrope Ätzung, die in einem Plasmareaktor mit einer Quelle und Bias-HF-Leistung durchgeführt wird.
  • Bei einer weiteren Implementierung, wie etwa für ein selbstausgerichtetes tiefes dotiertes Gebiet und einen Isolationsgraben (z. B. 49 und 51 unten), wird ein Teil des Grabens 2723 unter Verwendung des Ätzprozesses 3300 in ein zuvor gebildetes zweites tiefes implantiertes Gebiet hinein geätzt, um die flächendeckend implantierte vergrabene Schicht freizulegen, und die Grabenseitenwände werden unter Verwendung herkömmlicher Beam-Line-Implantierer implantiert, wonach der Ätzprozess 3300 fortgesetzt wird, um den Rest des Grabens 2723 zu ätzen.
  • Das Verfahren 2800 fährt bei 2812 in 28 mit Bilden einer Einzel- oder Mehrschichtgrabenauskleidung fort. Die Gesamtdicke und Zusammensetzung der Grabenauskleidung wird gemäß einer Zieldurchschlagsspannungseinstufung für die Isolationsstruktur 2720 in einer gegebenen Technologie maßgeschneidert. Bei dem veranschaulichten Beispiel beträgt die Gesamtdicke der Doppelschichtauskleidung 2721, 2722 5000 bis 6000 Angström.
  • 35 und 36 zeigen ein Beispiel, das eine Doppelschichtoxidgrabenauskleidung 2721, 2722, wie in 27 oben gezeigt, bildet. Die Grabenauskleidungsschichten 2721 und 2722 werden entlang der Seitenwand des Grabens 2723 von der Halbleiteroberflächenschicht 2706 zu dem Halbleitersubstrat 2702 gebildet. Bei einer weiteren Implementierung, wie etwa bei einer, bei der eine flächendeckende Implantation zum Bilden der vergrabenen Schicht 2704 verwendet wurde, erstrecken sich die Grabenauskleidungsschichten 2721 und 2722 zu der vergrabenen Schicht 2704. Bei einem weiteren Beispiel, bei dem eine flächendeckende Implantation zum Bilden der vergrabenen Schicht 2704 verwendet wurde, erstrecken sich die Grabenauskleidungsschichten 2721 und 2722 zu der vergrabenen Schicht 2704 und darüber hinaus in das darunterliegende Halbleitersubstrat 2702 unterhalb der vergrabenen Schicht 2704 hinein. Die nominale Schichtdicke und Zusammensetzung der Grabenauskleidung 2721, 2722 sind anpassbar und variieren innerhalb von Herstellungstoleranzen. Bei einem weiteren Beispiel werden mehr oder weniger Schichten beim Bilden der Grabenauskleidung verwendet.
  • 35 zeigt ein Beispiel, bei dem ein Prozess 3500 zum Bilden der ersten Auskleidungsschicht 2721 auf der Grabenseitenwand durchgeführt wird. Der Prozess 3500 bei einem Beispiel beinhaltet thermisches Wachstum in einem Offen mit einer oxidierenden inneren Umgebung unter Verwendung eines O2-Quellenstroms bei einer Temperatur von etwa 1050 Grad C, um die erste Grabenauskleidungsschicht 2721 bis zu einer Dicke von 1000 bis 4000 Angström abzuscheiden oder aufzuwachsen.
  • In 36 wird ein Abscheidungsprozess 3600 durchgeführt, der die zweite Auskleidungsschicht 2722 als ein zweites Oxid auf der ersten Schicht 2721 abscheidet. Bei einer Implementierung ist der Abscheidungsprozess 1700 ein SA-CVD-Prozess (SA-CVD: Sub-Atmospheric Pressure Chemical Vapor Deposition - chemische Gasphasenabscheidung bei subatmosphärischem Druck), der zum Beispiel O2 und/oder Ozon (O3) als ein Quellengas verwendet, um eine Katalyse der Reaktion zu unterstützen, bei einem Druck zwischen 13300 Pa und 80000 Pa und einer Prozesstemperatur von etwa 300 bis 700 Grad C. Bei einem Beispiel scheidet der Prozess 3600 die zweite Auskleidungsschicht 2722 als eine konforme Schicht sowohl innerhalb des Grabens 2723 entlang der ersten Auskleidungsschicht 2721 als auch außerhalb des Grabens 2723 (in 36 nicht gezeigt) ab.
  • Bei 2814 in 28 fährt das Verfahren 2800 mit Ätzen der Grabenauskleidung 2721, 2722 fort. 37 zeigt ein Beispiel, bei dem ein Grabenauskleidungsätzprozess 3700 durchgeführt wird. Der Prozess 3700 bei einem Beispiel ist eine anisotrope Plasmatrockenätzung, die eine selbstausgerichtete Ätzung ohne irgendeine zusätzliche Maske ist. Bei einer Implementierung verwendet der Ätzprozess 3700 alle oder eine Kombination von Ar/CF4/CH2F2/CHF3/N2/O2 und/oder eine andere Fluorkohlenstoffquelle bei Raumtemperatur in einem Plasmareaktor mit HF-Quellen und einer Bias-Leistung zur Anisotropie. Der Ätzprozess 3700 entfernt die Auskleidungsschichten 2721 und 2722 von der Unterseite des Grabens 2723 und legt einen Teil des Halbleitersubstrats 2702 frei. Bei einer weiteren Implementierung, wie etwa einer, bei der eine flächendeckende Implantation verwendet wurde, um die vergrabene Schicht 2704 zu bilden, legt der Grabenauskleidungsätzprozess 3700 einen Teil der vergrabene Schicht 2704 frei (z. B. 49 und 51 unten). Bei einem weiteren Beispiel, bei dem eine flächendeckende Implantation zum Bilden der vergrabenen Schicht 2704 verwendet wurde, erstrecken sich die Grabenauskleidungsschichten 2721 und 2722 zu der vergrabenen Schicht 2704 hin und darüber hinaus in das darunterliegende Halbleitersubstrat 2702 hinein und der Ätzprozess 3700 legt einen Teil des Halbleitersubstrats 2702 unterhalb der vergrabenen Schicht 2704 frei.
  • Bei einem Beispiel wird die Vorrichtung nach der Grabenunterseitenätzung gereinigt. 38 zeigt ein Beispiel, bei dem ein Reinigungsprozess 3800 durchgeführt wird, der die Grabenunterseite reinigt. Bei einem Beispiel ist der Reinigungsprozess 3800 eine Reinigungsoperation mit verdünnter HF oder eine andere mit geringem Oxidverlust, die in einem einzigen Waferverarbeitungswerkzeug oder einer einzigen Haube durchgeführt wird, wie etwa SC1 - SPOM usw.
  • Bei 2816 in 28 fährt das Verfahren 2800 mit Implantieren von Majoritätsladungsträgerdotierungsstoffen eines ersten Leitfähigkeitstyps (z. B. P bei dem veranschaulichten Beispiel) in die Unterseite des Grabens 2723 fort. 39 zeigt ein Beispiel, bei dem ein Grabenunterseitenimplantationsprozess 3900 durchgeführt wird, der Bor oder andere Majoritätsladungsträgerdotierungsstoffe des ersten Leitfähigkeitstyps in den Teil 2726 (z. B. ein implantiertes Gebiet) des Halbleitersubstrats 2702 implantiert. Der Grabenunterseitenimplantationsprozess 3900 verbessert eine Leitfähigkeit und passiviert einen beliebigen Schaden an der Grenzfläche des darunterliegenden Materials des Halbleitersubstrats 2702 oder des Materials der vergrabenen Schicht, welcher aus dem Grabenunterseitenätzprozess 3700 resultiert. Keine zusätzliche Maske ist für den Grabenunterseitenimplantationsprozess 3900 erforderlich, da die Grabenätzmaske 3002, 3102, 3202 eine Implantation außerhalb des Grabens 2723 verhindert. Bei einem Beispiel wird der Grabenunterseitenimplantationsprozess 3900 unter Verwendung eines Beam-Line-Implantationswerkzeugs zur Nullgradimplantation von Bordotierungsstoffen mit einer Implantationsenergie von 60 keV durchgeführt, um eine Majoritätsladungsträgerkonzentration von 5E14 mm-3 bei vier Rotationen des Wafers während der Implantation bereitzustellen.
  • Das Verfahren 2800 beinhaltet auch Füllen des Grabens 2723 mit dem Polysilicium 2724 bei 2818. 40 und 41 zeigen ein Beispiel, bei dem ein Prozess 4000 durchgeführt wird, der das Polysilicium 2724 in dem Graben 2723 bildet und den Graben 2723 bis zu der Oberseite 2707 der Halbleiteroberflächenschicht 2706 und darüber hinaus füllt. Der Prozess 4000 bei einem Beispiel beinhaltet epitaktisches Siliciumwachstum mit In-Situ-Dotierung, um das Polysilicium 2724 mit Majoritätsladungsträgerdotierungsstoffen des zweiten Leitfähigkeitstyps (z. B. N bei dem veranschaulichten Beispiel) zu bilden. 40 zeigt eine partielle Vervollständigung des Füllungsabscheidungsprozesses 4000, der konform mit dem Füllen des Grabens beginnt, während die Vorrichtung konform mit abgeschiedenem Polysilicium 2724 außerhalb des Grabens 2723 und auf der Waferunterseite bedeckt. 41 zeigt eine Vervollständigung des Prozesses 4000, wobei der Graben 2723 mit Polysilicium 2724 gefüllt ist.
  • Bei einem Beispiel beinhaltet der Abscheidungsprozess 4000 eine in-situ-dotierte Polyfüllung unter Verwendung von BCl3 als ein Dotierungsstoffquellengas für Bor mit Silan als die Si-Quelle. Bei einer Implementierung wird das gesamte abgeschiedene Polysilicium in-situ dotiert. Eine weitere Implementierung scheidet eine in-situ-dotierte dünne Schicht ab und scheidet dann eine undotierte Schicht ab, gefolgt von einer Temperung oder einem Hochtemperaturtreibvorgang, um Dotierungsstoffe überall zu diffundieren. Bei einem Beispiel wird der Polysiliciumabscheidungsprozess 4000 in einem Ofen bei einer Prozesstemperatur von 500 bis 700 Grad C durchgeführt. Bei einem weiteren Beispiel scheidet der Prozess 4000 vollständig undotiertes Polysilicium 2724 ab, gefolgt von einer Implantation mit n- oder p-Typ-Dotierungsstoffen unter Verwendung eines geeigneten Implantationsprozesses. Bei einem weiteren Beispiel wird eine Abscheidung (z. B. epitaktisches Wachstum) durchgeführt und liefert eine separate Implantation Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps in das abgeschiedene Polysilicium 2724 in dem Graben 2723, gefolgt von einer thermischen Temperung, um die implantierten Dotierungsstoffe in das Polysilicium 2724 des gefüllten Grabens 2723 zu treiben. Bei dem veranschaulichten Beispiel bildet der Prozess 4000 das Polysilicium 2724 in dem Graben 2723 entlang der Auskleidung 2721, 2722 und erstreckt sich das Polysilicium 2724 auch über der Vorrichtung auf der Grabenätzmaske 3002, 3102, 3202, die außerhalb des Grabens 2723 verbleibt.
  • Das Verfahren 2800 aus 28 beinhaltet auch Entfernen des abgeschiedenen Polysiliciums von der Waferrückseite (z. B. von der Unterseite) bei 2820. 42 zeigt ein Beispiel, bei dem ein Ablöseprozess 4200 durchgeführt wird, der das Polysilicium 2724 von der Rückseite des Halbleitersubstrats 2702 entfernt. Bei einer Implementierung beinhaltet der Rückseitenpolyablöseprozess 4200 Aussetzen der Rückseite des Halbleitersubstrats 2702 gegenüber HF/Salpetersäure, um eine hohe Selektivität gegenüber SiO2 und SiN bereitzustellen, unter Verwendung eines Waferreinigungswerkzeugs, wie etwa SEZ usw.
  • Bei 2822 in 28 beinhaltet das Verfahren 2800 auch Planarisieren der Vorderseite des Wafers (z. B. der Vorderseite bei der veranschaulichten Orientierung). 43 zeigt ein Beispiel, bei dem ein Chemisch-mechanisches-Polieren(CMP)-Prozess 4300 durchgeführt wird, der die Oberseite planarisiert und die Höhe der Oberseite 2725 des Polysiliciums 2724 in dem Graben 2723 festlegt. Bei einem Beispiel stoppt der CMP-Prozess 4300 auf oder leicht oberhalb der Siliciumnitridschicht 1002 der Mehrschichtgrabenätzmaske. Bei einer Implementierung wird der CMP-Prozess 4300 in einem CMP-Werkzeug unter Verwendung einer Prozess-Slurry, zum Beispiel einer Ceroxid-Slurry, die eine gute Selektivität gegenüber Nitrid aufweist, durchgeführt, wobei das Polysilicium 2724 mit einem Endpunkt zum Stoppen auf dem Siliciumdioxid poliert wird, wonach das Siliciumdioxid poliert wird, was auf der Siliciumnitridmaskenschicht 3102 stoppt. Bei einer Implementierung wird eine weitere Reinigungsoperation bei 2822 durchgeführt, zum Beispiel unter Verwendung einer Nicht-HF-Lösung, um Oberflächenteilchendefekte abzuschwächen.
  • Das Verfahren 2800 fährt bei 2824 in 28 damit fort, die verbleibenden Grabenätzmaskenüberreste zu entfernen. 44 zeigt ein Beispiel, bei dem ein Nitridablöseprozess 4400 durchgeführt wird, der jegliche verbleibenden Teile der Grabenätzmaskenschichten 3002, 3102, 3202 entfernt. Bei einem Beispiel beinhaltet der Nitridablöseprozess 4400 eine heiße Phosphorsäurereinigung, um SiN zu ätzen.
  • Bei 2826 in 28 beinhaltet das Verfahren 2800 auch Bilden eines Feldoxids, zum Beispiel durch lokale Oxidation von Silicium (LOCOS) unter Verwendung einer Nitridmaske. 45 und 46 zeigen ein Beispiel, bei dem eine Nitridmaske gebildet wird, und eine lokale Oxidation einer Siliciumverarbeitung wird durchgeführt, um das Feldoxid 2710 auf freigelegten Teilen der Oberseite 2707 der Halbleiteroberflächenschicht 2706 aufzuwachsen. In 45 wird ein Prozess 4500 durchgeführt, der ein Maskenmaterial, das zum Beispiel Siliciumnitrid (SiN) ist oder beinhaltet, auf der Oberseite 2707 der Halbleiteroberflächenschicht 2706 abscheidet. Der Prozess 4500 beinhaltet auch Strukturieren des abgeschiedenen Maskenmaterials, um eine strukturierte Maske 4502 zu bilden, die die Tiefgrabenisolationsstruktur bedeckt und ausgewählte Teile der Oberseite 2707 der Halbleiteroberflächenschicht 2706 freilegt, wie in 45 gezeigt.
  • 46 zeigt ein Beispiel, bei dem ein LOCOS-Prozess 4600 durchgeführt wird, zum Beispiel in einem Ofen mit einer inneren oxidierenden Umgebung. Der LOCOS-Prozess 4600 bildet das Feldoxid 2710 auf Teilen der Oberseite 2707 der Halbleiteroberflächenschicht 2706. Das Feldoxid 2710 bei einem Beispiel ist oder beinhaltet SiO2, das unter die Oberfläche des Wafers penetriert, wobei sich eine Si-SiO2-Grenzfläche leicht unterhalb der Ebene der Oberseite 2707 der Halbleiteroberflächenschicht 2706 befindet. Thermische Oxidation der ausgewählten freigelegten Gebiete der Oberseite 2707 bewirkt eine Sauerstoffpenetration in die Oberseite 2707 und der Sauerstoff reagiert mit Silicium und wandelt es zu Siliciumdioxid um.
  • Bei dem veranschaulichten Beispiel bildet die Verarbeitung bei 2826 das Feldoxid 2710 auf einem Teil der Oberseite 2707 der Halbleiteroberflächenschicht 2706, so dass sich ein Teil des Feldoxids 2710 in Kontakt mit einem Teil der dielektrischen Auskleidung 2721, 2722 und einem Teil des Polysiliciums 2724 befindet, wie in 46 gezeigt.
  • Das Verfahren 2800 fährt bei 2828 mit Entfernen der Maske 4502 fort. 47 zeigt ein Beispiel, bei dem ein Ablöseprozess 4700 durchgeführt wird, der die Maske entfernt und die strukturierten Feldoxidstrukturen 2710 mit jeweiligen Oberseiten 2711 zurücklässt.
  • Das Verfahren 2800 beinhaltet auch eine Transistorfertigung und Metallisierung bei 2830, beginnend mit einer Gate-Polysiliciumabscheidung und Strukturierung, und beinhaltet eine Bildung verschiedener Schaltkreiskomponenten, wie von etwa Transistoren, Polysiliciumkondensatoren und Widerständen usw., sowie eine Bildung einer Einzel- oder Mehrschichtmetallisierungsstruktur (z. B. 27 oben).
  • Bei 2832 in 28 beinhaltet das Verfahren 2800 Wafersondentesten, Die-Separation oder -Vereinzelung zum Separieren verarbeiteter Dies von der Waferstruktur und Verkapseln, um verkapselte elektronische Vorrichtungen zu produzieren. 48 zeigt die abgeschlossene elektronische Vorrichtung 2700, die eine Gehäusestruktur mit einem Halbleiter-Die 4800 beinhaltet, der in einem vergossenen Gehäuse 4802 eingeschlossen ist. Bei dem veranschaulichten Beispiel ist der Die 4800 auf einem Die-Anbringungspad 4804 montiert und sind leitfähige Bondpads des Die 4800 über leitfähige Bonddrähte 5008 elektrisch mit jeweiligen Zuleitungen 4806 gekoppelt.
  • Das Bilden des Feldoxids 2710 nach dem Bilden und Füllen des Isolationsgrabens 723 ermöglicht das Verwenden eines einzigen Grabenätzprozesses im Vergleich zu dem beispielhaften Verfahren 200 aus 2 oben. Außerdem stellten die elektronische Vorrichtung 2700 und das Verfahren 2800 Tiefgrabenisolationslösungen für einen beliebigen Prozessfluss bereit, in dem LOCS oder ein anderer Typ eines Feldoxids 2710 zur lateralen Vorrichtungsisolation oder für eine erhöhte Gate-Integration usw. verwendet wird, und bindet eine Tiefgrabenisolation in der Feldoxidverarbeitung vor einer Tiefgrabenverarbeitung ein, ohne die Erfordernis zusätzlicher Kosten oder Komplexität, die mit einer Flachgrabenisolation(STI)-Verarbeitung oder einer Maske assoziiert sind. Die Dicke und Zusammensetzung der Grabenätzhartmaskenschicht oder -schichten (z. B. 3002, 3102, 3202 oben) können angepasst oder maßgeschneidert werden, um eine verbesserte Dielektrischer-Durchschlag-Leistungsfähigkeit in einer kosteneffektiven, robusten und herstellbaren Tiefgrabenisolationsschleife, mit oder ohne selbstausgerichtetem Deep-n-Sinker und Substratkontakten, zu ermöglichen.
  • Nun unter Bezugnahme auf 49-52 beinhalten weitere beispielhafte elektronische Vorrichtungen ein tiefes dotiertes Gebiet, das die Tiefgrabenisolationsstruktur wenigstens teilweise umgibt. 49 und 50 zeigen eine beispielhafte elektronische Vorrichtung 4900 mit einem zweiten tiefen dotierten Gebiet, das Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyp (z. B. N bei dem veranschaulichten Beispiel) beinhaltet und welches sich von einer Halbleiteroberflächenschicht zu einer vergrabenen Schicht erstreckt, wobei das zweite tiefe dotierte Gebiet lateral von dem tiefen dotierten Gebiet der obigen Beispiele beabstandet ist. Die elektronische Vorrichtung 4900 aus 49 wird unter Verwendung des Verfahrens 200 aus 2 oben produziert, bei dem die Feldoxidstrukturen vor der Tiefgrabenisolationsstruktur gebildet werden. 51 und 52 veranschaulichen ein weiteres Beispiel mit einem ersten tiefen dotierten Gebiet und einem zweiten tiefen dotierten Gebiet, das die Tiefgrabenisolationsstruktur wenigstens teilweise umgibt, wobei die Tiefgrabenisolationsstruktur vor den Feldoxidstrukturen gebildet wird.
  • In 49 beinhaltet die elektronische Vorrichtung 4900 eine Tiefgrabenisolationsstruktur, die durch ein Feldoxid hindurch gebildet ist, ohne STI-Strukturen. Die DTI-Struktur ermöglicht eine elektrische Isolation zwischen Komponenten oder Schaltkreisen, ohne eine STI-Maske hinzuzufügen und ohne die Kosten und Komplexität einer STI-Verarbeitung. Die elektronische Vorrichtung 4900 bei einem Beispiel ist ein Integrierter-Schaltkreis-Produkt, von dem nur ein Teil in 49 gezeigt ist. Die elektronische Vorrichtung 4900 beinhaltet elektronische Komponenten, wie etwa Transistoren, Widerstände, Kondensatoren (nicht gezeigt), die auf oder in einer Halbleiterstruktur eines Startwafers gefertigt werden, der anschließend in einzelne Halbleiter-Dies separiert oder vereinzelt wird, die separat verkapselt werden, um Integrierter-Schaltkreis-Produkte zu produzieren. Die elektronische Vorrichtung 4900 beinhaltet eine Halbleiterstruktur, die ein Halbleitersubstrat 4902, eine vergrabene Schicht 4904 in einem Teil des Halbleitersubstrats 4902, eine Halbleiteroberflächenschicht 4906 mit einer oberen oder Oberseite 4907 und tiefen dotierten Gebieten 4908 und 4909 und Feldoxidstrukturen 4910, die obere oder Oberseiten 4911 aufweisen und sich auf entsprechenden Teilen der Oberseite 4907 der Halbleiteroberflächenschicht 4906 erstrecken, aufweist. Bei einem Beispiel ist oder beinhaltet das Feldoxid 4910 Siliciumdioxid (SiO2), das durch einen thermischen Oxidationsprozess während einer Fertigung der elektronischen Vorrichtung 4900 aufgewachsen wird.
  • Das Halbleitersubstrat 4902 bei einem Beispiel ist eine Silicium- oder Silicium-auf-Isolator(SOI)-Struktur, die Majoritätsladungsträgerdotierungsstoffe eines ersten Leitfähigkeitstyps beinhaltet. Die vergrabene Schicht 4904 erstreckt sich in einem Teil des Halbleitersubstrats 4902 und beinhaltet Majoritätsladungsträgerdotierungsstoffe eines zweiten Leitfähigkeitstyps. Bei der veranschaulichten Implementierung ist der erste Leitfähigkeitstyp P, ist der zweite Leitfähigkeitstyp N, ist das Halbleitersubstrat 4902 als „P-SUBSTRAT“ beschriftet und ist die vergrabene Schicht 4904 eine vergrabene N-Typ-Schicht, die in den Zeichnungen als „NBL“ beschriftet ist. Bei einer (nicht gezeigten) weiteren Implementierung ist der erste Leitfähigkeitstyps N und ist der zweite Leitfähigkeitstyp P.
  • Die Halbleiteroberflächenschicht 4906 bei dem veranschaulichten Beispiel ist oder beinhaltet epitaktisches Silicium mit Majoritätsladungsträgerdotierungsstoffen des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „N-EPI“ beschriftet. Die elektronische Vorrichtung 4900 beinhaltet ein erstes und zweites tiefes dotiertes Gebiet 4908 bzw. 4909. Die beiden tiefen dotierten Gebiete 4908 und 4909 beinhalten Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und das erste tiefe dotierte Gebiet 4908 ist in 49 als „TIEF-N“ beschriftet. Die tiefen dotierten Gebiet 4908 und 4909 erstrecken sich von der Halbleiteroberflächenschicht 4906 zu der vergrabenen Schicht 4904. Bei einem anderen Beispiel ist das tiefe dotierte Gebiet 4908 weggelassen.
  • Ein erster Teil 4912 (z. B. ein erstes implantiertes Gebiet) der Halbleiteroberflächenschicht 4906 entlang der Oberseite 4907 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „NSD“ beschriftet. Ein zweiter Teil oder ein zweites implantiertes Gebiet 4914 der Halbleiteroberflächenschicht 4906 entlang der Oberseite 4907 beinhaltet Majoritätsladungsträgerdotierungsstoffe des ersten Leitfähigkeitstyps und ist in den Zeichnungen als „PSD“ beschriftet. Ein dritter Teil 4916 (z. B. ein drittes implantiertes Gebiet) der Halbleiteroberflächenschicht 4906 innerhalb des tiefen dotierten Gebiets 4908 entlang der Oberseite 4907 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „NSD“ beschriftet.
  • Die elektronische Vorrichtung 4900 beinhaltet eine Tiefgrabenisolationsstruktur 4920 mit einer dielektrischen Doppelschichtauskleidung mit einer ersten dielektrischen Auskleidungsschicht 4921 und einer zweiten dielektrischen Auskleidungsschicht 4922 entlang einer Seitenwand eines Grabens 4923. Das zweite tiefe dotierte Gebiet 4909 umgibt die Tiefgrabenisolationsstruktur 4920 und das erste tiefe dotierte Gebiet 4908 ist lateral von der Tiefgrabenisolationsstruktur 4920 beabstandet. Bei einer weiteren Implementierung ist eine (nicht gezeigte) dielektrische Einzelschichtauskleidung entlang der Grabenseitenwand gebildet. Bei einer weiteren Implementierung beinhaltet eine (nicht gezeigte) dielektrische Mehrschichtauskleidung mehr als zwei dielektrische Schichten entlang der Grabenseitenwand. Der Graben 4923 ist mit dotiertem Polysilicium 4924 mit einer oberen oder Oberseite 4925 gefüllt. Der Graben 4923 erstreckt sich durch die Halbleiteroberflächenschicht 4906 hindurch zu dem Halbleitersubstrat 4902.
  • 49A zeigt eine alternative Implementierung der elektronischen Vorrichtung 4900 aus 49, die eine Tiefgrabenisolationsstruktur 4920 beinhaltet, die sich durch die Halbleiteroberflächenschicht 4906 hindurch, durch eine gegenüberliegende obere und untere Seite der vergrabenen Schicht 4904 hindurch und in das darunterliegende Halbleitersubstrat 4902 hinein erstreckt.
  • Wieder unter Bezugnahme auf 49 beinhaltet ein Teil 4926 (z. B. ein implantiertes Gebiet) des Halbleitersubstrats 4902 unter dem Graben 4923 Majoritätsladungsträgerdotierungsstoffe des ersten Leitfähigkeitstyps. Bei dem veranschaulichten Beispiel wird die vergrabene Schicht 4904 durch einen flächendeckenden Implantationsprozess gebildet und erstreckt sich der Graben 4923 in die vergrabene Schicht des Halbleitersubstrats hinein. Die dielektrische Doppelschichtauskleidung 4921, 4922 erstreckt sich auf der Seitenwand des Grabens 4923 von der Halbleiteroberflächenschicht 4906 auf der Seitenwand des Grabens 4923 von der Halbleiteroberflächenschicht 4906 zu der vergrabenen Schicht 4904.
  • Das Polysilicium 4924 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps. Das Polysilicium 4924 erstreckt sich auf der dielektrischen Auskleidung 4921, 4922 und füllt den Graben 4923 zu der Oberseite 4907 der Halbleiteroberflächenschicht 4906. Bei dem Beispiel aus 49 erstrecken sich der Graben 4923, die dielektrische Auskleidung 4921, 4922 und das Polysilicium 4924 jenseits der Oberseite 4907 der Halbleiteroberflächenschicht 4906 durch einen Teil des Feldoxids 4910 hindurch. Ein Teil (z. B. eine Seite) des Feldoxids 4910 kontaktiert (z. B. befindet sich in Kontakt mit) einen Teil der Isolationsstruktur 4920. Die Oberseite 4925 des Polysiliciums 4924 erstreckt sich für eine erste Entfernung 4927 auswärts jenseits der Oberseite 4907 der Halbleiteroberflächenschicht 4906 und die Oberseite 4911 des Feldoxids 4910 erstreckt sich für eine zweite Entfernung 4928 auswärts jenseits der Oberseite 4907 der Halbleiteroberflächenschicht 4906. Die Isolationsstruktur 4920 in der elektronischen Vorrichtung 4900 aus 49 wird nach einer Bildung (z. B. einem Wachstum) der Feldoxidstruktur 4910 gefertigt und die erste Entfernung 4927 ist größer als die zweite Entfernung 4928 in der elektronische Vorrichtung 4900 aus 49 (z. B. erstreckt sich das Polysilicium 4924 bei der Konfiguration und Orientierung, die in den Zeichnungen gezeigt sind, aufwärts jenseits und oberhalb der Oberseite 4911 des Feldoxids 4910).
  • Die elektronische Vorrichtung 4900 beinhaltet eine Mehrebenenmetallisierungsstruktur, von dem nur ein Teil in 49 gezeigt ist. Die elektronische Vorrichtung 4900 beinhaltet eine erste dielektrische Schicht 4930 (z. B. eine Vormetalldielektrikumschicht, die in den Zeichnungen als „PMD“ beschriftet ist), die sich auf oder über dem Feldoxid 4910 und Teilen der Oberseite 4907 der Halbleiteroberflächenschicht 4906 erstreckt. Bei einem Beispiel ist oder beinhaltet die erste dielektrische Schicht SiO2. Die PMD-Schicht 4930 beinhaltet leitfähige Kontakte 4932, die sich durch die PMD-Schicht 4930 hindurch erstrecken, um elektrische Kontakte zu den jeweiligen implantierten Gebieten 4912, 4914 und 4916 der Halbleiteroberflächenschicht 4906 zu bilden. Die PMD-Schicht 4930 beinhaltet auch einen leitfähigen Kontakt 4932, der einen elektrischen Kontakt zu der Oberseite 4925 des dotierten Polysiliciums 4924 der Tiefgrabenisolationsstruktur 4920 bildet.
  • Die Mehrebenenmetallisierungsstruktur bei diesem Beispiel beinhaltet auch eine zweite dielektrische Schicht 4940 (z. B. SiO2), die in 49 als „ILD“ beschriftet ist. Die zweite dielektrische Schicht 4940 beinhaltet leitfähige Routing-Strukturen 4942, wie etwa Leiterbahnen oder Leitungen. Bei einem Beispiel sind oder beinhalten die leitfähigen Routing-Strukturen 4942 Kupfer oder Aluminium oder ein anderes leitfähiges Material. Die zweite dielektrische Schicht 4940 beinhaltet leitfähige Vias 4944, die Kupfer oder Aluminium oder ein anderes leitfähiges Metall sind oder beinhalten. Bei einem Beispiel beinhaltet die elektronische Vorrichtung 4900 eine oder mehrere weitere Metallisierungsschichten oder -ebenen (nicht gezeigt).
  • 50 zeigt die abgeschlossene elektronische Vorrichtung 4900, die eine Gehäusestruktur mit einem Halbleiter-Die 5000 beinhaltet, der in einem vergossenen Gehäuse 5002 eingeschlossen ist. Bei dem veranschaulichten Beispiel ist der Die 5000 auf einem Die-Anbringungspad 5004 montiert und sind leitfähige Bondpads des Die 5000 über leitfähige Bonddrähte 5008 elektrisch mit jeweiligen Zuleitungen 5006 gekoppelt.
  • 51 und 52 veranschaulichen eine weitere beispielhafte elektronische Vorrichtung 5100 mit einem ersten tiefen dotierten Gebiet und einem zweiten tiefen dotierten Gebiet, das die Tiefgrabenisolationsstruktur wenigstens teilweise umgibt, wobei die Tiefgrabenisolationsstruktur vor den Feldoxidstrukturen gebildet wird. 51 zeigt eine partielle Schnittseitenansicht der elektronischen Vorrichtung 5100 und 52 zeigt die elektronische Vorrichtung 5100 einschließlich einer Gehäusestruktur. Die elektronische Vorrichtung 5100 beinhaltet eine Tiefgrabenisolationsstruktur, die durch ein Feldoxid hindurch gebildet ist, ohne STI-Strukturen. Die DTI-Struktur ermöglicht eine elektrische Isolation zwischen Komponenten oder Schaltkreisen, ohne eine STI-Maske hinzuzufügen und ohne die Kosten und Komplexität einer STI-Verarbeitung. Die elektronische Vorrichtung 5100 bei einem Beispiel ist ein Integrierter-Schaltkreis-Produkt, von dem nur ein Teil in 51 gezeigt ist. Die elektronische Vorrichtung 5100 beinhaltet elektronische Komponenten, wie etwa Transistoren, Widerstände, Kondensatoren (nicht gezeigt), die auf oder in einer Halbleiterstruktur eines Startwafers gefertigt werden, der anschließend in einzelne Halbleiter-Dies separiert oder vereinzelt wird, die separat verkapselt werden, um Integrierter-Schaltkreis-Produkte zu produzieren. Die elektronische Vorrichtung 5100 beinhaltet eine Halbleiterstruktur, die ein Halbleitersubstrat 5102, eine vergrabene Schicht 5104 in einem Teil des Halbleitersubstrats 5102, eine Halbleiteroberflächenschicht 5106 mit einer oberen oder Oberseite 5107 und tiefen dotierten Gebieten 5108 und 5109 und Feldoxidstrukturen 5110, die obere oder Oberseiten 5111 aufweisen und sich auf entsprechenden Teilen der Oberseite 5107 der Halbleiteroberflächenschicht 5106 erstrecken, aufweist. Bei einem Beispiel ist oder beinhaltet das Feldoxid 5110 Siliciumdioxid (SiO2), das durch einen thermischen Oxidationsprozess während einer Fertigung der elektronischen Vorrichtung 5100 aufgewachsen wird.
  • Das Halbleitersubstrat 5102 bei einem Beispiel ist eine Silicium- oder Silicium-auf-Isolator(SOI)-Struktur, die Majoritätsladungsträgerdotierungsstoffe eines ersten Leitfähigkeitstyps beinhaltet. Die vergrabene Schicht 5104 erstreckt sich in einem Teil des Halbleitersubstrats 5102 und beinhaltet Majoritätsladungsträgerdotierungsstoffe eines zweiten Leitfähigkeitstyps. Bei der veranschaulichten Implementierung ist der erste Leitfähigkeitstyp P, ist der zweite Leitfähigkeitstyp N, ist das Halbleitersubstrat 5102 als „P-SUBSTRAT“ beschriftet und ist die vergrabene Schicht 5104 eine vergrabene N-Typ-Schicht, die in den Zeichnungen als „NBL“ beschriftet ist. Bei einer (nicht gezeigten) weiteren Implementierung ist der erste Leitfähigkeitstyps N und ist der zweite Leitfähigkeitstyp P.
  • Die Halbleiteroberflächenschicht 5106 bei dem veranschaulichten Beispiel ist oder beinhaltet epitaktisches Silicium mit Majoritätsladungsträgerdotierungsstoffen des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „N-EPI“ beschriftet. Die elektronische Vorrichtung 5100 beinhaltet ein erstes und zweites tiefes dotiertes Gebiet 5108 bzw. 5109. Die beiden tiefen dotierten Gebiete 5108 und 5109 beinhalten Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und das erste tiefe dotierte Gebiet 5108 ist in 51 als „TIEF-N“ beschriftet. Die tiefen dotierten Gebiet 5108 und 5109 erstrecken sich von der Halbleiteroberflächenschicht 5106 zu der vergrabenen Schicht 5104. Bei einem anderen Beispiel ist das tiefe dotierte Gebiet 5108 weggelassen.
  • Ein erster Teil 5112 (z. B. ein erstes implantiertes Gebiet) der Halbleiteroberflächenschicht 5106 entlang der Oberseite 5107 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „NSD“ beschriftet. Ein zweiter Teil oder ein zweites implantiertes Gebiet 5114 der Halbleiteroberflächenschicht 5106 entlang der Oberseite 5107 beinhaltet Majoritätsladungsträgerdotierungsstoffe des ersten Leitfähigkeitstyps und ist in den Zeichnungen als „PSD“ beschriftet. Ein dritter Teil 5116 (z. B. ein drittes implantiertes Gebiet) der Halbleiteroberflächenschicht 5106 innerhalb des tiefen dotierten Gebiets 5108 entlang der Oberseite 5107 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps und ist in den Zeichnungen als „NSD“ beschriftet.
  • Die elektronische Vorrichtung 5100 beinhaltet eine Tiefgrabenisolationsstruktur 5120 mit einer dielektrischen Doppelschichtauskleidung mit einer ersten dielektrischen Auskleidungsschicht 5121 und einer zweiten dielektrischen Auskleidungsschicht 5122 entlang einer Seitenwand eines Grabens 5123. Das zweite tiefe dotierte Gebiet 5109 umgibt die Tiefgrabenisolationsstruktur 5120 und das erste tiefe dotierte Gebiet 5108 ist lateral von der Tiefgrabenisolationsstruktur 5120 beabstandet. Bei einer weiteren Implementierung ist eine (nicht gezeigte) dielektrische Einzelschichtauskleidung entlang der Grabenseitenwand gebildet. Bei einer weiteren Implementierung beinhaltet eine (nicht gezeigte) dielektrische Mehrschichtauskleidung mehr als zwei dielektrische Schichten entlang der Grabenseitenwand. Der Graben 5123 ist mit dotiertem Polysilicium 5124 mit einer oberen oder Oberseite 5125 gefüllt. Der Graben 5123 erstreckt sich durch die Halbleiteroberflächenschicht 5106 hindurch zu der vergrabenen Schicht 5104 des Halbleitersubstrats 5102.
  • 51A zeigt eine alternative Implementierung der elektronischen Vorrichtung 5100 aus 51, die eine Tiefgrabenisolationsstruktur 5120 beinhaltet, die sich durch die Halbleiteroberflächenschicht 5106 hindurch, durch eine gegenüberliegende obere und untere Seite der vergrabenen Schicht 5104 hindurch und in das darunterliegende Halbleitersubstrat 5102 hinein erstreckt.
  • Wieder unter Bezugnahme auf 51 beinhaltet ein Teil 5126 (z. B. ein implantiertes Gebiet) des Halbleitersubstrats 5102 unter dem Graben 5123 Majoritätsladungsträgerdotierungsstoffe des ersten Leitfähigkeitstyps. Bei dem veranschaulichten Beispiel wird die vergrabene Schicht 5104 durch einen flächendeckenden Implantationsprozess gebildet und erstreckt sich der Graben 5123 in die vergrabene Schicht 5104 des Halbleitersubstrats hinein. Die dielektrische Doppelschichtauskleidung 5121, 5122 erstreckt sich auf der Seitenwand des Grabens 5123 von der Halbleiteroberflächenschicht 5106 auf der Seitenwand des Grabens 5123 von der Halbleiteroberflächenschicht 5106 zu der vergrabenen Schicht 5104.
  • Das Polysilicium 5124 beinhaltet Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps. Das Polysilicium 5124 erstreckt sich auf der dielektrischen Auskleidung 5121, 5122 und füllt den Graben 5123 zu der Oberseite 5107 der Halbleiteroberflächenschicht 5106. Bei dem Beispiel aus 51 erstrecken sich der Graben 5123, die dielektrische Auskleidung 5121, 5122 und das Polysilicium 5124 jenseits der Oberseite 5107 der Halbleiteroberflächenschicht 5106. Ein Teil (z. B. eine Seite) des Feldoxids 5110 kontaktiert (z. B. befindet sich in Kontakt mit) einen Teil der Isolationsstruktur 5120. Die Isolationsstruktur 5120 in der elektronischen Vorrichtung 5100 aus 51 wird vor der Bildung (z. B. dem Wachstum) der Feldoxidstruktur 5110 gefertigt.
  • Die elektronische Vorrichtung 5100 beinhaltet eine Mehrebenenmetallisierungsstruktur, von dem nur ein Teil in 51 gezeigt ist. Die elektronische Vorrichtung 5100 beinhaltet eine erste dielektrische Schicht 5130 (z. B. eine Vormetalldielektrikumschicht, die in den Zeichnungen als „PMD“ beschriftet ist), die sich auf oder über dem Feldoxid 5110 und Teilen der Oberseite 5107 der Halbleiteroberflächenschicht 5106 erstreckt. Bei einem Beispiel ist oder beinhaltet die erste dielektrische Schicht SiO2. Die PMD-Schicht 5130 beinhaltet leitfähige Kontakte 5132, die sich durch die PMD-Schicht 5130 hindurch erstrecken, um elektrische Kontakte zu den jeweiligen implantierten Gebieten 5112, 5114 und 5116 der Halbleiteroberflächenschicht 5106 zu bilden. Die PMD-Schicht 5130 beinhaltet auch einen leitfähigen Kontakt 5132, der einen elektrischen Kontakt zu der Oberseite 5125 des dotierten Polysiliciums 5124 der Tiefgrabenisolationsstruktur 5120 bildet.
  • Die Mehrebenenmetallisierungsstruktur bei diesem Beispiel beinhaltet auch eine zweite dielektrische Schicht 5140 (z. B. SiO2), die in 51 als „ILD“ beschriftet ist. Die zweite dielektrische Schicht 5140 beinhaltet leitfähige Routing-Strukturen 5142, wie etwa Leiterbahnen oder Leitungen. Bei einem Beispiel sind oder beinhalten die leitfähigen Routing-Strukturen 5142 Kupfer oder Aluminium oder ein anderes leitfähiges Material. Die zweite dielektrische Schicht 5140 beinhaltet leitfähige Vias 5144, die Kupfer oder Aluminium oder ein anderes leitfähiges Metall sind oder beinhalten. Bei einem Beispiel beinhaltet die elektronische Vorrichtung 5100 eine oder mehrere weitere Metallisierungsschichten oder -ebenen (nicht gezeigt).
  • 52 zeigt die abgeschlossene elektronische Vorrichtung 5100, die eine Gehäusestruktur mit einem Halbleiter-Die 5200 beinhaltet, der in einem vergossenen Gehäuse 5202 eingeschlossen ist. Bei dem veranschaulichten Beispiel ist der Die 5200 auf einem Die-Anbringungspad 5204 montiert und sind leitfähige Bondpads des Die 5200 über leitfähige Bonddrähte 5208 elektrisch mit jeweiligen Zuleitungen 5206 gekoppelt.
  • Die obigen Beispiele stellen eine Tiefgrabenisolationslösung bereit, die in einer beliebigen Technologie eingesetzt werden kann, die keine STI erfordert, ohne die zusätzlichen Kosten und die zusätzliche Komplexität einer STI-Verarbeitung.
  • Modifikationen sind bei den beschriebenen Beispielen möglich und andere Implementierungen sind innerhalb des Schutzumfangs der Ansprüche möglich.

Claims (20)

  1. Elektronische Vorrichtung, die Folgendes umfasst: ein Halbleitersubstrat, das Majoritätsladungsträgerdotierungsstoffe eines ersten Leitfähigkeitstyps beinhaltet; eine vergrabene Schicht in einem Teil des Halbleitersubstrats und einschließlich Majoritätsladungsträgerdotierungsstoffen eines zweiten Leitfähigkeitstyps; eine Halbleiteroberflächenschicht, die Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet; eine Isolationsstruktur, die Folgendes beinhaltet: einen Graben, der sich durch die Halbleiteroberflächenschicht hindurch und in eine(s) des Halbleitersubstrats und der vergrabenen Schicht hinein erstreckt, eine dielektrische Auskleidung, die sich auf einer Seitenwand des Grabens von der Halbleiteroberflächenschicht zu der/dem einen des Halbleitersubstrats und der vergrabenen Schicht erstreckt, und Polysilicium, das Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet, wobei sich das Polysilicium auf der dielektrischen Auskleidung erstreckt und den Graben zu einer Seite der Halbleiteroberflächenschicht hin füllt; und ein Feldoxid, das sich auf einem Teil der Seite der Halbleiteroberflächenschicht erstreckt, wobei sich ein Teil des Feldoxids in Kontakt mit einem Teil der Isolationsstruktur befindet.
  2. Elektronische Vorrichtung nach Anspruch 1, die ferner ein tiefes dotiertes Gebiet umfasst, das Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet, wobei sich das tiefe dotierte Gebiet von der Halbleiteroberflächenschicht zu der vergrabenen Schicht erstreckt.
  3. Elektronische Vorrichtung nach Anspruch 2, wobei das tiefe dotierte Gebiet von der Isolationsstruktur beabstandet ist.
  4. Elektronische Vorrichtung nach Anspruch 3, die ferner ein zweites tiefes dotiertes Gebiet umfasst, das Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet, wobei sich das zweite tiefe dotierte Gebiet von der Halbleiteroberflächenschicht zu der vergrabenen Schicht erstreckt, das zweite tiefe dotierte Gebiet von dem tiefen dotierten Gebiet beabstandet ist und das zweite tiefe dotierte Gebiet einen Teil des Grabens umgibt.
  5. Elektronische Vorrichtung nach Anspruch 2, wobei das tiefe dotierte Gebiet einen Teil des Grabens umgibt.
  6. Elektronische Vorrichtung nach Anspruch 2, wobei sich der Graben jenseits der Seite der Halbleiteroberflächenschicht und durch einen Teil des Feldoxids hindurch erstreckt.
  7. Elektronische Vorrichtung nach Anspruch 2, wobei: sich eine Seite des Polysiliciums für eine erste Entfernung auswärts jenseits der Seite der Halbleiteroberflächenschicht erstreckt; sich eine Seite des Feldoxids für eine zweite Entfernung auswärts jenseits der Seite der Halbleiteroberflächenschicht erstreckt; und die erste Entfernung größer als die zweite Entfernung ist.
  8. Elektronische Vorrichtung nach Anspruch 1, wobei sich der Graben jenseits der Seite der Halbleiteroberflächenschicht und durch einen Teil des Feldoxids hindurch erstreckt.
  9. Elektronische Vorrichtung nach Anspruch 1, wobei: sich eine Seite des Polysiliciums für eine erste Entfernung auswärts jenseits der Seite der Halbleiteroberflächenschicht erstreckt; sich eine Seite des Feldoxids für eine zweite Entfernung auswärts jenseits der Seite der Halbleiteroberflächenschicht erstreckt; und die erste Entfernung größer als die zweite Entfernung ist.
  10. Verfahren zum Fertigen einer elektronischen Vorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer vergrabenen Schicht in einem Teil eines Halbleitersubstrats, wobei das Halbleitersubstrat Majoritätsladungsträgerdotierungsstoffe eines ersten Leitfähigkeitstyps beinhaltet und die vergrabene Schicht Majoritätsladungsträgerdotierungsstoffe eines zweiten Leitfähigkeitstyps beinhaltet; Bilden eines Grabens durch eine Halbleiteroberflächenschicht hindurch und in eine(s) des Halbleitersubstrats und der vergrabenen Schicht hinein, wobei die Halbleiteroberflächenschicht Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet; Bilden einer dielektrischen Auskleidung entlang einer Seitenwand des Grabens von der Halbleiteroberflächenschicht zu der/dem einen des Halbleitersubstrats und der vergrabenen Schicht; Bilden von Polysilicium innerhalb des Grabens und auf der dielektrischen Auskleidung, wobei das Polysilicium den Graben zu einer Seite der Halbleiteroberflächenschicht füllt und Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet; und Bilden eines Feldoxids auf einem Teil der Seite der Halbleiteroberflächenschicht, wobei sich ein Teil des Feldoxids in Kontakt mit einem eines Teils der dielektrischen Auskleidung und eines Teils des Polysiliciums befindet.
  11. Verfahren nach Anspruch 10, das ferner Folgendes umfasst: Bilden eines tiefen dotierten Gebiets, das Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet, wobei das tiefe dotierte Gebiet von der dielektrischen Auskleidung beabstandet ist und sich von der Halbleiteroberflächenschicht zu der vergrabenen Schicht erstreckt.
  12. Verfahren nach Anspruch 11, das ferner Folgendes umfasst: Bilden eines zweiten tiefen dotierten Gebiets, das Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet, wobei sich das zweite tiefe dotierte Gebiet von der Halbleiteroberflächenschicht zu der vergrabenen Schicht erstreckt und einen Teil des Grabens umgibt.
  13. Verfahren nach Anspruch 10, das ferner Folgendes umfasst: Bilden eines tiefen dotierten Gebiets, das Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet, wobei sich das zweite tiefe dotierte Gebiet von der Halbleiteroberflächenschicht zu der vergrabenen Schicht erstreckt und einen Teil des Grabens umgibt.
  14. Verfahren nach Anspruch 10, wobei das Bilden des Grabens Folgendes umfasst: Durchführen eines ersten Ätzprozesses, der durch einen freigelegten Teil des Feldoxids hindurch ätzt, unter Verwendung einer Ätzmaske, um einen Teil der Halbleiteroberflächenschicht freizulegen; und Durchführen eines zweiten Ätzprozesses, der durch den freigelegten Teil der Halbleiteroberflächenschicht hindurch ätzt, unter Verwendung der Ätzmaske, um einen Teil des Halbleitersubstrats und einen Teil der vergrabenen Schicht freizulegen.
  15. Verfahren nach Anspruch 14, das ferner Folgendes umfasst: Bilden eines tiefen dotierten Gebiets, das Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet, wobei sich das zweite tiefe dotierte Gebiet von der Halbleiteroberflächenschicht zu der vergrabenen Schicht erstreckt und einen Teil des Grabens umgibt.
  16. Verfahren nach Anspruch 10, wobei das Feldoxid nach dem Bilden des Grabens gebildet wird.
  17. Verfahren nach Anspruch 16, das ferner Folgendes umfasst: Bilden eines tiefen dotierten Gebiets, das Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet, wobei sich das zweite tiefe dotierte Gebiet von der Halbleiteroberflächenschicht zu der vergrabenen Schicht erstreckt und einen Teil des Grabens umgibt.
  18. Verfahren zum Fertigen einer elektronischen Vorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer Halbleiteroberflächenschicht auf einem Halbleitersubstrat, wobei das Halbleitersubstrat Majoritätsladungsträgerdotierungsstoffe eines ersten Leitfähigkeitstyps beinhaltet und die Halbleiteroberflächenschicht Majoritätsladungsträgerdotierungsstoffe eines zweiten Leitfähigkeitstyps beinhaltet; Bilden eines Feldoxids auf einem Teil einer Seite der Halbleiteroberflächenschicht durch thermische Oxidation; Bilden eines Grabens durch die Halbleiteroberflächenschicht hindurch und in eine(s) des Halbleitersubstrats und einer vergrabenen Schicht des Halbleitersubstrats hinein; und Bilden von Polysilicium in dem Graben, wobei das Polysilicium den Graben zu der Seite der Halbleiteroberflächenschicht füllt und das Polysilicium Majoritätsladungsträgerdotierungsstoffe des zweiten Leitfähigkeitstyps beinhaltet.
  19. Verfahren nach Anspruch 18, wobei das Bilden des Grabens Folgendes umfasst: Durchführen eines ersten Ätzprozesses, der durch einen freigelegten Teil des Feldoxids hindurch ätzt, unter Verwendung einer Ätzmaske, um einen Teil der Halbleiteroberflächenschicht freizulegen; und Durchführen eines zweiten Ätzprozesses, der durch den freigelegten Teil der Halbleiteroberflächenschicht hindurch ätzt, unter Verwendung der Ätzmaske, um einen Teil des Halbleitersubstrats und einen Teil der vergrabenen Schicht freizulegen.
  20. Verfahren nach Anspruch 18, wobei das Feldoxid nach dem Bilden des Grabens gebildet wird.
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