JPH02257672A - Ｓｏｉ構造ｍｉｓｆｅｔの製造方法 - Google Patents
Ｓｏｉ構造ｍｉｓｆｅｔの製造方法Info
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- JPH02257672A JPH02257672A JP7902189A JP7902189A JPH02257672A JP H02257672 A JPH02257672 A JP H02257672A JP 7902189 A JP7902189 A JP 7902189A JP 7902189 A JP7902189 A JP 7902189A JP H02257672 A JPH02257672 A JP H02257672A
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- silicon layer
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- Pending
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Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アクティブ・マ） ＩＪクス方式の液晶デイ
スプレィやイメージ・センサーやプリンター・ヘットの
駆動素子に応用されるＳＯＩ構ａ Ｍ工Ｓ ＦＥＴの製
造方法に関する。
スプレィやイメージ・センサーやプリンター・ヘットの
駆動素子に応用されるＳＯＩ構ａ Ｍ工Ｓ ＦＥＴの製
造方法に関する。
［従来の技術］
従来のＳＯＩ構造ＭＩＳＦ’Ｔ！２Ｔの製造方法として
は特開昭６２−８６８６４号公報に記載されたものがあ
る。これは第２図（（Ｌ）に示すようにシリコン基板１
４上に二酸化シリコンＭ （ｓ ｊｏ ２膜）１５及び
窒化シリコン膜（Ｓ ｉ、Ｎ、膜）１６を積層した後、
第２図（ｈ）に示すようにＳＬ。
は特開昭６２−８６８６４号公報に記載されたものがあ
る。これは第２図（（Ｌ）に示すようにシリコン基板１
４上に二酸化シリコンＭ （ｓ ｊｏ ２膜）１５及び
窒化シリコン膜（Ｓ ｉ、Ｎ、膜）１６を積層した後、
第２図（ｈ）に示すようにＳＬ。
Ｎ＋Ｈ１６に溝１７を構成し、第２図（ｃ）Ｋ示すよう
にポリシリコン層１８を成１ｉＪした後、ポリシリコン
層１８にエネルギー・ビームを照射し結晶化し、この結
晶化したシリコン層をチャネルとするトランジスタを第
２図（ｄ）に示すように形成するものである。
にポリシリコン層１８を成１ｉＪした後、ポリシリコン
層１８にエネルギー・ビームを照射し結晶化し、この結
晶化したシリコン層をチャネルとするトランジスタを第
２図（ｄ）に示すように形成するものである。
［発明が解決しようとする課題］
しかし、上記の従来のＳＯＩ構造Ｍ工Ｓ ＦＥＴの製造
方法は、第２図（Ｃ）及び第２図（（１）に示すように
、Ｓ ｉ Ｏ，Ｎ、膜１６に溝６を構成することにより
エネルギー・ビーム照射後のポリシリコン層１７の剥離
に対して強いＳＯＩ溝構造形成していたが、このような
溝３の存在によりＳｉ。
方法は、第２図（Ｃ）及び第２図（（１）に示すように
、Ｓ ｉ Ｏ，Ｎ、膜１６に溝６を構成することにより
エネルギー・ビーム照射後のポリシリコン層１７の剥離
に対して強いＳＯＩ溝構造形成していたが、このような
溝３の存在によりＳｉ。
Ｎ４膜１６による段差が生じ、このＳｉ、Ｎ４膜１６を
段差部で切れることな（被覆すべきシリコン層も厚膜で
ある必要があった。またシリコン層を薄膜化すると、チ
ャネル領域にあるシリコン層とその上部に積層された第
２図（ｄ）に示すゲート酸化膜１７に急峻な段差形状が
形成されゲート電極１３とソース領域８及びゲート電極
１３とドレイン領域９のショートやゲート電極１３の段
線も生じやすかった。さらに、第２図（＋７）に示すポ
リシリコン層１７が厚いと、第２図（ｄ）に示すＳＯＩ
構造ＭＩＳＦＥＴの非動作時の電流も高（なる傾向が知
られており、動作時の電流値と非動作時の電流値の比も
十分とれず、高性能なトランジスタ特性を得ることがで
きないという問題点を有していた。
段差部で切れることな（被覆すべきシリコン層も厚膜で
ある必要があった。またシリコン層を薄膜化すると、チ
ャネル領域にあるシリコン層とその上部に積層された第
２図（ｄ）に示すゲート酸化膜１７に急峻な段差形状が
形成されゲート電極１３とソース領域８及びゲート電極
１３とドレイン領域９のショートやゲート電極１３の段
線も生じやすかった。さらに、第２図（＋７）に示すポ
リシリコン層１７が厚いと、第２図（ｄ）に示すＳＯＩ
構造ＭＩＳＦＥＴの非動作時の電流も高（なる傾向が知
られており、動作時の電流値と非動作時の電流値の比も
十分とれず、高性能なトランジスタ特性を得ることがで
きないという問題点を有していた。
そこで、本発明は、シリコン層のチャネル領域に段差形
状を構成することな（、剥離に強く、平担化され故障も
生じにくい高性能なトランジスタを形成可能にするＳＯ
Ｉ構造Ｍ工ＳＦＥ’ｌ’の製造方法を提供することを目
的とする。
状を構成することな（、剥離に強く、平担化され故障も
生じにくい高性能なトランジスタを形成可能にするＳＯ
Ｉ構造Ｍ工ＳＦＥ’ｌ’の製造方法を提供することを目
的とする。
［課題を解決するための手段］
上記護国を解決するため、本発明のＳＯＩ構造ＭＩＳＩ
ＦＥＴの製造方法は絶縁基体上に絶縁層を成膜し、該絶
縁層に２個の溝を開口し前記絶縁性基体を露出せしめた
後、前記絶縁層の膜厚より薄い第１非晶質シリコン層を
積層する工程と、前記絶縁層上の前記第１非晶質シリコ
ン層を前記絶縁層の表面の一部と共に除去する工程と、
前記絶縁層上と前記第１非晶質シリコン層上に第２非晶
質シリコン層を積層し、レーザ・ビームを照射して前記
第１非晶質シリコン層と前記第２非晶質シリコンＩ−を
結晶性シリコン層に変換する工程と該結晶性シリコン層
をチャネルとするトランジスタを形成する工程を含むこ
とを特徴とする。
ＦＥＴの製造方法は絶縁基体上に絶縁層を成膜し、該絶
縁層に２個の溝を開口し前記絶縁性基体を露出せしめた
後、前記絶縁層の膜厚より薄い第１非晶質シリコン層を
積層する工程と、前記絶縁層上の前記第１非晶質シリコ
ン層を前記絶縁層の表面の一部と共に除去する工程と、
前記絶縁層上と前記第１非晶質シリコン層上に第２非晶
質シリコン層を積層し、レーザ・ビームを照射して前記
第１非晶質シリコン層と前記第２非晶質シリコンＩ−を
結晶性シリコン層に変換する工程と該結晶性シリコン層
をチャネルとするトランジスタを形成する工程を含むこ
とを特徴とする。
［実施例コ
以下に本発明の実施例を図面にもとづいて説明する。第
１図（ａ、）において絶縁性基体１上に絶縁層２を成膜
し、第１図（ｂ）におけるようにホトリソ技術により絶
縁層２に２個の溝６を形成し、第１図（Ｃ）に示すよう
に絶縁層２の膜厚より薄い膜厚となるように第１非晶質
シリコン層４を積層する。プラズマ化学的気相成長装置
内で基板温度２２０℃〜３５０ ’Ｃでモノシランガス
を反応ガスとして第１非晶質シリコン層４を積層した場
合、そのシリコン層は段差形状部での被覆性も悪（第１
図（Ｃ）に示すように絶縁層２に形成された溝３の段差
部では第１非晶質シリコン層４で完全に被覆できない。
１図（ａ、）において絶縁性基体１上に絶縁層２を成膜
し、第１図（ｂ）におけるようにホトリソ技術により絶
縁層２に２個の溝６を形成し、第１図（Ｃ）に示すよう
に絶縁層２の膜厚より薄い膜厚となるように第１非晶質
シリコン層４を積層する。プラズマ化学的気相成長装置
内で基板温度２２０℃〜３５０ ’Ｃでモノシランガス
を反応ガスとして第１非晶質シリコン層４を積層した場
合、そのシリコン層は段差形状部での被覆性も悪（第１
図（Ｃ）に示すように絶縁層２に形成された溝３の段差
部では第１非晶質シリコン層４で完全に被覆できない。
次に、第１図（ｄ）に示すように絶縁層２を除去可能な
エツチング液にさらして第１図（Ｃ）に示す被覆されな
かった溝６の絶縁層２０部分からエツチングして絶縁層
２の上層の一部とその絶縁層２の上にある第１非晶質シ
リコン層４を取り除（。第１図（ｄ）に示すように絶縁
層２と２個の溝６内にあった第１非晶質シリコン層４の
みが絶縁性基体１上に残る。次に第１図Ｃｅ＞に示すよ
うに第２非晶質シリコン層５を積層し、第１図（１）に
示すようにレーザ・ビーム６を照射する。第１図（（）
に示した第１非晶質シリコン層４と第２非晶質シリコン
層５はレーザ・ビーム６の照射により第１図（１）に示
す結晶性シリコン層７に変換される。結晶性シリコン層
７の絶縁性基体１と接触する厚膜領域が第１図（ｇ）に
示すソース領域８とドレイン領域９になり、これら二領
域に挾まれた薄膜領域の結晶性シリコン層７がトランジ
スタのチャネル領域となるしたがって第１図（ｆ）で構
成された結晶性シリコン層７を使って第１図（ｇ）に示
すトランジスタを構成することによって、チャネル部の
結晶性シリコン層７も容易に薄膜化でき、また、ソース
領域８とドレイン領域９が絶縁層２に埋め込まれるｊビ
状となって絶縁層２とシリコン層の接触面積も増し剥離
に強い構造となる。
エツチング液にさらして第１図（Ｃ）に示す被覆されな
かった溝６の絶縁層２０部分からエツチングして絶縁層
２の上層の一部とその絶縁層２の上にある第１非晶質シ
リコン層４を取り除（。第１図（ｄ）に示すように絶縁
層２と２個の溝６内にあった第１非晶質シリコン層４の
みが絶縁性基体１上に残る。次に第１図Ｃｅ＞に示すよ
うに第２非晶質シリコン層５を積層し、第１図（１）に
示すようにレーザ・ビーム６を照射する。第１図（（）
に示した第１非晶質シリコン層４と第２非晶質シリコン
層５はレーザ・ビーム６の照射により第１図（１）に示
す結晶性シリコン層７に変換される。結晶性シリコン層
７の絶縁性基体１と接触する厚膜領域が第１図（ｇ）に
示すソース領域８とドレイン領域９になり、これら二領
域に挾まれた薄膜領域の結晶性シリコン層７がトランジ
スタのチャネル領域となるしたがって第１図（ｆ）で構
成された結晶性シリコン層７を使って第１図（ｇ）に示
すトランジスタを構成することによって、チャネル部の
結晶性シリコン層７も容易に薄膜化でき、また、ソース
領域８とドレイン領域９が絶縁層２に埋め込まれるｊビ
状となって絶縁層２とシリコン層の接触面積も増し剥離
に強い構造となる。
［発明の効果］
本発明のＳＯＩ構造ＭＩＳＦ’ＥＴの製造方法は、以上
説明したように、トランジスタのソース領域とドレイン
領域の一部を絶縁膜の溝に埋め込むことによりチャネル
領域の段差形状をなくシ、シリコン層の薄膜化を容易に
し、高性能で剥離に強いトランジスタを形成することが
可能となる効果を有する。
説明したように、トランジスタのソース領域とドレイン
領域の一部を絶縁膜の溝に埋め込むことによりチャネル
領域の段差形状をなくシ、シリコン層の薄膜化を容易に
し、高性能で剥離に強いトランジスタを形成することが
可能となる効果を有する。
第１図（α）〜（１）は、本発明のＳＯＩ溝構造ＭＩＳ
ＦＥＴ製造方法の一実施例の製造工程順の断面図。 第２図（ａ） 〜Ｃｄ＞は、従来のＳＯＩ構造ＭＩＳＦ
ＫＴの製造方法の製造工程順の断面図である。 １・・・・・・・・・絶縁性基体 ２・・・・・・・・・絶縁層 第１図 ３・・・・・・・・・溝 ４・・・・・・・・・第１非晶質シリコン層５・・・・
・・・・・第２非晶質シリコン層６・・−・・・・・・
レーザービーム ７・・・・・・・・・結晶性シリコン層８・・・・・・
・・・ソース領域 ９・・・・・・・・・ドレイン領域 ０・・・・・・・・・ソース電極 １・・・・・・・・・ドレイン電極 ２・・・・・・・・・ゲート絶縁膜 ３・・・・・・・・・ゲート電極 ４・・・・・・・・・シリコン基板 ５°゛−−−−−−−Ｓ ｉ Ｏ□膜 ６・・・・・・・・・Ｓ ｉ、Ｎ４膜 ７・・・・・・・・・ポリシリコン層 ８ ・・・ ・・・ ・・・ ゲ − ト 〔をン
化力莫以
ＦＥＴ製造方法の一実施例の製造工程順の断面図。 第２図（ａ） 〜Ｃｄ＞は、従来のＳＯＩ構造ＭＩＳＦ
ＫＴの製造方法の製造工程順の断面図である。 １・・・・・・・・・絶縁性基体 ２・・・・・・・・・絶縁層 第１図 ３・・・・・・・・・溝 ４・・・・・・・・・第１非晶質シリコン層５・・・・
・・・・・第２非晶質シリコン層６・・−・・・・・・
レーザービーム ７・・・・・・・・・結晶性シリコン層８・・・・・・
・・・ソース領域 ９・・・・・・・・・ドレイン領域 ０・・・・・・・・・ソース電極 １・・・・・・・・・ドレイン電極 ２・・・・・・・・・ゲート絶縁膜 ３・・・・・・・・・ゲート電極 ４・・・・・・・・・シリコン基板 ５°゛−−−−−−−Ｓ ｉ Ｏ□膜 ６・・・・・・・・・Ｓ ｉ、Ｎ４膜 ７・・・・・・・・・ポリシリコン層 ８ ・・・ ・・・ ・・・ ゲ − ト 〔をン
化力莫以
Claims (1)
- 絶縁性基体上に絶縁層を成膜し、該絶縁層に２個の溝を
開口し前記絶縁性基体を露出せしめた後、前記絶縁層の
膜厚より薄い第１非晶質シリコン層を積層する工程と、
前記絶縁層上の前記第１非晶質シリコン層を前記絶縁層
の表面の一部と共に除去する工程と、前記絶縁層上と前
記第１非晶質シリコン層上に第２非晶質シリコン層を積
層し、レーザ・ビームを照射して前記第１非晶質シリコ
ン層と前記第２非晶質シリコン層を結晶性シリコン層に
変換する工程と、該結晶性シリコン層をチャネルとする
トランジスタを形成する工程を含むことを特徴とするＳ
ＯＩ構造ＭＩＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7902189A JPH02257672A (ja) | 1989-03-30 | 1989-03-30 | Ｓｏｉ構造ｍｉｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7902189A JPH02257672A (ja) | 1989-03-30 | 1989-03-30 | Ｓｏｉ構造ｍｉｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02257672A true JPH02257672A (ja) | 1990-10-18 |
Family
ID=13678289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7902189A Pending JPH02257672A (ja) | 1989-03-30 | 1989-03-30 | Ｓｏｉ構造ｍｉｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02257672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03154383A (ja) * | 1989-11-11 | 1991-07-02 | Takehide Shirato | 半導体装置 |
-
1989
- 1989-03-30 JP JP7902189A patent/JPH02257672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03154383A (ja) * | 1989-11-11 | 1991-07-02 | Takehide Shirato | 半導体装置 |
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