JP4829793B2 - 精密ポリシリコン・レジスタ・プロセス - Google Patents

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Description

本発明は、ポリシリコン・レジスタ（polysilicon resistors）に関し、より具体的には、全ての集積回路に用いる精密ポリシリコン・レジスタを製造するためのプロセスに関する。さらに具体的には、本発明は、単一基板の表面全体にわたって各レジスタのシート抵抗の許容誤差がより正確に制御されるポリシリコン・レジスタを製造するためのプロセスを提供する。
ポリシリコン・レジスタ又はポリＳｉレジスタとも呼ばれる多結晶シリコン・レジスタが、長年にわたって電子回路産業で用いられてきた。それらのドーパント及びドープ・レベルに応じて、ｐ＋型、ｎ＋型、ｐ−型、及びｎ−型のポリシリコン・レジスタを製造することができる。Ｐ＋型ポリシリコン・レジスタは、所望の性能係数を有するため、アナログ回路設計で用いることが極めて有益である。典型的には、Ｐ＋型ポリシリコン・レジスタは、次のレジスタとの精密な一致（precise matching of subsequent resistors）、低い抵抗温度係数、低い抵抗電圧係数、及び、低い寄生容量をもたらすため、アナログ及び混合信号（mixed signal）回路設計において用いられる。
ポリシリコン・レジスタは、アナログ回路設計に広く用いられるが、こうしたレジスタは、一般に、１５％から２０％に及ぶ大きなシート抵抗許容誤差を有する。これは、シート抵抗が＋／−１５％から２０％変化することを意味する。現在のアナログ及び混合信号用途において厳しい回路性能要件を満たすために、回路設計者は、ポリシリコン・レジスタの許容誤差がより低減されることを求めている。
現在の技術においては、ポリシリコン・レジスタは、ソース／ドレイン（Ｓ／Ｄ）注入ステップ及び／又はエミッタ注入ステップの際に、ドーパントをポリシリコン層にイオン注入することによって製造される。次いで、様々な領域に注入されたドーパントは、高速熱アニール・プロセスを利用して活性化される。次に、ポリシリコン・レジスタ本体が次のシリサイド・ステップにおいてシリサイド化されることを防ぐために、窒化物などの誘電体層をポリシリコン・レジスタ本体に施す。次いで、典型的には、ポリシリコン・レジスタの端部は、露出され、露出したポリシリコン端部の上に金属を堆積させてアニールすることを含む従来のシリサイド化プロセスを利用することによって、シリサイド化される。堆積させる金属の種類に応じて、単一ステップ・アニール・プロセス又は２ステップ・アニール・プロセスをシリサイド形成に用いることができる。２ステップ・アニールは、典型的には、シリサイド形成アニール及びシリサイド変換アニールを含む。
図１〜図４は、ポリシリコン・レジスタを製造する上述の従来技術プロセスの簡単な説明図である。これらの図においては、単一のポリシリコン・レジスタ・デバイス領域のみが示されている。他のポリシリコン・レジスタ・デバイス領域、ＣＭＯＳ（相補型金属酸化物半導体）デバイス領域、及び／又は、バイポーラ・トランジスタ・デバイス領域を含む他のデバイス領域は、示されているレジスタ・デバイス領域に隣接して形成することができる。様々なデバイス領域は、典型的には、基板に形成されるトレンチ分離領域又はフィールド酸化膜領域などの分離領域によって、互いに隔てられる。
図１に示される当初構造体は、半導体基板１０と、半導体基板１０の上面上に配置された任意の第１誘電体層１２と、任意の第１誘電体層１２の上面上か、又は半導体基板１０の上面上のいずれかに配置されたポリシリコン層１４と、ポリシリコン層１４の上に配置された第２誘電体層１６とを含む。
次に、従来技術のプロセスにおいては図１に示されるように、イオン１８が、第２誘電体層１６を通してポリシリコン・レジスタ・デバイス領域内のポリシリコン層１４に注入される。イオン１８は、基板１０上に存在する他のデバイス領域にも注入されることに留意されたい。例えば、イオン１８は、ＣＭＯＳデバイス領域及び／又はバイポーラ・トランジスタ・デバイス領域に注入されることになる。ＣＭＯＳデバイス領域内に注入されるイオンは、ソース／ドレイン領域を形成し、及び／又は、ポリシリコン・ゲート導体をドープするのに用いられ、一方、バイポーラ・デバイス領域に注入されるイオンは、ポリシリコン・エミッタをドープするのに用いられる。
このイオン注入ステップに続き、活性化アニール・プロセスを用いて、様々なデバイス領域内のドーパントが活性化される。図２は、イオン注入及び活性化アニール後の構造体を示す。この図において、参照番号１４ａは、ドープされたポリシリコン層を示す。
次に、保護誘電体２０が第２誘電体層１６の上に形成され、図３に示される構造体となる。レジスタ・デバイス領域内の保護誘電体２０及び第２誘電体層１６の端部が、リソグラフィ及びエッチングによって除去され、ドープされたポリシリコン１４ａの表面の一部が露出される。次いで、ドープされたポリシリコンの露出した表面部分は、シリサイド・コンタクト領域２２を形成するシリサイド化プロセスが施される。結果として得られるシリサイド・コンタクト領域２２を含む構造体は、例えば図４に示される。
ポリシリコン・レジスタを製造する上述の従来技術プロセスは、ウェハ全体にわたって＋／−１５％〜２０％を上回るシート抵抗の変動すなわち許容誤差を有する、望ましくない高許容誤差レジスタを提供するものである。さらに、ポリシリコン・レジスタを製造する上述の従来技術プロセスにおいては、主として次の熱サイクルに起因するドーパントの活性化／不活性化及びポリシリコン粒界内外への移動のため、一般にレジスタのシート抵抗値を制御するのが難しい。
ポリシリコン・レジスタを製造する従来技術プロセスに関する上述の欠点、特にポリシリコン・レジスタの抵抗許容誤差を制御することが困難であることを考慮すると、製造される各ポリシリコン・レジスタのシート抵抗の許容誤差をより正確に制御する精密ポリシリコン・レジスタを製造できる、新たな改良されたプロセスを開発する必要がある。
本発明の目的は、例えばバイポーラ・トランジスタ及び／又はＦＥＴを含むＣＭＯＳデバイスを含む他のタイプのデバイスと共に集積させることができるポリシリコン・レジスタを製造するためのプロセスを提供することである。
本発明のさらなる目的は、各レジスタのシート抵抗の許容誤差が制御される精密ポリシリコン・レジスタを製造するためのプロセスを提供することである。
本発明のさらなる目的は、現在製造されているポリシリコン・レジスタより低いシート抵抗許容誤差を有する精密ポリシリコン・レジスタを製造するためのプロセスを提供することである。
本発明のさらなる目的は、デバイス製造後も十分に維持される所定の望ましい抵抗値を有する精密ポリシリコン・レジスタの製造プロセスを提供することである。
本発明のさらなる目的は、現在の回路設計要件を満たす＋／−５％〜８％の許容誤差を有する精密ポリシリコン・レジスタを製造するためのプロセスを提供することである。
本発明においては、これらの及び他の目的及び利点は、所望の抵抗値をレジスタに定めるのに用いられるポリシリコン・レジスタ注入が、ＦＥＴ及び／又はバイポーラ・トランジスタなどの他のデバイスのイオン注入及び熱活性化後に行われるプロセスを利用することによって、達成される。ポリシリコン・レジスタ注入に先立って、他のデバイス領域内におけるドーパントの注入及び熱活性化の後に、誘電体膜を堆積させ、次のシリサイド・プロセスの際にポリシリコン・レジスタを保護する。誘電体膜を通してポリシリコン・レジスタ注入が行われることにより、ドーパントが結晶格子及びポリシリコン粒界の内外に移動する熱サイクルを最小にする。
本発明は、特にＣＭＯＳ及びＢｉＣＭＯＳ技術に適用可能な精密ポリシリコン・レジスタを製造するためのプロセスを提供し、シリサイド処理を用いる技術にも用いない技術にも適用することができる。
本発明のプロセスは、アナログ及び混合回路技術において広く適用可能な、低い抵抗温度係数、低い抵抗電圧係数、及び低い寄生容量を有する、精密ポリシリコン・レジスタを作成する。本発明のプロセスは、すべての分散成分を改善し、それによってより許容誤差の低いポリシリコン・レジスタを提供する。
広義では、本発明のプロセスは、ポリシリコン層を含む少なくとも１つのポリシリコン・レジスタ・デバイス領域と、少なくとも１つの他のタイプのデバイス領域とを含む構造体を準備するステップと、該少なくとも１つの他のタイプのデバイス領域において、イオン注入及び活性化アニールを選択的に行うステップと、該少なくとも１つのポリシリコン・レジスタ・デバイス領域における該ポリシリコン層を覆う保護誘電体層を形成するステップと、該少なくとも１つのポリシリコン・レジスタ・デバイス領域における該ポリシリコン層に所定の望ましい抵抗値を与えるステップと、を含む。
制御されたシート抵抗許容誤差を有する精密ポリシリコン・レジスタを製造するためのプロセスを提供する本発明は、本出願に添付する図５〜図８を参照することによって、さらに詳細に説明される。添付図面においては、同じ要素及び／又は対応する要素は、同じ参照番号によって示される。
本発明の図面は、１つのポリシリコン・レジスタ・デバイス領域のみが示される半導体ウェハ又はチップの一部を示すことに留意されたい。図面は、単一のポリシリコン・レジスタ・デバイス領域のみがあることを示しているが、本プロセスは、単一の半導体チップ又はウェハの表面全体にわたって複数の精密ポリシリコン・レジスタを形成するのに用いることができる。さらに、本発明のプロセスは、従来のＣＭＯＳ処理スキーム、バイポーラ処理スキーム、ＢｉＣＭＯＳ（ｂｉｐｏｌａｒ ＣＭＯＳ）処理スキームのいずれとも統合させることができる。従って、バイポーラ・トランジスタ及び／又はＦＥＴを含む他のデバイス領域を、本出願の図面に示されるポリシリコン・デバイス領域の周辺に形成することができる。
まず、図５に示される当初構造体５０（すなわち、部分的なポリシリコン・レジスタ）について言及する。当初構造体５０は、半導体基板５２と、半導体基板５２の上に配置された任意の第１誘電体層５４と、任意の第１誘電体層５４の上か、又は半導体基板５２の上のいずれかに配置されたポリシリコン層５６と、ポリシリコン層５６の上に配置された第２誘電体層５８と、第２誘電体層５８の上に配置された、パターン形成されたフォトレジスト・マスク６０とを含む。本発明によれば、パターン形成されたフォトレジスト・マスク６０は、ポリシリコン・レジスタが形成されることになる半導体基板５２の領域の上に位置決めされる。他のデバイス範囲の上には、典型的には、パターン形成されたフォトレジスト・マスク６０を含まない。
図５に示される当初構造体５０の半導体基板５２は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＣＧｅ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、シリコン−オン−インシュレータ、ＳｉＧｅ−オン−インシュレータ、及び、他のすべてのＩＩＩ／Ｖ族化合物半導体を含むいずれかの半導体材料で構成されるが、これらに限定されるものではない。半導体基板５２は、これらの半導体材料のうち、Ｓｉ含有半導体で構成されることが極めて好ましい。
半導体基板５２は、ドープされたもの若しくはドープされていないものとするか、又は、内部にドープ領域と非ドープ領域とを含むものとすることができる。半導体基板５２は、表面に埋め込まれた活性デバイス領域及び／又は素子分離領域を含むことができる。明確にするために、こうした領域は図５には示されていないが、該領域が、半導体基板５２に存在することがある。例えば、基板内又は基板上に存在するトレンチ分離領域又はフィールド酸化膜領域などの分離領域の上に、ポリシリコン層５６を直接形成することができる。こうした実施形態においては、任意の第１誘電体層５４は、通常、分離領域の上には形成されない。
任意の第１誘電体層５４が存在するときは、任意の第１誘電体層５４は、半導体基板５２と、後に形成されるドープされたポリシリコン領域５６ａとの間の絶縁体として機能することが可能ないずれかの材料で構成される。従って本発明は、任意の第１誘電体層５４として無機誘電体材料及び有機誘電体材料を使用することを考える。任意の第１誘電体層５４として用いるのに適した誘電体材料は、ＳｉＯ２、Ｓｉ３Ｎ４、チタン酸バリウムストロンチウムなどのペロブスカイト型酸化物、ダイヤモンド、ダイヤモンド状炭素、ポリイミド、シリコン含有ポリマー、及び他の同様な誘電体材料を含むが、これらに限定されるものではない。任意の第１誘電体層５４は、上述の誘電体材料のうち、ＳｉＯ２又はＳｉ３Ｎ４で構成されることが極めて好ましい。
最初に、熱成長プロセスを用いて誘電体層を成長させるか、又は、例えば化学気相堆積（ＣＶＤ）法、プラズマ補助化学気相堆積法、スピン塗布法、浸漬塗布法（dip coating）、及び当業者に知られた他の堆積プロセスなどの堆積技術を用いて誘電体層を堆積させるかのいずれかによって、任意の第１誘電体層５４を半導体基板５２の表面に形成させる。本発明にとって重要ではないが、任意の第１誘電体層５４の最終的な厚さは、約１００Åから３０００Åである。必要に応じて、半導体基板５２と任意の第１誘電体５４とを含む構造体は、例えば化学機械研磨（ＣＭＰ）又は研削などの当業者に知られた平坦化技術を用いて、平坦化することができる。
次に、当業者に知られた堆積技術を用いて、ポリシリコン層５６が任意の第１誘電体層５４又は（任意の第１誘電体層５４が存在しないときは）半導体基板５２の表面に形成される。例えば、ポリシリコン層５６は、化学気相堆積法、プラズ補助化学気相堆積法、又はスパッタリング法を用いて形成することができる。本発明の図面に示されるレジスタ・デバイス領域の外に形成されるポリシリコン層５６は、バイポーラ・トランジスタのエミッタ及び／又はＣＭＯＳデバイスのゲート導体を形成するのに用いることができる。ポリシリコン層５６を堆積させるための極めて好ましい手段は、６００℃から７５０℃までの低温におけるシランの熱分解によるものである。同様に本発明にとって重要ではないが、ポリシリコン層５６の厚さは、典型的には、約５００Åから３０００Åである。
次いで、酸化物、窒化物、酸窒化物、又はこれらのいずれかの組合せなどの無機誘電体で構成される第２誘電体層５８が、ポリシリコン層５６の上に形成される。第２誘電体層５８は、好ましくは、ＳｉＯ２などの酸化物である。第２誘電体層５８は、任意の第１誘電体層５４を形成する際に上述した技術の１つを利用して形成される。
次いで、パターン形成されたフォトレジスト・マスク６０が、ポリシリコン・レジスタ・デバイス領域における第２誘電体層５８の上に形成される。本発明によれば、パターン形成されたフォトレジスト・マスク６０は、各々のレジスタ・デバイス領域におけるポリシリコン層５６が他のデバイス領域を形成する際に用いられるドーパントを受け取らないように保護するために、本発明のこの段階において各々のレジスタ・デバイス領域で必要とされる。
リソグラフィ・ステップは、フォトレジスト層を構造体に塗布し、そのフォトレジスト層を放射線のパターンに露光させ、従来のレジスト現像液を用いてパターンをフォトレジスト層に現像することを含む。
次のポリシリコン・エミッタ及び／又はポリシリコン・ゲートのドープ、及び／又は、Ｓ／Ｄ形成の際に、各々のレジスタ・デバイス領域内のポリシリコン層５６にドーパント・イオンが注入されるのを防ぐために、パターン形成されたフォトレジスト・マスク６０は十分な厚さを持っていなければならない。図５はまた、ポリシリコン層５６の上を覆うパターン形成されたフォトレジスト・マスク６０があるために、本発明のこの段階においては各々のポリシリコン・レジスタ・デバイス領域に注入されない（ｐ型又はｎ型のいずれかの）ドーパント・イオン６１が存在することを示す。しかしながら、ドーパント・イオン６１は、パイポーラ・トランジスタのエミッタ・ポリシリコン、及び／又は、ＦＥＴのポリシリコン・ゲート、及び／又は、Ｓ／Ｄ領域を形成するための基板に注入されることになる。ポリシリコン・エミッタ、及び／又は、ポリシリコン・ゲート、及び／又は、基板へのドーパント・イオンの注入に続いて、ドーパント・イオンは、活性化アニール・ステップを行うことによってそれらの領域において活性化される。
イオン注入後、パターン形成されたフォトレジスト・マスク６０が構造体から除去されて、例えば図６に示される構造体となり、パイポーラ及び／又はＣＭＯＳデバイス領域内のドーパント・イオンが活性化される。示されるように、ここでは第２誘電体層５８が露出している。パターン形成されたフォトレジスト・マスク６０は、当業者によく知られた従来の除去プロセスを利用して除去される。
次に、保護誘電体層６２が、ポリシリコン・レジスタ・デバイス領域の露出した第２誘電体層５８を含む構造体全体にわたって形成される（図７に示される構造体を参照されたい）。保護誘電体層６２は、第２誘電体層５８とは異なる無機誘電体で構成される。具体的には、保護誘電体層６２は、酸化物、窒化物、酸窒化物、又はこれらのいずれの組合せで構成することができる。保護誘電体層６２は、好ましくは、ＳｉＮなどの窒化物である。保護誘電体層６２は、任意の第１誘電体層５４を形成する際に上述した技術の１つを利用して形成される。保護誘電体６２の厚さは様々であるが、典型的には、保護誘電体６２は、約１０Åから約１０００Åの厚さを有する。
次いで、図７に示されるように、ドーパント・イオン６４が、保護誘電体層６２及び第２誘電体層５８を通して、各々のポリシリコン・レジスタ・デバイス領域のポリシリコン層５６に注入される。ドーパント・イオン６４は、各々のレジスタ・デバイス領域におけるポリシリコン層５６内のドーパント濃度が約１×１０１４から約１×１０２１原子／ｃｍ３となるように注入される。特定のドープ濃度を選択して、所定の望ましい抵抗値をポリシリコン層５６に与えることができる。
本発明のこの段階においては、従来のいずれかのｎ型又はｐ型ドーパント・イオンを用いることができる。従って、本発明は、ｐ−型、ｐ＋型、ｎ−型、及びｎ＋型のポリシリコン・レジスタを形成することができる。好ましくは、本発明においてはｐ＋型ポリシリコン・レジスタが形成される。各々のレジスタ・デバイス領域内のポリシリコン層５６のドープ後、構造体は、典型的には、ポリシリコン層５６に注入されたドーパントを活性化するのに十分な温度でアニールされ、ドープされ活性化されたポリシリコン層５６ａを形成する（図８に示される構造体を参照されたい）。本発明の幾つかの実施形態においては、ドープされたポリシリコン層５６内のドーパントの活性化を遅らせて、次の別の熱イベントの際に行うことができる。例えば、ポリシリコン層５６内のドーパントの活性化は、シリサイド化アニールの際に実施することができる。
ポリシリコン層５６内のドーパントを活性化するために別個のアニールを用いる場合には、典型的には、炉アニール又は高速熱アニール（ＲＴＡ）を用いて本発明のこの段階でアニールが実施される。典型的には、このアニール・ステップは、約１０％未満の酸素と混合することができる、Ｈｅ、Ａｒ、及びＮ２などの不活性ガス雰囲気内で実施される。ポリシリコン・レジスタのアニールの際に、不活性ガス雰囲気の代わりに酸化性環境を用いることもできる。
アニールの正確な温度及び時間は、用いられるアニール技術及びポリシリコン層５６に含まれているドーパントの型に応じて変わる。例えば、炉アニールが用いられ、ドーパント種としてＢが用いられるときは、アニールは、約９００℃の温度で約２０分間実施される。同じドーパント種について、ＲＴＡは、約９５０℃で約７秒間実施される。一方、Ａｓがドーパント種のときは、炉アニールは、約７５０℃で約２０分間実施される。Ａｓを活性化するのにＲＴＡを用いるときは、アニール時間を短縮することができる。
本発明の幾つかの実施形態においては、保護誘電体層６２及び第２誘電体層５８は、次に、リソグラフィによってパターン形成され、ドープされたポリシリコン層５６ａの端部表面領域が露出するようにエッチングされる。次いで、下層の接しているドープされたポリシリコン層５６ａと反応することによってシリサイドに変換させることができる導電性金属が、露出された各々の端部表面領域上に形成される。本発明において用いることができる導電性金属の例は、Ｎｉ、Ｔｉ、Ｗ、Ｃｏ、及びこれらの合金を含む他の同様の金属を含むが、これらに限定されるものではない。極めて好ましい金属は、Ｔｉ及びＣｏを含む。本発明のこの段階において形成される導電性金属の厚さは、様々なものとすることができる。導電性金属の典型的な厚さの範囲は、約１００Åから約５００Åである。
導電性金属は、当業者に知られたいずれかの堆積プロセスを利用して形成することができる。導電性金属を形成するのに用いることができる適切な堆積プロセスの例には、スパッタリング法、原子層堆積法、蒸着法、化学気相堆積法、化学溶液堆積法、及び、他の同様な堆積プロセスを含むが、これらに限定されるものではない。
導電性金属の堆積後に、構造体は、１ステップ・アニール又は２ステップ・アニールを含むことがあるシリサイド化アニールを受ける。シリサイド化アニールの条件は、その前に堆積された導電性金属に応じて変えることができる。こうしたアニール条件は、当業者によく知られている。シリサイド化アニールは、前もって行われていない場合には、ドープされたポリシリコン層５６ａ内のドーパントを活性化するのに用いることもできることに留意されたい。
シリサイド化アニールは、例えばＨｅ、Ａｒ、Ｎ２、又はフォーミング・ガスなどの気体雰囲気で実施される自己整合プロセスである。シリサイド化アニール・ステップは、異なる雰囲気を用いるか、又は、同じ雰囲気で実施することができる。例えば、両方のアニール・ステップにおいてＨｅを用いるか、又は、第１のアニール・ステップにおいてＨｅを用い、第２のアニール・ステップにおいてフォーミング・ガスを用いることができる。
１ステップ・アニールは、約３００℃から約８００℃の温度で行われる。より好ましくは、１ステップ・アニールは、約５００℃から約７００℃の温度で行われる。１ステップ・アニールは、典型的には、導電性金属としてＮｉが用いられるときに利用される。構造体から全ての未反応金属を除去するために、１ステップ・シリサイド化アニールに続いてエッチング・ステップを行う場合がある。
２ステップ・アニール・プロセスは、第１アニール・ステップと第２アニール・ステップとを含む。典型的には、全ての未反応金属を除去するために、２つのアニールの間にエッチング・ステップが行われる。典型的には、高抵抗のシリサイド相物質を形成する第１アニール・ステップは、連続加熱方式又は様々なランプソーク加熱サイクルを用いて、約４００℃から約６００℃の温度で行われる。より好ましくは、第１アニール・ステップは約４５０℃から約５５０℃の温度で行われる。第２アニール・ステップは、連続加熱方式又は様々なランプソーク加熱サイクルを用いて、約６００℃から約９００℃の温度で行われる。より好ましくは、第２アニール・ステップは、コバルトが最終的に低抵抗のＣｏＳｉ２相に変換するように、約７００℃から約８００℃の温度で行われる。第２アニールは、高抵抗のシリサイドをより抵抗の低いシリサイド相に変換するものであり、これらの温度は、様々な導電性金属について当業者によく知られている。
シリサイド化アニールが行われた後に結果として得られる構造体は、例えば図８に示される。参照番号６６は、上述のステップを利用して形成されるシリサイド・コンタクト領域を表す。製造されるデバイスに応じて、シリサイド形成後に周知のＦＥＯＬ（ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｔｈｅ−ｌｉｎｅ）プロセスを用いて、パイポーラ・トランジスタ及び／又はＣＭＯＳデバイスの形成を完了することができる。さらに、本発明のこの段階で従来のＢＥＯＬ（ｂａｃｋ−ｅｎｄ−ｏｆ−ｔｈｅ−ｌｉｎｅ）プロセスを用いて、ポリシリコン・レジスタのシリサイド・コンタクト領域６６を外部配線に接続することができる。
上述のプロセスは、改善された、すなわち低減された抵抗許容誤差を有するポリシリコン・レジスタを提供するものである。典型的には、本発明を用いて、シート抵抗の許容誤差が１０％を下回る精密ポリシリコン・レジスタを提供することができる。本発明のプロセスを用いて、＋／−５％から８％という低い許容誤差を達成することができる。
本発明は、その好ましい実施形態に関連して説明され示されたが、当業者であれば、本出願の趣旨及び範囲から逸脱することなく、形態及び詳細に関して前述の及び他の変更が可能であることが分かるであろう。従って、本出願は、説明され例示された形態そのものに限定されるものではなく、特許請求の範囲内にあることを意図している。
ポリシリコン・レジスタを製造するための従来技術において用いられる基本的な処理ステップを示す（断面図による）説明図である。 ポリシリコン・レジスタを製造するための従来技術において用いられる基本的な処理ステップを示す（断面図による）説明図である。 ポリシリコン・レジスタを製造するための従来技術において用いられる基本的な処理ステップを示す（断面図による）説明図である。 ポリシリコン・レジスタを製造するための従来技術において用いられる基本的な処理ステップを示す（断面図による）説明図である。 精密ポリシリコン・レジスタを製造するための本発明において用いられる基本的な処理ステップを示す（断面図による）説明図である。 精密ポリシリコン・レジスタを製造するための本発明において用いられる基本的な処理ステップを示す（断面図による）説明図である。 精密ポリシリコン・レジスタを製造するための本発明において用いられる基本的な処理ステップを示す（断面図による）説明図である。 精密ポリシリコン・レジスタを製造するための本発明において用いられる基本的な処理ステップを示す（断面図による）説明図である。

Claims (20)

  1. 精密ポリシリコン・レジスタを製造するための方法であって、
    ポリシリコン層を含む少なくとも１つのポリシリコン・レジスタ・デバイス領域と、少なくとも１つの他のタイプのデバイス領域とを含む構造体を準備するステップと、
    前記準備するステップに引き続き、前記少なくとも１つの他のタイプのデバイス領域においてイオン注入及び活性化アニールを選択的に行うステップと、
    前記選択的に行うステップに引き続き、前記少なくとも１つのポリシリコン・レジスタ・デバイス領域における前記ポリシリコン層を覆う保護誘電体層を形成するステップと、
    前記形成するステップに引き続き、前記少なくとも１つのポリシリコン・レジスタ・デバイス領域における前記ポリシリコン層に所定の抵抗値を与えるステップと
    を含み、前記ポリシリコン層に所定の抵抗値を与えるステップが前記ポリシリコン層へのイオン注入を含む、前記方法。
  2. 精密ポリシリコン・レジスタを製造するための方法であって、
    ポリシリコン層を含む少なくとも１つのポリシリコン・レジスタ・デバイス領域と、少なくとも１つの他のタイプのデバイス領域とを含む構造体を準備するステップと、
    前記準備するステップに引き続き、前記少なくとも１つの他のタイプのデバイス領域においてイオン注入及び活性化アニールを選択的に行うステップと、
    前記選択的に行うステップに引き続き、前記少なくとも１つのポリシリコン・レジスタ・デバイス領域における前記ポリシリコン層を覆う保護誘電体層を形成するステップと、
    前記形成するステップに引き続き、前記少なくとも１つのポリシリコン・レジスタ・デバイス領域における前記ポリシリコン層においてイオン注入及び活性化アニールを行うステップと
    を含む、前記方法。
  3. 前記少なくとも１つのポリシリコン・レジスタ・デバイス領域は、半導体基板と、該基板の上に配置された任意の第１誘電体層と、前記基板又は前記任意の第１誘電体層の上に配置された前記ポリシリコン層と、前記ポリシリコン層の上に配置された第２誘電体層とを含む、請求項１又は２に記載の方法。
  4. 前記少なくとも１つの他のタイプのデバイス領域は、バイポーラ・トランジスタ・デバイス、ＣＭＯＳデバイス、又はそれらの組合せを含む、請求項１又は２に記載の方法。
  5. 前記選択的にイオン注入を行うステップの際に前記少なくとも１つのポリシリコン・レジスタ・デバイス領域を保護するために、前記少なくとも１つのポリシリコン・レジスタ・デバイス領域の上にパターン形成されたフォトレジストを形成するステップをさらに含む、請求項１又は２に記載の方法。
  6. 前記保護誘電体層は、酸化物、窒化物、酸窒化物、又はこれらの組合せである、請求項１又は２に記載の方法。
  7. 前記少なくとも１つの他のタイプのデバイス領域における又は前記ポリシリコン層への前記イオン注入はｐ型ドーパント又はｎ型ドーパントを含む、請求項１に記載の方法。
  8. 前記ポリシリコン層への前記イオン注入は、前記ポリシリコン層に約１×１０１４から約１×１０２１原子／ｃｍ３のドーパント濃度を与える、請求項７に記載の方法。
  9. 前記ポリシリコン層への前記イオン注入後にアニール・ステップをさらに含む、請求項１に記載の方法。
  10. 前記アニール・ステップは、必要に応じて約１０％未満の酸素と混合させることができる不活性ガス環境において行われる、請求項９に記載の方法。
  11. 前記ポリシリコン層に所定の抵抗値を与えるステップの後に、前記ポリシリコン層の端部を露出させるステップをさらに含む、請求項１に記載の方法。
  12. 前記露出させたポリシリコン層の上にシリサイド・コンタクトを設けるステップをさらに含む、請求項１１に記載の方法。
  13. 前記シリサイド・コンタクトはシリサイド化プロセスを用いて形成される、請求項１２に記載の方法。
  14. 前記シリサイド化プロセスは、導電性金属を堆積させ、アニールして前記導電性金属とその下のポリシリコン層との反応を生じさせ、それによって前記シリサイド・コンタクトを形成するステップを含む、請求項１３に記載の方法。
  15. 前記導電性金属は、Ｃｏ、Ｎｉ、Ｔｉ、Ｗ、及びそれらの合金からなる群から選択される、請求項１４に記載の方法。
  16. 前記導電性金属はＣｏ又はＴｉである、請求項１５に記載の方法。
  17. 前記少なくとも１つの他のタイプのデバイス領域における又は前記ポリシリコン層における前記イオン注入はｐ型ドーパント又はｎ型ドーパントを含む、請求項２に記載の方法。
  18. 前記ポリシリコン層における前記イオン注入は、前記ポリシリコン層に約１×１０ １４ から約１×１０ ２１ 原子／ｃｍ ３ のドーパント濃度を与える、請求項１７に記載の方法。
  19. 前記ポリシリコン層における前記活性化アニールは、必要に応じて約１０％未満の酸素と混合させることができる不活性ガス環境において行われる、請求項２に記載の方法。
  20. 前記ポリシリコン層においてイオン注入及び活性化アニールを行うステップの後に、前記ポリシリコン層の端部を露出させるステップをさらに含む、請求項２に記載の方法。
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