KR940000993B1 - 반도체 장치 및 제조방법 - Google Patents

반도체 장치 및 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 장치 및 제조방법
제1a도 및 제1b도는 비등방성 드라이에칭을 사용한 종래 패터닝 방법에 대한 예를 설명하기 위한 단면도.
제2a도 및 제2b도는 높은 에칭률을 가지는 상부 및 하부층을 패터닝하는 종래방법에 대한 다른 예를 설명하기 위한 단면도.
제3도는 FLOTOX형 EEPROM의 중요부를 도시한 단면도.
제4a도 내지 제4c도는 본 발명에 따른 반도체 장치의 실시예를 설명하기 위한 단면도.
제5a도 내지 제5c도는 본 발명에 따른 반도체 장치의 제조방법에 대한 실시예를 설명하기 위한 단면도.
제6a도 내지 제6c도는 특정패턴의 형성을 설명하기 위한 평면도.
제7a도 내지 제7g도는 제6c도에 도시된 구조의 각 부분에 대한 단면도.
본 발명은 통상적으로 반도체 장치 및 그 제조방법, 상세하게는, 상부 및 하부도전층 및 그들 사이에 삽입된 절연층을 구비하는 전기적으로 프로그램 가능한 판독 전용메모리(EPROM) 같은 반도체 장치와 상부 및 하부 도전층을 일종의 자기-정합에 의해 패터닝하는 공정을 포함한 반도체 장치의 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라, 현재 반도체 장치의 각 소자에 점유되는 영역을 감소시키기 위한 요구가 더욱 더 엄격하게 요구되고 있다. 그런 요구를 만족시키고 고정밀도로 미세패턴을 형성하기 위해서는, 비등방성 드라이 에칭을 사용한 자기-정합 패터닝을 행하는 것이 필수적으로 되고 있다.
먼저, 비등방성 드라이 에칭을 사용한 종래의 패터닝 방법의 예를 설명한다. 제1a도에서, 하부층(20)은 기판(80)위에 형성되고, 상부층(30)은 기판(80) 및 하부층(20)위에 형성된다. 레지스트 마스크층(60)이 상부층(30)위에 형성되고 패턴이 비등방성 드라이 에칭을 사용하여 만들어진 경우에, 일부의 상부층(20)은 제1b도에 도시된 것처럼 측벽부(31)로서 단차부분(段差部分)이 남겨지게 된다.
이 측벽부(31)는 절연층 또는 불순물등의 주입시 사용되는 마스크 등으로서 자주 효과적으로 이용된다.
반면에, 상부 및 하부층(30 및 20)이 높은 에칭율을 가지는 재료로 만들어진 경우에 있어서, 제2a도에 도시된 상부 하부층(30 및 20)이 일종의 자기 정합으로 패터닝될 때에는, 측벽부(32)가 제2b도에 도시된 것처럼 패터닝 후에는 남을 수 있다. 이 측벽부(32)는 후속 공정동안 기판(80)에서 박리될 수도 있고 기판(80)의 다른 부에 부착될 수도 있다. 바꿔말하면, 측벽부(32)는 오염원이 될 수도 있고 기판(80) 표면 위의 미세패턴형성을 간섭하거나 방해할 수도 있다.
다음은 제3도와 관련하여 EPROM의 축적 및 제어전극에서 발생하는 상기 문제점들을 더욱 더 상세하게 설명할 것이다. 제3도는 소위 FLOTOX형 EPROM내 축적 트랜지스터의 중요부의 단면도이다.
예컨대, 폴리실리콘(Polysilicon)층으로 만들어진 축적전극(52)은 게이트 절연층(51)을 통해 반도체 기판(1)위에 형성된다. 제어전극(53)은 Si3N4로 만들어진 절연층(54)를 통해 축적전극(52)위에 형성된다. 소오스/드레인 영역(56), 층간 절연층(57) 및 배선층(58)은 도시된 것처럼 형성된다.
몇몇 종류의 단차부분은 기판(1)(반도체 칩)위에 항상 존재한다. 예컨대, 축적전극(52)의 경우처럼 폴리 실리콘으로 만들어진 정합 마크(alignment mark)가 칩의 주변영역에서 형성되고, 단차부분은 정합마크의 준비에 의해 형성된다. 이런 이유로 제어전극(53)을 구성하는 상부 폴리실리콘층 및 절연층이 정합마크 위에 형성되고 정합마크를 구성하는 하부 폴리실리콘층 및 상부 폴리실리콘 층이 축적 및 제어전극(52 및 53)의 형성에서처럼 동시에 자기정합에 의해 피터닝될 때, Si3N4측벽부가 전술한 것처럼 형성된다. 단차부분이 칩영역내 하부 폴리실리콘 층에 존재한다면, 고립 Si3N4측벽부는 유사하게 형성된다.
따라서, 고립 측벽부가 상기 전술한 방법으로 생성되는 경우에는, 후속 공정에서 측벽부가 기판을 박리시키지 못하도록 하는 방식을 취하는 경우 외에는, 자기-정합에 의해 축적 및 제어전극(52 및 53)을 패터닝하는 것이 불가능하다는 문제점이 있다.
대상 패턴을 구성하는 제1층의 주변부가 최소한 제2층만큼 덮히는 반도체 장치의 제조방법은 일본 특허공개공보 제 1-276737호에 게제되어 있다. 그러나 이 제안에서는 자기-정합에 의해 상부 및 하부 폴리실리콘층을 패터닝할때 측벽부에 대한 문제점을 제거하기 위한 제의는 없다.
이 결과로 형성되는 하부층, 층간 절연층 및 상부층을 포함하는 스태크(stake)구조를 패터닝할 때, 층간 절연층은 비등방성 에칭으로 에칭된다. 스태크 구조가 비등방성 에칭으로 에칭되었다면, 층간 절연층의 가장 자리는 상부 및 하부층과 비교되는 내부층 쪽으로 더욱 더 에칭되었을 것이다.
이런 이유로, 등방성 에칭이 층간절연층에 인가될 수 없으므로, 비등방성 에칭이 층간 절연층에 사용되어야 한다. 그러나 반면에, 층간 절연층의 측벽부는 비등방성 에칭으로 생성될 것이다.
층간 절연층의 측벽부의 생성을 방지하기 위해, 다음 세개의 방법중 하나를 선택할 수 있다.
첫번째 방법은, 하부층의 가장자리가 층간 절연층으로 완전히 덮히고 상부층은 그 전체로 층간 절연층을 덮는다.
두번째 방법은, 하부의 가장자리가 하부로 스프래딩 테이퍼(spreading taper)를 가지기 위해 패터닝되고, 그 전체로 상부층 만큼 층간 절연층으로 하부층의 가장자리가 완전히 덮힌다.
세번째 방법은, 하부층의 가장자리가 자기정합되지 않고 층간절연층 및 상부층의 가장 자리가 하부층의 가장자리의 내부에 놓이게 된다.
그러나, 첫번째나 세번째 방법은 상부 및 하부층을 위해 위치 마진을 요구하므로, 미세한 패턴을 형성하기가 불가능하다. 반면에, 두번째 방법을 선택하면 하부층의 폭을 조절하기가 어려우므로, 하부층의 폭이 테이퍼된 가장자리 때문에 아주 작게 만들어질 수가 없다.
따라서, 미세한 패턴을 형성하기 위해서는, 자기-정합으로 상부 및 하부층을 패터닝하는 것이 필요하다. 부가해서, 두번째 방법을 선택하였을 경우의 제기된 문제점을 방지하기 위해서는, 하부층은 비등방성 에칭으로 패터닝되어야 한다.
그러므로, 본 발명의 제1목적은 상기 전술한 문제점들이 제거되는 새롭고 유용한 반도체 장치 및 제조방법을 제공하는데 있다.
본 발명의 제2목적은 베이스층, 베이스층 위에 형성된 칩영역, 베이스층 위의 칩영역을 에워싸는 주변영역, 베이스층 위의 칩영역 및 주변영역내에서 형성된 패터닝된 스테크 구조를 구성하는 반도체장치를 제공하고, 패터닝된 스태크 구조는 베이스층 위에 형성된 하부층, 하부층 위에 형성된 중간층, 및 중간층 위에 형성된 상부층으로 구성된다. 상부층 및 중간층은 적어도 칩영역의 일부에서 하부층의 일측면을 덮는다. 본 발명의 반도체 장치에 따라, 중간층을 구성하는 측벽부가 주변영역내의 베이스층을 박리하지 못하도록 하는 것이 가능하다. 결과적으로, 반도체 장치의 비용절감 및 제품의 양품율을 향상시킬 수 있다.
본 발명의 제3목적은 베이스층, 베이스층 위에 형성된 패터닝된 하부층, 하부층을 포함한 그 전체로 베이스층의 표면을 덮은 중간층을 구성한 스테크 구조를 준비하는 공정을 포함하는 반도체 장치 제조방법을 제공하는데 있고, 하부층이 중간층의 에칭율보다 큰 에칭율 가지고, 베이스층 위에 칩영역내의 상부 및 하부층을 패터닝함으로써 상부층 및 중간층이 적어도 칩영역의 일부에서 하부층의 일측면과 정렬되고, 그리고 주변영역내에서 상부층을 패터닝함으로써 중간층 및 상부층이 베이스층 위의 칩영역을 에워싸는 적어도 주변영역의 일부에서 하부층의 일측면을 덮는다. 본 발명의 방법에 따라서, 반도체 장치의 제품의 양품율 및 집적도를 향상시킬 뿐만 아니라 생산비용도 절감할 수 있다.
본 발명의 제4목적은 베이스층의 표면 위에 하부층을 형성하는 공정을 포함하고, 하부층의 측면 및 베이스층 부분들을 노출하기 위해 하부층을 패터닝하며, 하부층을 포함하는 그 전체로 베이스층의 표면을 덮는 중간층을 형성하는 반도체 장치의 제조방법을 제공하는데 있고, 중간층이 하부층의 에칭율보다 적은 에칭율을 가지므로, 그 전체로 중간층의 표면을 덮는 상부층을 형성하며 패터닝함으로써 상부층과 중간층이 베이스층위에 적어도 칩영역의 일부에서 베이스층의 일측면과 정렬되고 베이스층 위에서 칩영역을 에워싸는 적어도 주변영역의 일부에서 하부층의 일측면을 덮는다.
본 발명의 방법에 따라서, 반도체 장치의 제품 양품율 및 집적도가 향상될 수 있을 뿐만 아니라 생산비용도 절감될 수 있다.
본 발명의 다른 목적 및 더 좋은 특성들은 첨부한 도면과 관련하여 다음의 상세한 설명을 읽어볼 때 명백해질 것이다.
먼저 제4a도 내지 제4c도를 참조하여 본 발명의 반도체 장치의 실시예를 설명한다. 제4a도 내지 제4c도는 각각은 실리콘 웨이퍼 같은 기판(1), 기판(1)위에 형성된 하부층, 하부층(2)위에 형성된 중간층(4), 및 중간층(4)위에 형성된 상부층으로 구성되는 스태크 구조를 나타낸다.
제4a도에서, 하부층(2)의 다른 측면이 일종의 자기-정합에 의해 상부층과 함께 패터닝되는 동안 상부층(3)은 하부층(2)의 일부를 덮는다.
제4b도에서, 하부층(2)의 양측면이 자기정합에 의해 상부층(3)과 함께 패터닝된다.
제4c도에서, 상부층(3)은 하부층(2)의 양측면을 덮는다.
반도체 장치의 본 실시예에 따라, 제4a도 또는 제4b도에 도시된 스태크 구조는 적어도 칩영역내에 존재하고, 반면에 제4a도 또는 제4c도에 도시된 스태크 구조는 적어도 칩의 주변영역에 존재한다. 바꿔말하면, 주변영역에서, 상부층(3)은 하부층(2)의 단차부분에서 전체 측면 또는 일부를 덮는다. 반면에, 칩영역에서, 상부 및 하부층(3 및 2)으로 만들어진 전체 패턴 또는 일부는 자기정합에 의해 패터닝된다.
다음은 제5a도 내지 제5c도를 참조하여 본 발명에 따른 반도체장치의 제조방법에 대해 설명한다.
제5a도에 도시된 것처럼, 실리콘 웨이퍼 같은 기판(1)의 표면은 SiO2절연층(5)을 형성하기 위해 열산화처리한다. 그 다음은 폴리실리콘 하부층(2)이 공지의 기상성장(CVD)으로 형성된다. 하부층(2)은 레지스트층(도시되지 않음)에 의해 선택적 마스크되므로, 하부층(2)은 주변영역(PA)에서 부분적으로 제거된다. 환언하면, 하부층(2)은 비등방성 에칭으로 패터닝된다. 이 과정은 전술한 정합마크의 패터닝에 해당한다. 제5a도에서, CA는 칩영역을 나타낸다.
다음은, 제5b도에 도시된 것처럼, Si3N4중간층 및 기판(1)의 전 표면에 폴리 실리콘 상부층(3)을 형성하기 위해 공지의 CVD가 사용되므로, 레지스트층(6)은 상부층(3)위에 형성된다. 레지스트층(6)은 주변영역(PA)에서 하부층(2)의 단차부분을 마스크하기 위해 형성된다.
그 다음은 제5c도에 도시된 것처럼, 레지스트층(6)중에서 개구를 통하여 노출되는 상부층(3), 중간층(4) 및 레지스트층(6)을 지속적으로 에칭하기 위해 공지의 비등방성드라이 에칭을 사용한다. 그 결과, 제4b도에 도시된 패턴이 칩영역(CA)에 형성되고, 제4a도에 도시된 패턴은 주변영역(PA)에서 형성된다. 상부층(3) 및 중간층(4)이 하부층(2)의 단차부분에서 에칭되지 않기 때문에, 제2a도 및 제2b도와 관련하여 전술한 것처럼 고립 측벽부는 생성되지 않는다.
상부 및 하부층(3 및 2)을 동시에 에칭할 때, 상부층(3)의 에칭율이 하부층(2)의 에칭율보다 크게, 하부층(2)의 에칭율은 중간층(4)의 에칭율보다 크게 설정되는 것이 바람직하다. 부가해서, 중간층(5)의 에칭율이 중간층(4)의 에칭율보다 크게 설정된다.
그러나, 상부층(3)의 측벽부가 에칭 후 중간층(4)에 남아있지 않는다면, 상부층(3)의 에칭율이 하부층(2)의 에칭율보다 클 필요는 없다. 예를들어, 상부 및 하부층(3 및 2)이 동일 에칭율을 가지는 경우 조차도, 상부 및 하부층(3 및 2)이 같은 두께를 가진다면 에칭후 상부층(3)의 측벽부는 남지 않을 것이다.
예를들어, 상부 및 하부층(3 및 2)은 폴리실리콘 및 폴리사이드를 포함한 그룹으로부터 선택된 재료로 만들어질 수 있다. 절연층(5)은 SiO2를 포함한 그룹으로부터 선택된 재료로 만들어질 수 있다. 중간층(4)은 SiN 및 Ta2O3를 포함한 그룹으로부터 선택된 재료로 만들어질 수 있다.
다음은, 제6a도 내지 제6c도를 참조하여 자기정합으로 상부 및 하부층(3 및 2)을 패터닝함에 따른 특정패턴의 형성에 대해 설명한다. 예를들어, 게이트 절연층인 SiO2층은 실리콘 웨이퍼 같은 기판 위에 형성되고, 폴리실리콘 층은 100∼500[nm]의 두께로 기판표면 위에 형성된다. 그래서 제6a도에 도시된 것처럼 이 구조가 패터닝된다. 제6a도에서, 폴리실리콘 하부층(2)은 칩영역(CA)내의 부분 및 주변영역(PA)내의 정합마크(AM)의 부분을 제외하고 제거된다. 환언하면, 하부층(2)은 비등방성 에칭으로 패터닝된다. 정합마크(AM)는 보통은 스크라이브 라인(scribe line, SL)위에 배열된다. 개구(21 및 22)는 하부층(2)내에 형성되어 SiO2층에까지 미친다.
그 다음은 10∼50[nm]의 두께인 Si3N4중간층 및 100∼500[nm]의 두께인 폴리실리콘 상부층은 전체 기판표면 위에 적층된다. 그 후에 레지스트층(7)이 제6b도에 도시된 것처럼 상부층 위에 형성된다. 레지스트층(7)의 레지스트층 부분(71)은 칩영역(CA)의 주변에서 하부층(2)의 단차부분을 마스크한다. 레지스트층(7)의 레지스트층 부분(72)은 개구(21)를 가로질러 걸친다. 레지스트층(7)의 레지스트층 부분(73)은 개구(22)내에서 하부층(2)의 단차부분을 마스크한다. 레지스트층(7)의 레지스트층 부분(74)은 개구(22)내에 노출된 기판의 고립부를 마스크한다. 부가해서, 레지스트층(7)의 레지스트층 부분(75및 76)은 각각 정합마크(AM)을 만드는 하부층(2)의 단차부분의 전체 또는 일부분을 마스크한다.
다음은, 레지스트층(7) 내 개구를 통해 노출된 상부층을 제거한 후, 레지스트층(7)내 개구를 통해 노출된 중간층 및 하부층(2)을 제거하기 위해서 공지의 비등방성 드라이 에칭이 사용된다. 그 결과, 최상층이 폴리실리콘으로 만들어지는 패턴(81내지 86)은 적어도 제6c도에 도시된 것처럼 형성된다.
제6c도와 제7a도 내지 제7g도를 비교함으로써 패턴(81내지 86)의 단면도를 설명한다. 제7a도 내지 제7g도에서, 게이트 절연층이 되는 SiO2층(도시되지 않음)은 기판(1)의 표면을 덮는 것으로 가정한다.
제6c도의 라인(A-A)에 따른 패턴(81)의 단면도는 제7a도에 도시된 것이다. 제7a도에서, 하부층(2)의 단차부분은 상부층(3)에 의해 덮히는 부분이며, 상부 및 하부층(3 및 2)이 자기정합에 의해 패터닝되는 부분이다. 바꿔말하면, 제7a도에 도시된 구조는 제4a도에 도시된 구조에 해당한다. 비록 소자를 형성하지 않는 패턴(81)이 칩영역(CA)의 주변에서 형성되더라도, 칩영역의 이용율의 관점에서 볼 때 큰 문제점은 발생되지 않는다.
제6c도의 라인(B-B)에 다른 패턴(83및 84)의 단면도는 제7b도에 도시된 것이다. 패턴(83)은 제4a도에 도시된 구조를 형성하고 패턴(84)을 에워싼다. 패턴(84)은 중간층(4)을 통해 기판(1)과 접촉하는 상부층(3)으로 만들어진다. 이 패턴(84)은 칩영역(CA)의 주변에 제공된 입력/출력회로를 만드는 트랜지스터의 게이트 전극에 사용된다. 그런 트랜지스터는 몇개 안되기 때문에, 이 트랜지스터의 주변에서 소자를 형성하지 않는 패턴(83)의 존재가 칩영역의 이용효율의 관점에서 볼 때 큰 문제점을 발생시키지 않는다.
제6c도의 라인(C-C) 및 (D-D)에 다른 패턴(85)의 단면도가 제7c도 및 제7d도로 도시된다. 제7c도 및 제7d도에 도시된 구조는 각각 제4b도 및 제4c도에 도시된 구조에 해당한다. 패턴(85)이 패터닝됨으로써 정합마크(AM)를 구성하는 하부층(2)의 단차부분 위에 상부층(2)의 일부분이 에칭으로 제거된다. 이런 이유 때문에, 중간층(4)으로부터 고립되는 측벽부(41)가 제7c도에 도시된 것처럼 라인(C-C)에 따른 단면도내에서 생성된다. 그러나, 이 측벽부(41)의 투시도로 도시된 제7e도처럼, 측벽부(41)의 확장은 상부층(3)으로 피복되고 후속공정동안은 분리되지 않을 것이다. 물론, 패턴(86)의 단면도 역시 제7d도에 도시된 구조를 가진다.
제6c도의 라인(F-F) 및 (G-G)에 다른 패턴(82)의 단면도는 제7f도 및 제7g도이다. 제7f도g도도시된 라인(F-F)에 따른 단면도로서, 고립측벽부(42)역시 형성되나, 이 측벽부의 확장은 측벽부로 하여금 분리되지 못하게 하는 상부층(3)에 의해 덮힌다.
제7e도에 도시된 것처럼, 패턴(82)을 형성하는 상부층(3)은 제6a도에 도시된 개구(21)에 해당하는 영역내에서 중간층(4)을 통해 기판(1)과 접촉한다. 반면에, 제6a도에 도시된 개구(21)간의 영역에서, 상부 및 하부층(3 및 2)은 제7g도의 라인(G-G)에 따른 단면도에 도시된 것처럼 자기정합에 의해 패터닝되고 하부층(2)은 고립층(23)이 된다. 부가해서, 상부층(3)은 고립층(23)을 가로질러 걸쳐진 연속층(24)이 된다. 그래서 이 구조가 EPROM에 사용될 수 있다. 바꿔말하면, 고립층(23)은 축적전극으로, 일방향으로 뻗은 연속층(24)은 공통제어전극으로 사용될 수 있다. 따라서, 제3도에 도시된 것처럼 자기정합에 의해 패터닝된 축적전극(52) 및 제어전극(53)을 얻을 수 있다.
본 발명은 EPROM의 적용에 제한되지 않는다. 본 발명은 전기적 소거기능 PROM(EEPROM)같은 플로우팅 게이트를 구비하는 어떤 반도체장치에도 유사하게 이용된다. 전술된 실시예에서, 상부층(3), 중간층(4, 중간절연층) 및 하부층(2)은 비등방성 드라이 에칭을 사용한 자기-정합에 의해 에칭된다. 그러나, 중간층(4)만이 전술한 이유 때문에 비등방성 에칭으로 에칭될 필요가 있다. 어떤 적당한 에칭도 상부 및 하부층에 이용될 수 있다. 바꿔말하면, 상부층(3)은 비등방성 에칭 또는 등방성에칭으로 에칭될 수 있고, 중간층(4)이 비등방성 에칭으로 에칭되는 한, 하부층(2)은 비등방성 에칭 또는 등방성에칭으로 유사하게 에칭될 수 있다.
더욱이, 본 발명은 본 실시예에 제한은 없지만, 다양한 변화 및 변경은 본 발명의 범위로부터 이탈됨이 없이 만들어질 수 있다.

Claims (20)

  1. 베이스층(1,5), 상기 베이스층 위에 형성된 칩영역(CA), 및 상기 베이스층 위에서 상기 칩영역을 에워싸는 주변영역(PA)을 구비하는 반도체 장치에 잇어서, 상기 칩영역(CA) 및 상기 주변영역(PA) 양쪽의 상기 베이스층(1,5)위에 형성되며, 상기 베이스층 위에 형성된 하부층(2), 상기 하부층 위에 형성된 중간층(4), 및 상기 중간층 위에 형성된 상부층(3)으로 구비하는 패터닝된 스태크 구조를 구비하며 ; 상기 상부층 및 상기 중간층은 적어도 칩영역의 일부에서 상기 하부층의 일측면과 정렬되며 ; 상기 중간층 및 상기 상부층은 적어도 주변영역의 일부에서 상기 하부층의 일측면을 덮는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 베이스층이 형성되는 기판(1)을 더 포함하며, 상기 중간층(4)은 상기 베이스층(5)을 만드는 재료의 에칭율보다 작은 에칭율을 가지는 재료로 만들어지며, 상기 하부층(2)은 상기 중간층을 만드는 재료의 에칭율보다 큰 에칭율을 가지는 재료로 만들어지는 것을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서, 상기 상부 및 하부층(3,2)이 폴리실리콘 및 폴리사이드를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 반도체장치.
  4. 제1항 또는 제2항에 있어서, 상기 베이스층(5)이 SiO2를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 반도체장치.
  5. 제1항 또는 제2항에 있어서, 상기 중간층(4)이 SiN 및 Ta2O3를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 반도체장치.
  6. 베이스층(1,5), 상기 베이스 층의 표면 위에 형성된 패터닝된 하부층(2), 상기 하부층을 포함한 그 전체에 상기 베이스층의 표면을 덮는 중간층(4), 및 그 전체에 상기 중간층의 표면을 덮는 상부층(3)을 포함하며, 상기 하부층이 상기 중간층의 에칭율 보다 큰 에칭율 가지는 스태크 구조를 준비하는 공정을 구비한 반도체 장치의 제조방법에 있어서, 상기 상부층 및 상기 중간층(4)이 적어도 일부의 상기 칩영역에 상기 하부층(2)의 일측면과 정렬되도록 상기 베이스층(1,5) 위의 칩영역(CA)에 상기 상부 및 하부층(3,2)을 패터닝하는 공정 ; 및 상기 중간층(4) 및 상기 상부층(3)이 적어도 주변 영역의 일부에서 상기 하부층(2)의 일측면을 덮도록 상기 주변영역(PA)에 있는 상기 상부층(3)을 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 중간층(4)의 에칭율보다 큰 에칭율을 가지는 상기 베이스층(5)이 기판(1)위에 형성되는 것을 특징으로 하는 제조방법.
  8. 제6항 또는 제7항에 있어서, 상기 상부층(3)이 상기 하부층(2)의 에칭율보다 큰 에칭율을 가지는 것을 특징으로 하는 제조방법.
  9. 제6항 또는 제7항에 있어서, 상기 상부 및 하부층(3,2)이 폴리실리콘 및 폴리사이드를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 제조방법.
  10. 제6항 또는 제7항에 있어서, 상기 베이스층(5)이 SiO2를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 제조방법.
  11. 제6항 또는 제7항에 있어서, 상기 중간층(4)이 SiN 및 Ta2O3를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 제조방법.
  12. 제6항 또는 제7항에 있어서, 상기 두개의 패터닝 단계가 상기 중간층(4)을 최소로 에칭하기 위해 비등방성 드라이 에칭을 사용하는 것을 특징으로 하는 제조방법.
  13. 베이스층(1,5)의 표면 위에 하부층(2)을 형성하는 공정, 상기 하부층의 측면 및 베이스층의 표면 부분들을 노출하기 위해 상기 하부층을 패터닝하는 공정, 상기 하부층을 포함한 그 전체에 상기 베이스층의 표면을 덮으며 상기 하부층의 에칭율보다 더 작은 에칭율을 갖는 중간층(4)을 형성하는 공정, 및 그 전체에 상기 중간층의 표면을 덮는 상부층(3)을 형성하는 공정으로 구성되는 반도체 장치의 제조방법에 있어서, 상기 상부층(3) 및 상기 중간층(4)이 상기 베이스층(1,5)위의 적어도 칩영역의 일부에서 상기 하부층(2)의 일측면과 정렬되며, 상기 중간층 및 상기 상부층이 상기 베이스층 위에서 칩영역을 에워싸는 주변영역(PA)의 적어도 일부분에서 하부층의 일측면을 덮도록 상기 상부층(3)을 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제13항에 있어서, 상기 중간층의 에칭율보다 큰 에칭율을 가지는 상기 베이스층(5)이 기판(1)위에서 형성되는 것을 특징으로 하는 제조방법.
  15. 제13항 또는 제14항에 있어서, 상기 상부층(3)이 상기 하부층(2)의 에칭율보다 큰 에칭율을 가지는 것을 특징으로 하는 제조방법.
  16. 제13항 또는 제14항에 있어서, 상기 상부층 및 하부층(3,2)이 폴리실리콘 및 폴리사이드를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 제조방법.
  17. 제13항 또는 제14항에 있어서, 상기 베이스층(5)이 SiO2를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 제조방법.
  18. 제13항 또는 제14항에 있어서, 상기 중간층(4)이 SiN 및 Ta2O3를 포함한 그룹으로부터 선택된 재료로 만들어지는 것을 특징으로 하는 제조방법.
  19. 제13항 또는 제14항에 있어서, 상기 두개의 패터닝 단계가 상기 중간층(4)을 최소로 에칭하기 위해 비등방성 드라이 에칭을 사용하는 것을 특징으로 하는 제조방법.
  20. 제13항 또는 제14항에 있어서, 상기 상부층(3)을 패터닝하는 상기 공정은 상기 하부층의 적어도 일측면을 덮는 상기 패터닝된 스태크 구조의 상기 주변영역(PA), 상기 중간층(4) 및 상기 상부층(3)내에서 상기 베이스층(1,5)위의 패터닝된 스태크 구조를 집중적으로 남겨두는 것을 특징으로 하는 제조방법.
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