JPS6161467A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6161467A JPS6161467A JP18319284A JP18319284A JPS6161467A JP S6161467 A JPS6161467 A JP S6161467A JP 18319284 A JP18319284 A JP 18319284A JP 18319284 A JP18319284 A JP 18319284A JP S6161467 A JPS6161467 A JP S6161467A
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000010408 film Substances 0.000 claims description 32
- 239000010409 thin film Substances 0.000 claims description 25
- 238000002955 isolation Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 9
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 7
- 239000000377 silicon dioxide Substances 0.000 abstract description 7
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 230000006698 induction Effects 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 101150114751 SEM1 gene Proteins 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭ （Ｓ （Ｍｅｔａｌ ｉｎｓｕｌａｔｉｎ
ｇ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型薄膜トランジスタ
装置の構造及びその製造方法であり、特に構成素子間の
電気的結合による動作特性上の不都合をな（するための
素子間分離の構造とその製造方法に関するものである。
ｇ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型薄膜トランジスタ
装置の構造及びその製造方法であり、特に構成素子間の
電気的結合による動作特性上の不都合をな（するための
素子間分離の構造とその製造方法に関するものである。
電界効果型薄膜トランジスタはガラス基板等の基板にゲ
ート電極、ゲート絶縁膜、半導体層であるアモルファス
シリコン層とソース及びドレイン電極を被着してなり、
例えばマトリックス状に区分された大型液晶表示装置の
駆動素子として注目されている。
ート電極、ゲート絶縁膜、半導体層であるアモルファス
シリコン層とソース及びドレイン電極を被着してなり、
例えばマトリックス状に区分された大型液晶表示装置の
駆動素子として注目されている。
第３図（ａｌは従来の素子間の分離を説明するための平
面図であり、第３図（ｂｌはその側面図であるが、絶縁
基板１上に形成されたゲート電極２の上に窒化シリコン
（ＳｉＮ）のゲート絶縁膜３とアモルファスシリコン（
ａ−Ｓｉ）の半導体薄膜４を介してソース電極５とドレ
イン電極６が配置されている。
面図であり、第３図（ｂｌはその側面図であるが、絶縁
基板１上に形成されたゲート電極２の上に窒化シリコン
（ＳｉＮ）のゲート絶縁膜３とアモルファスシリコン（
ａ−Ｓｉ）の半導体薄膜４を介してソース電極５とドレ
イン電極６が配置されている。
従来の素子間の分離方法は、素子領域以外の半導体薄膜
４をエツチング等により除去する方法がなされているが
、除去された半導体薄膜４の断面がチャンネル部を横切
る形に露出されることになり、第３図（Ｃ）の斜視図に
示すように、ゲート電極とソース電極及びドレイン電極
との間、又ドレイン電極とソース電極との間にリーク電
流が増大し、第３図（Ｃ１に示しである矢印の方向に流
れる欠点が有った。
４をエツチング等により除去する方法がなされているが
、除去された半導体薄膜４の断面がチャンネル部を横切
る形に露出されることになり、第３図（Ｃ）の斜視図に
示すように、ゲート電極とソース電極及びドレイン電極
との間、又ドレイン電極とソース電極との間にリーク電
流が増大し、第３図（Ｃ１に示しである矢印の方向に流
れる欠点が有った。
（発明が解決しようとする問題点〕
上記構成の薄膜トランジスタの素子分離については、エ
ツチング等により半導体薄膜の断面が露出することによ
りリーク電流が増大するのであるからエツチングのみで
素子分離を行うことが問題である。
ツチング等により半導体薄膜の断面が露出することによ
りリーク電流が増大するのであるからエツチングのみで
素子分離を行うことが問題である。
〔問題点を解決するための手段〕
本発明は上記問題点を解消した半導体装置の構造及びそ
の製造方法をを提供するもので、その手段は、絶縁基板
上にゲート電極と絶縁膜と半導体薄月央とが積層された
ＭＩＳ型薄型膜１模トランジスタ素子数個配置されてお
り、そのそれぞれの素子間分離が該絶縁基板と異なる酸
化膜によってなされることを特徴とする半導体装置と、
製造方法として絶縁基板上にゲート電極と絶縁膜と半導
体薄膜とが積層されたＭＩＳ型薄膜トランジスタ素子が
複数個配置されており、そのそれぞれの素子間の該絶縁
膜の膜厚を大きくすることにより素子分離をすることを
特徴とする半導体装置の製造方法と、絶縁基板上にゲー
ト電極と絶縁膜と半導体薄膜とが８￥層されたＭｒＳ型
薄膜トランジスタ素子が複数個配置されており、そのそ
れぞれの素子間に選択的にプラズマ酸化法を行ない、該
絶縁基板と異なる酸化膜を形成して素子分離をしたこと
を特徴とする半導体装置の製造方法を提供することによ
って達成できる。
の製造方法をを提供するもので、その手段は、絶縁基板
上にゲート電極と絶縁膜と半導体薄月央とが積層された
ＭＩＳ型薄型膜１模トランジスタ素子数個配置されてお
り、そのそれぞれの素子間分離が該絶縁基板と異なる酸
化膜によってなされることを特徴とする半導体装置と、
製造方法として絶縁基板上にゲート電極と絶縁膜と半導
体薄膜とが積層されたＭＩＳ型薄膜トランジスタ素子が
複数個配置されており、そのそれぞれの素子間の該絶縁
膜の膜厚を大きくすることにより素子分離をすることを
特徴とする半導体装置の製造方法と、絶縁基板上にゲー
ト電極と絶縁膜と半導体薄膜とが８￥層されたＭｒＳ型
薄膜トランジスタ素子が複数個配置されており、そのそ
れぞれの素子間に選択的にプラズマ酸化法を行ない、該
絶縁基板と異なる酸化膜を形成して素子分離をしたこと
を特徴とする半導体装置の製造方法を提供することによ
って達成できる。
本発明は、絶縁基板上にゲート電極と絶縁膜と半導体薄
膜を積層したＭＩＳ型薄膜トランジスタ素子が複数個配
置された場合のそれぞれの素子間分離をエツチングによ
ることなく、素子間の絶縁基板に、高さの大きい膜厚を
形成することにより、その部分にチャンネルが誘起され
ることが抑止されることを利用して素子分離を行うこと
と、素子間の絶縁基板上に選択的にプラズマ酸化法によ
って厚みの大きい異種の酸化膜を形成することにより達
成できる。
膜を積層したＭＩＳ型薄膜トランジスタ素子が複数個配
置された場合のそれぞれの素子間分離をエツチングによ
ることなく、素子間の絶縁基板に、高さの大きい膜厚を
形成することにより、その部分にチャンネルが誘起され
ることが抑止されることを利用して素子分離を行うこと
と、素子間の絶縁基板上に選択的にプラズマ酸化法によ
って厚みの大きい異種の酸化膜を形成することにより達
成できる。
第１図（ａ）は本発明の実施例を示す平面図であって、
第１図（ｂ）は第１図（ａ）のａ−ａ部の断面であり、
第１図Ｃｃｌは第１図（ａ）のｂ−ｂ部の断面である。
第１図（ｂ）は第１図（ａ）のａ−ａ部の断面であり、
第１図Ｃｃｌは第１図（ａ）のｂ−ｂ部の断面である。
絶縁性基板１１の上に形成されたゲート電極１２の上に
窒化シリコン（ＳｉＮ）のゲート絶縁膜１３とアモルフ
ァスシリコン（ａ−５ｉ）１４を介してソース電極１５
とドレイン電極１６が配置されている。
窒化シリコン（ＳｉＮ）のゲート絶縁膜１３とアモルフ
ァスシリコン（ａ−５ｉ）１４を介してソース電極１５
とドレイン電極１６が配置されている。
素子領域以外の領域にある窒化シリコンの厚みが３００
０八〇のゲート絶縁膜１３の下面に、本発明の二酸化シ
リコン（Ｓｉ０２）膜１７を３０００人の厚みに形成す
る。
０八〇のゲート絶縁膜１３の下面に、本発明の二酸化シ
リコン（Ｓｉ０２）膜１７を３０００人の厚みに形成す
る。
ＳｉＯ２の誘電率は３乃至４であり、ＳｉＮの１７２程
度であるから、実効的には素子領域の３倍程度の膜厚の
絶縁膜がゲート電極上に形成されたことになり、ゲート
電極に印加された電圧によって素子領域以外にチャンネ
ルが形成されることは充分に抑止できる。
度であるから、実効的には素子領域の３倍程度の膜厚の
絶縁膜がゲート電極上に形成されたことになり、ゲート
電極に印加された電圧によって素子領域以外にチャンネ
ルが形成されることは充分に抑止できる。
これらの製造方法について説明すると、最初に絶縁基板
１１上にゲート電極１２をパターン形成した後、プラズ
マＣＶＤの方法により、ＳｉＯ２の膜１７を約３０００
人程度の厚みで堆積する。
１１上にゲート電極１２をパターン形成した後、プラズ
マＣＶＤの方法により、ＳｉＯ２の膜１７を約３０００
人程度の厚みで堆積する。
次にＳｉ０２の素子化する領域部をエツチングして除去
した後、ゲート絶縁膜１３であるＳｉＮと活性層である
ａ−Ｓｉ層１４をプラズマＣＶＤにより連続的に形成す
る。
した後、ゲート絶縁膜１３であるＳｉＮと活性層である
ａ−Ｓｉ層１４をプラズマＣＶＤにより連続的に形成す
る。
最後にソース電極１５とドレイン電極１６をパターン形
成して薄膜トランジスタを完成する。
成して薄膜トランジスタを完成する。
この場合、従来のように素子領域以外の活性層をエツチ
ング除去することは、必ずしも必要ではないが、Ｓｉ０
２の膜の厚い部分を境界としてエツチング除去ずれは、
従来のようなリーク電流の増大のごとき特性劣化を生じ
ない。
ング除去することは、必ずしも必要ではないが、Ｓｉ０
２の膜の厚い部分を境界としてエツチング除去ずれは、
従来のようなリーク電流の増大のごとき特性劣化を生じ
ない。
第２図（ａｌ〜（ｆ）は他の実施例として、選択的にプ
ラズマ酸化を行って素子分離を行ったもので、その製造
方法を説明するための断面図である。
ラズマ酸化を行って素子分離を行ったもので、その製造
方法を説明するための断面図である。
第２図（ａｌは、絶縁基板２１の上に、ゲート電極２２
をパターン形成したものであり、第２図（ｂｌはその上
にプラズマＣＶＤにより、ゲート絶縁膜２３であるＳｉ
Ｎと活性層２４であるａ−Ｓｉ層を連続して形成した図
である。
をパターン形成したものであり、第２図（ｂｌはその上
にプラズマＣＶＤにより、ゲート絶縁膜２３であるＳｉ
Ｎと活性層２４であるａ−Ｓｉ層を連続して形成した図
である。
第２図（ｅ）は、その後ゲート電極２２をマスクとして
、レジスト膜２５を用い基板２１の裏面から露光するセ
ルフアライメント方法によるパターニングを行なったも
のである。
、レジスト膜２５を用い基板２１の裏面から露光するセ
ルフアライメント方法によるパターニングを行なったも
のである。
第２図（ｄｌは、ソース電極とドレイン電極の材料２６
を被着し、セルファラインとリフトオフを行ったもので
るある。
を被着し、セルファラインとリフトオフを行ったもので
るある。
第２図（Ｑｌは、ソース電極とドレイン電極を形成する
ために、素子領域及びソース電極とドレイン電極の配線
部にレジストパターン２７を形成し、ソース電極２８と
ドレイン電極２９を形成する。
ために、素子領域及びソース電極とドレイン電極の配線
部にレジストパターン２７を形成し、ソース電極２８と
ドレイン電極２９を形成する。
第２図（ｆ）は、レジストパターン２７を残したまま、
素子領域を以外の露出したａ−３ｉ膜２４をプラズマ酸
化法により、選択酸化を行ったものであるが、この際に
選択酸化された絶縁膜３０ば体積で約３０％程度増加す
る。
素子領域を以外の露出したａ−３ｉ膜２４をプラズマ酸
化法により、選択酸化を行ったものであるが、この際に
選択酸化された絶縁膜３０ば体積で約３０％程度増加す
る。
このようにして形成された薄膜トランジスタは、素子領
域以外の活性層であるａ−３ｉ膜２４が選択酸化されて
いるために、素子間の結合が全（なく良好に分離されて
いる。
域以外の活性層であるａ−３ｉ膜２４が選択酸化されて
いるために、素子間の結合が全（なく良好に分離されて
いる。
又、ａ−ＳｉｌｌＲ２４は酸化されて体積が増大し、ソ
ース電極２８とドレン電極２９とほぼ同等の高さにする
ことができて平面になるために、ソース電極とドレン電
極と他の電極、例えば薄膜トランジスタを表示パネルに
用いる際等では段差がなく甚だ好都合である。
ース電極２８とドレン電極２９とほぼ同等の高さにする
ことができて平面になるために、ソース電極とドレン電
極と他の電極、例えば薄膜トランジスタを表示パネルに
用いる際等では段差がなく甚だ好都合である。
以上詳細に説明したように、本発明の薄膜トランジスタ
の構造とその製造方法を採用することにより、高品質の
薄膜トランジスタを供し得るという効果大なるものがあ
る。
の構造とその製造方法を採用することにより、高品質の
薄膜トランジスタを供し得るという効果大なるものがあ
る。
第１図（ａ）〜（Ｃ）は、本発明の素子分離の実施例を
示す平面図及び斜視図、 第２図（ａｌ〜（ｆ）は他の素子分離方法の実施例を説
明するための断面図。 第３図（ａｌ〜第３図［０１は従来の素子間の分離を説
明するための平面図及び斜視図である。 図において、１１は絶縁性基板、１２はゲート電極、１
］；Ｊ：ケート絶縁１１Ｗ、１４はアモルファスシリコ
ン、１５はソース電極、１６はドレイン電極、１７は二
酸化シリコン映、２１は絶縁性基板、２２はゲート電極
、２３はゲート絶縁膜、２４は活性層のアモルファスシ
リコン２５．２７はレジスト１５６．２６は電極材料、
２８はソース電極、２９はドレイン電極、３ｏは絶縁膜
をそれぞれ示している。 ＠ １ 図 第 ２ 図 第３図
示す平面図及び斜視図、 第２図（ａｌ〜（ｆ）は他の素子分離方法の実施例を説
明するための断面図。 第３図（ａｌ〜第３図［０１は従来の素子間の分離を説
明するための平面図及び斜視図である。 図において、１１は絶縁性基板、１２はゲート電極、１
］；Ｊ：ケート絶縁１１Ｗ、１４はアモルファスシリコ
ン、１５はソース電極、１６はドレイン電極、１７は二
酸化シリコン映、２１は絶縁性基板、２２はゲート電極
、２３はゲート絶縁膜、２４は活性層のアモルファスシ
リコン２５．２７はレジスト１５６．２６は電極材料、
２８はソース電極、２９はドレイン電極、３ｏは絶縁膜
をそれぞれ示している。 ＠ １ 図 第 ２ 図 第３図
Claims (3)
- （１）絶縁基板上にゲート電極と絶縁膜と半導体薄膜と
が積層されたＭＩＳ型薄膜トランジスタ素子が複数個配
置されており、そのそれぞれの素子間分離が該絶縁基板
と異なる酸化膜によってなされることを特徴とする半導
体装置。 - （２）絶縁基板上にゲート電極と絶縁膜と半導体薄膜と
が積層されたＭＩＳ型薄膜トランジスタ素子が複数個配
置されており、そのそれぞれの素子間の該絶縁膜の膜厚
を大きくすることによって素子分離をすることを特徴と
する半導体装置の製造方法。 - （３）絶縁基板上にゲート電極と絶縁膜と半導体薄膜と
が積層されたＭＩＳ型薄膜トランジスタ素子が複数個配
置されており、そのそれぞれの素子間に選択的にプラズ
マ酸化法を行ない、該絶縁基板と異なる酸化膜を形成し
て素子分離をしたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18319284A JPS6161467A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18319284A JPS6161467A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161467A true JPS6161467A (ja) | 1986-03-29 |
Family
ID=16131380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18319284A Pending JPS6161467A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0399881A2 (en) * | 1989-05-20 | 1990-11-28 | Fujitsu Limited | Semiconductor device having two conductor layers and production method thereof |
-
1984
- 1984-08-31 JP JP18319284A patent/JPS6161467A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0399881A2 (en) * | 1989-05-20 | 1990-11-28 | Fujitsu Limited | Semiconductor device having two conductor layers and production method thereof |
| US5468664A (en) * | 1989-05-20 | 1995-11-21 | Fujitsu Limited | Method of making semiconductor device with alignment marks |
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