KR20040012941A

KR20040012941A - 메모리 소자 제조방법

Info

Publication number: KR20040012941A
Application number: KR10-2003-7016505A
Authority: KR
Inventors: 디르크 토벤
Original assignee: 인피니온 테크놀로지스 아게
Priority date: 2001-06-18
Filing date: 2002-06-13
Publication date: 2004-02-11
Also published as: WO2002103799A3; US20050020009A1; DE10128933A1; US7012003B2; TW571399B; KR100571773B1; WO2002103799A2

Abstract

본 발명은 메모리 셀과 각각의 메모리 셀을 제어하기 위한 제1제어전극 스트립(162), 주변인자를 갖는 주변영역(106)과 상기 주변인자를 제어하기 위한 제2제어전극 스트립(164)을 포함하는 메모리 소자의 제조 방법에 관한 것이다.

본 발명의 방법은 메모리 위치(104)에서의 제1제어전극 스트립(162)의 팽창의 변화 또는 영향없이 최소 라인 폭으로 무작위 조절된 주변영역(106)에서의 상기 제2제어전극 스트립(164)의 팽창을 가능하게 한다.

Description

메모리 소자 제조방법 {Method for producing a memory component}

통상적으로 집적소자(IC: integrated circuit)의 속도와 성능은 절연 트랜지스터의 극소 제어전극 렝스(length) 또는 게이트 렝스(length)에 크게 의존하며 실현된다. 디램 (DRAM)에 있어서, 메모리 셀 영역 또는 셀 에어리어와 주변 영역은 공정 절차에 의해 형성된다. 상기 메모리 셀 영역은 메모리 셀에 위치하는 전계효과 선택 트랜지스터(field effect selection transistor)를 위한 제어전극 트랙 또는 게이트 전도 트랙과 일정거리(피치, pitch)를 유지하는 제어전극 사이의 간극을 포함하여 구성한다. 이와 반대로, 상기 주변영역은 메모리 셀 영역에서 메모리 셀을 위한 구동논리(driving logic)의 클록생성(clock generation) 등과 다른 논리 그리고 통상적으로 제어전극 트랙과 상기 제어전극 트랙 사이의 간극과 함께 전계효과 트랜지스터를 포함하여 구성한다.

상기 메모리 셀 영역, 특히 제어전극 리소그래피(lithography)에 관하여 최적효과가 필요하지만 주변 영역에서 트랜지스터의 제어전극 트랙 최소 절연 라인너비(line width)는 자유롭게 선택되지 않는다. 이러한 상황은 메모리 셀 영역과 주변 영역을 포함하는 디램(DRAM) 또는 내장형 디램(embedded DRAM)에 영향을 미치고 극소 절연 제어전극 트랙에 전체적인 리소그래피가 집중되는 순수 논리회로(pure logic circuit)에 비교하여 주변 영역의 성능에 불리하게 영향을 미친다.

하지만, 디램(DRAM)과 같은 메모리 소자의 성능과 관련된 요구가 증대됨에 따라, 이러한 요구를 충족시키기 위하여 제조에 적합한 행상과 메모리 소자의 주변 영역과 트랜지스터의 성능 향상이 바람직하다.

도면에 있어서, 도면부호의 첫째 자리만 다르고 나머지 자리는 동일한 도면부호는 기능적으로 또는 구성 부품에 있어서 동일한 요소를 지시한다.

도 2는 종래의 메모리 소자 제조방법을 도시하는 바, 특히 디램(DRAM)에 있어서, 제어전극 평면의 패턴 제조방법을 도시한다. 도 2A는 기판(200)을 표시하고 있으며, 상기 기판(200)에는 차후에 소자의 웰(wells)로 형성되는 요소와 상기 시판(200)을 메모리 셀 영역(204) 과 주변 영역(206)으로 구분하는 절연체(202)가 구비되어 있다.

상기 기판(200) 상면에 제어전극 산화층(208) 또는 게이트 산화층 등이 형성된다. 상기 제어전극 산화층(208) 상면에는 통상적으로 n첨가(n-doped) 폴리실리콘층(210)과 전도 증가를 위한 규화텅스텐(Wsix: tungsten silicide)층(212)이 형성된다. 이어서 패턴층(214) 또는 질화규소(SiN: Silicon Nitride)로 구성된 상부층이 적층된다. 상기 패턴층(214)은 메모리 셀 영역(214)을 형성하는데 있어서매우 중요하고, 구체적으로 설명하지는 않으나, 비트라인 접촉(bit line contacts) 제조에 있어서 특히 중요하다.

이와 반대로, 메모리 셀 영역과 주변 영역이 구분되지 않는 논리회로에 있어서도 메모리 소자의 주변 영역보다 더 복잡할지라도, 상기 패턴층에 대해 세심한 주의를 기울여야 한다. 상기 패턴층(214)에 형성된 레지스트 마스크(216)는 포토리소그래피(photolithography) 공정에 의해 개방영역(216a)과 폐쇄영역(216b)이 형성된다. 이미 언급한 바와 같이, 메모리 셀 영역(204)에 있어서, 상기 메모리 셀 영역(204) 제어전극 트랙의 라인너비(218)의 치수는 소자의 최적화에 영향을 준다.

주변 영역(206) 절연 제어전극 트랙에 형성된 레지스트 마스크(216)의 폐쇄영역(216b) 최소 라인너비(220)는 상기 레지스트 마스크(216)의 조사조건과 물질 특성에 의해 결정된다.

도 2B는 규화텅스텐층(212)에 대하여 선택적으로 에칭된 패턴층(214)과 레지스트 마스크(216)가 제거된 모습을 도시한다. 상기 패턴층(214)은 레지스트 마스크(216)와 동일하게 오픈영역(214a)과 폐쇄영역(214b)을 포함한다. 에칭은 메모리 셀 영역(204) 제어전극 트랙에 형성된 메모리 셀 영역(204) 폐쇄영역(214b)의 라인너비(218)를 라인너비(222)로 전환되고, 주변 영역(206) 제어전극 트랙에 형성된 주변 영역(220) 라인너비를 라인너비(224)로 전환되는 바, 이는 상기 패턴층(214)에 마스크 오프닝 공정의 에칭 편차 또는 에칭 편의에 기인한다.

도 2C는 상기 패턴층(214)의 형상으로 폴리실리콘층(210)과 규화텅스텐층(212)이 형성된, 메모리 셀 영역(204) 개별 메모리 셀을 구동하기 위한 제어전극 트랙(226)과 주변 영역(206) 요소를 구동하기 위한 제어전극 트랙(228)을 도시한다.

상기 패턴층(214)은 폴리실리콘층(210)과 규화텅스텐층(212)을 패터닝 하기 위한 하드 마스크(hard mask)로 사용된다. 상기 제어전극 에칭 공정은 제어전극 산화층(208) 상면에서 진행이 멈추도록 설계한다. 이러한 공정중에 다시한번 메모리 셀 영역(204) 제어전극 트랙에 형성된 폐쇄영역(214b)의 라인너비(222)는 메모리 셀 영역(204) 개별 메모리 셀을 구동하기 위한 제어전극 트랙(226)의 실제 라인너비(230)로 전환되고, 주변 영역(206) 제어전극 트랙에 형성된 폐쇄영역(214b)의 라인너비(224)는 주변 요소를 구동하기 위한 제어전극 에칭 트랙(228)이 실제 라인너비(232)로 전환된다. 라인너비의 이러한 변화는 제어전극 에칭 공정의 에칭 편차에 상응한다. 이러한 공정에 의한, 상기 도 2B와 도 2C에 도시된 라인너비의 변화는 미세하나, 이러한 구조 변화의 공정에 의해 상기 패턴층(214) 두께는 부수적으로 줄어든 두께(234)를 갖는다. 이러한 두께의 변화는 미세한 범위 내에서 상기 제어전극 트랙 에칭 후에 메모리 셀 영역(204)과 주변 영역(206)에서 모두 동일하다.

도 3A는 메모리 셀 영역 및 주변 영역과 같은 영역부를 구분하지 않는 순수 논리회로의 전형적인 제어전극 트랙의 제조 공정을 도시한다. 이러한 제저전극 트랙은 디램(DRAM)과 같은 메모리 소자의 제어전극 트랙과 몇가지 점에서 상이하다.

도 1과 유사하게, 상기 제어전극 트랙의 층 구조는 기판(300), 상기 기판(300)의 상면에 형성된 제어전극 산화층(308)과 상기 제어전극 산화층(308) 상면에 형성된 폴리실리콘층(310)을 포함하여 구성한다. 상기 폴리실리콘층(310)의 폴리실리콘은 차후에 n-첨가, p-첨가 제어전극 또는 게이트를 갖는 트랜지스터로 실현화되기 위하여 이 공정에서는 첨가되지 않는다.

차후에 살리사이딩(saliciding) 공정에 의해 제어전극 트랙의 저 저항이 형성될 수 있기 때문에, 도 2에 도시된 메모리 소자와 비교하여 도 3에서 규화텅스텐층은 없다. 이것은 특히, 페턴층 또는 질화규소로 형성된 상부층이 없기 때문이라기 보다는, 대신에 폴리실리콘층(310) 상면에 차후 공정중 사라지는 산화층(336)이 적층되어 있기 때문에 가능하다. 도 3에 도시된 논리회로에는 프로세스 윈도우와 레지스트를 결정하는 제어전극 트랙의 극소 절연 트랙과 노출 조건이 최적화 될 수 있는 메모리 셀 영역이 없다. 상기 산화층(336) 상면에는 레지스트층(316)이 형성되는 바, 상기 레지스트층은 개방영역(316a)과 제어전극 소자에 형성되어 라인너비(338)를 갖는 폐쇄영역(316b)을 포함하여 구성한다.

도 3B는 레지스트층(316)의 구조가 산화층(336) 구조로 전환된 후, 상기 레지스트층(316)이 제거된 구조를 도시한다.

이러한 전환중에, 제어전극 산화층(336) 개방영역(336a)과 폐쇄영역(336b)이 형성되는 바, 상기 폐쇄영역(336b)은 제어전극 트랙에 형성되며 라인너비(342, 344)를 갖는다.

최종적으로, 도 3C는 상기 산화층(336)의 구조가 폴리실리콘층(310)으로 전환된 이후의 구조를 도시한다. 상기 산화층(336)의 폐쇄영역(336b) 라인너비(342, 344)는 제어전극 트랙(350) 또는 제어스택(control stacks)의 실제 라인너비(346,348)로 전환된다. 잔존하는 산화층(336)은 도 3A에 도시된 산화층과 비교하여 얇아지며 살리사이딩(saliciding) 공정 이전의 차후 공정에 의해 제거된다.

도 4는 리소그래피 기술이 조절가능한 최소 한계 하에서 논리회로내 개별 트랜지스터의 제어전극 트랙 또는 제어층의 라인너비와 라인길이를 줄이기 위한 방법을 도시한다. 도 4에 도시한 구조는 기판(400), 상기 기판(400)의 상면에 형성된 제어전극 산화층(408)과 상기 제어전극 산화층(408) 상면에 형성된 폴리실리콘층(410)을 포함하여 구성한다. 상기 논리회로는 절연체(402)에 의해 제2영역(406)으로 구분된다. 상기 폴리실리콘(410) 상면에 개방영역(436a)과 폐쇄영역(436b)을 갖는 산화층(436)이 형성되는 바, 이러한 구조는 도 3B에 도시된 구조와 상응한다. 상기 폐쇄영역(436b)은 제어전극 트랙에 형성된 산화층(436) 구조내에 형성되며 라인너비(442, 444)를 갖는다.

도 4A에 논리회로의 요소로써 형성된 레지스트 마스크(452)가 도시되어 있다. 도 4A에 도시된 제어전극 트랙에 형성된 폐쇄영역(436b)의 라인너비(444)를 줄이기 위하여, 플루오르화수소산(HF: hydrofluoric acid)와 같은 등방성 에칭이 수행되며, 그 결과로 레지스트층(452)에 덮여지지 않은 산화층(436)의 폐쇄영역(436b)은 수평적으로 라인너비(445), 수직적으로 두께(447)로 감소된다.

이 공정은 일반적으로 풀백(pull-back)이라 불리운다. 상기 레지스트 마스크(452)는 회화(灰化, incineration) 공정과 같은 다음 공정에 의해 벗겨지거나 제거되고, 도 4B에 도시된 바와 같이, 산화층(436)은 각각의 다른 두께를 갖는다.

따라서, 상기 산화층(436)은 동일한 평면을 이루지 않으며폴리싱(polishing) 공정과 같은 차후 공정에 문제들을 야기한다. 이러한 문제들은 특히 디램(DRAM) 메모리 소자와 같은 메모리 소자의 경우에 반드시 피해야 할 문제들이다. 메모리 소자와 다르게, 논리회로에 있어서, 상기 산화층(436)은 그 기능을 수행하고 제거되기 때문에 이러한 문제는 크게 중요하지 않다. 논리회로의 경우에, 당연히 등방성 에칭공정은 레지스트층(452) 없이 수행되고 제어전극 트랙에 형성된 폐쇄영역(436b)은 동시에 제거될 수 있다.

최종적으로, 도 4C는 상기 산화층(436)의 구조가 실제 라인너비(446, 448)를 갖는 제어전극 트랙을 형성하기 위하여 폴리실리콘층(410)으로 전환된 구조를 도시한다.

셀 영역과 제어전극 콘덕터 평면내에 매우 협소한 절연 제어전극 트랙을 실현화하는 다른 가능성은 이중 노출로써 가능하다. 이러한 공정은 일반적으로 메모리 소자에 적용되나, 연속적인 평면의 노출 공정동안 많은 단점들이 있다.

따라서, 종래기술의 단점중 하나는 메모리 소자용 제어전극 트랙의 제조 공정 중, 비록 메모리 소자의 메모리 셀 영역 내 메모리 셀에 형성된 제어전극 트랙의 라인너비의 광학적 및 크기 측면에서 최적화 될 수 있을지라도, 동시에 메모리 소자의 주변 영역 내 주변 요소로 형성된 제어전극 트랙의 라인너비의 축소와 같은 치수의 축소에 한정된 효과만이 가능한 것이다. 이러한 문제는, 메모리 소자의 주변 영역이 전형적으로 해상력이 향상되고 라인너비가 감소되는 노출 공정의 광학적 영향을 받지 않는 제어전극 트랙과 같이 반복되는 구조를 갖기보다는 서로 다른 구조를 갖는 구동 논리 또는 클록생성(clock generation)과 같은 논리회로로 구성됨에 기인한다.

종래기술의 다른 단점은 집적소자의 제어전극 트랙의 라인너비와 같은 치수를 설정하기 위한 다른 방법들 중, 공지된 방법들은 메모리 소자 구조의 차후에 요구되는 폴리싱 공정 중 문제점을 유발할 수 있는 질화규소층과 같은 패턴층의 두께에 영향을 준다는 것이다.

본 발명은 메모리 소자 제조방법에 관한 것으로, 보다 구체적으로는 디램(DRAM: dynamic random access memory) 제조방법에 관한 것이다.

본 발명의 바람직한 실시예들은 첨부된 도면을 참조하여 아래에서 자세히 설명한다.

도 1은 본 발명에 따른 메모리 소자 제조방법의 바람직한 실시예를 도시한다.

도 2는 종래의 메모리 소자 제조방법을 도시한다.

도 3은 종래의 논리회로 제조방법을 도시한다.

도 4는 종래의 다른 공지괸 논리회로 제조방법을 도시한다.

본 발명의 목적은 메모리 소자의 제조 수율에 영향을 주지 않고 메모리 소자의 주변 영역 내 제어전극 트랙의 치수를 줄이기 위한 메모리 소자를 제조하는 방법을 제공하고자 한 것이다.

이러한 목적은 청구항 제1항에 따른 메모리 소자 제조방법에 의해 달성된다.

본 발명에 따른 방법은 종래의 해결방법, 특히 도 2에 도시된 종래의 방법에 비하여 장점이 있다. 디램(DRAM)과 같은 메모리 소자를 위한 패턴층의 패턴형성 공정 후 또는 마스크 오프닝 에칭공정 후, 수개의 부가적인 공정을 이용하여 메모리 소자의 주변 영역 내에 협소한 절연 제어전극 트랙 또는 협소한 제어스택을 형성하는 것이 가능하다. 이 경우에 있어서, 리소그래피 공정은 상기 메모리 소자의 셀 영역을 최적화 시키기 위하여 계속 그대로 유지된다. 부가적으로 사용된 층들은 본 발명에 따른 방법에 의해 제거되어 주변 영역 내 제어전극 트랙의 감소된 라인너비가 다소 차이가 있고, 질화실리콘층과 같은 패턴층의 두께가 다소 감소되어 동일한 두께를 갖는 전형적인 메모리 소자 구조가 최종적으로 형성된다. 이러한 두께의 감소는 패턴층의 많은 적층에 의해 보상된다.

따라서, 본 발명에 다른 다른 장점은 메모리 소자의 차후 폴리싱 공정 중 상기 패턴층이 동일한 두께를 갖음으로 결과적으로 메모리 소자에 나쁜 영향을 야기하지 않고, 또한 상기 메모리 소자의 제조 수율을 절감시키지 않는다.

본 발명의 종래 해결방법에 대비한 또 다른 장점은, 본 발명에 따른 제조 방법들은 메모리 소자의 종래 공지된 제조방법 또는 다른 소자들의 공지된 제조방법이고 주요 제조 공정들을 변화시키지 않고 이용함으로써, 현재의 제조 방법을 간편하게 이용하여 실현될 수 있다는 것이다.

청구항 제1항에 명시된 방법의 효과적인 실시예들은 종속항에 명시된다.

본 발명에 따른 방법의 바람직한 일실시예에 있어서, 충진공정은 메모리 셀 영역과 주변 영역 내 보호물의 충진 공정을 포함한다.

본 발명의 다른 바람직한 실시예에 있어서, 상기 충진 공정은 제1방향에서 보호물의 선택적 방향 제거를 포함하는 바, 이러한 방법으로 패턴층의 밀폐영역의 상단으로부터 제1방향으로 제거되고 개방영역은 상기 패텅층의 폐쇄영역의 상단과 동일 평면을 접하는 방식으로 보호물이 적어도 제2방향으로 충진된다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 충진공정은 적어도 메모리 셀 영역에 제2 마스크층의 형성을 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 충진 공정은 선택적으로 패턴층과 적층들에 대하여 제2 마스크층이 덮히지 않는 주변 영역의 영역에 보호물의 제거를 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 충진 공정은 제2 마스크층의 제거 공정을 더 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 선택적 세칭(setting) 공정은 보호물에 대하여 메모리 셀 영역과 주변 영역 패턴층의 부분적 제거 공정을 더 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 제1 마스크층의 패터닝 공정은 포토그소그래피에 의해 패터닝되는 것을 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 제1 마스크층의 마스크 구조의 패턴층으로의 전환은 패턴층의 선택적 에칭공정을 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 패턴층의 구조의 적층들로의 전환은 절연층에 대하여 적층들의 선택적 에칭을 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 적층들은 제어전극층과 전도증가층을 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 제공 공정은 기판에 내장되어 메모리 셀영역과 주변 영역을 절연시키는 절연체를 포함하는 절연층의 제조 공정을 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 메모리 소자는 디램(DRAM)을 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 제1 및 제2 제어전극트랙은 MOSFETs(metal oxide semiconductor field effect transistors)의 게이트스택이다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 기판은 실리콘을 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 절연층은 산화규소를 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 제어전극층은 폴리실리콘을 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 전도증가층은 규화텅스텐(Wsix)를 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 패턴층은 질화규소(SiNx)를 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 제1 및 제2 마스크층은 레지스트층을 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 보호층은 산화물을 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 산화물은 SACVD(subatmospheric chemical vapor deposition) 또는 LPCVD(low pressure chemical vapor deposition)에 의해 형성된다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 제2 마스크층에 의해덮여지지 않는 주변 영역의 영역(SiC)에서의 보호물의 제거 공정은 플루오르화수소산(HF: hydrofluoric acid)을 이용한 보호물 제거 공정을 포함한다.

본 발명의 또 다른 바람직한 실시예에 있어서, 상기 패턴층의 부분적 제거 공정은 플푸오르화수소산(HF: hydrofluoric acid)과 에틸렌글르콜(EG: ethylene glycol)의 혼합물을 이용한 패턴층의 제거 공정을 포함한다.

도면에 있어서, 도면부호의 첫째 자리만 다르고 나머지 자리가 동일한 도면부호는 기능적으로 또는 구성 부품에 있어서 동일한 요소를 지시한다.

도 1은 메모리 소자 제조방법의 바람직한 제1실시예를 도시한다. 상기 메모리 소자는 바람직하게는 디램(DRAM)이고 메모리 셀 영역과 주변 영역을 포함하여구성한다. 상기 메모리 셀 영역은 디램(DRAM)과 같은 메모리 셀과 제1 제어전극 트랙 또는 개별 메모리 셀을 구동하기 위한 제어스택을 포함하여 구성한다. 이와 반대로, 상기 주변 영역을 구동논리, 클록 발생논리 또는 메모리 셀을 위한 이와 유사한 논리 그리고 제2 제어전극 트랙 또는 주변 요소를 구동하기 위한 제2 제어스택을 포함하는 주변 요소들로 구성된다. 상기 제1 및 제2 제어전극 트랙은 바람직하게는 MOSFETs 의 제어스택 또는 게이트스택이다.

도 1을 참조하면, 메모리 소자 제조방법의 제1공정(S1)으로써, 기판(100)이 제공되는 바, 바람직하게는 상기 기판은 메모리 셀 구조를 갖는 실리콘으로 구성된다. 상기 기판(100) 상면에 바람직하게는 산화규소로 구성되며 전계효과 트랜지스터의 절연층을 형성하는 메모리 셀 영영과 주변 영역 내에서 각 제어전극 트랙 또는 제어스택의 요소를 형성하는 적층이 제1방향으로 형성된다.

상기 다수의 적층은 바람직하게는 폴리실리콘으로 구성된 제어전극층(110), 상기 제어전극층(110)에 제1방향으로 형성되고 바람직하게는 규화텅스텐(WSix)로 구성된 전도증가층(112)을 포함한다. 최종적으로, 바람직하게는 질화규소(SiNx)로 구성된 패턴층(114)이 상기 적층(110, 112) 상면에 제1방향으로 형성된다. 상기 기판(100), 절연층(108)과 적층(110, 112)과 더불어 메모리 셀 영역(104)과 주변 영역(106)을 절연 시키기 위하여 상기 기판(100)에 내장된 절연체(102)의 준비를 포함하여 제공 공정인 제1공정(S1)이 구성된다.

메모리 소자 제조방법의 제2공정(S2)에서는 제1 마스크층(116)이 상기 패턴층(114) 상면에 제1방향으로 형성된다. 상기 제1 마스크층은 바람직하게는 포토그소그래피에 의해 패턴되는 레지스트층을 포함한다.

도 1A는 본 발명에 따른 제3공정(S3) 제조방법 이후의 메모리 소자 구조를 도시한다. 상기 제3공정은 상기 제1 마스크층(116)의 제1방향으로의 패터닝 공정을 포함하는 바, 상기 제1 마스크층(116)이 제거되지 않고 제1 및 제2 제어전극 트랙 또는 제1 및 제2 제어스택에 형성된 폐쇄영역(116b)과 제1마스크층(116)이 제거되고, 적어도 제1방향에 대하여 수직인 제2구조로 형성된 개방영역(116a)을 포함하여 구성된다. 상기 패터닝 공정은 바람직하게는 포토그소그래피 공정에 의해 제1 마스크층(116)의 패터닝을 구성한다. 상기 제3공정(S3) 이후에, 메모리 셀 영역(104) 내에 형성된 폐쇄영역(116b)은 라인너비(118)를 갖는 제어전극 트랙을 형성하고, 주변 영역(106) 내에 형성된 폐쇄영역(116b)은 라인너비(120)를 갖는 제어전극 트랙을 형성한다.

도 1B는 본 발명에 따른 제조방법의 제4 및 제5공정을 도시하는 바, 제4공정에 있어서, 상기 제1 마스크층(116)의 마스크 구조는 상기 마스크 구조와 상응하게 패턴층(114)의 구조로 제1방향으로 전환되어, 상기 패턴층(114)도 개방영역(114a)과 폐쇄영역(114b)을 형성한다. 상기 제1 마스크층의 마스크 구조의 패턴층(114)으로의 전환은 바람직하게는 상기 패턴층(114)의 선택적 에칭 공정을 포함한다. 이러한 제4공정(S4)까지의 마스크 구조는 패턴층으로의 전환 방법은 도 2에 도시된 종래의 메모리 소자 제조방법과 동일한 방법이다.

본 발명 제조방법의 제5공정(S5)에서 상기 마스크층(116)은 제거되는 바,이는 도 1b에 도시된 구조이며, 메모리 셀 영역(104) 내 라인너비(122)를 갖고 주변 영역(106) 내 라인너비(124)를 갖는 패턴층(114)의 폐쇄영역(114b)은 제1 및 제2 제어전극 트랙 또는 제어스택을 형성한다.

도 1C 내지 도 1F는 본 발명에 따른 제조방법의 제6공정(S6)을 도시하는 바, 제어전극 트랙 사이의 간극을 형성하는 패턴층(114)의 개방영역(114a)(도 1B 참조)은 적어도 메모리 셀 영역(104)은 보호물(154)이 충진되며, 이러한 방식으로 패턴층(114)과 동일 평면을 이루는 방식으로 보호물(154)이 개방영역(114a)에 제2방향으로 충진된다(도 1F 참조). 상기 보호물(154)은 바람직하게는 SACVD 또는 LPCVD 공정에 의해 형성된 산화물로 구성된다.

도 1C는 본 발명에 따른 제조방법의 제6공정(S6)의 제1부공정(S61)을 도시하는 바, 제어전극 트랙 사이의 간극을 형성하는 패턴층(114)의 개방영역(114a)과 제어전극 트랙을 형성하는 패턴층(114)의 폐쇄영역(114b) 사이를 보호물(154)로써 충진 또는 과충진하고 폐쇄영역(114b)을 덮기 위하여 보호물(154)이 형성된다.

도 1D는 충진 공정인 제6공정(S6)의 제2부공정(S62)을 도시하는 바, 패턴층(114)의 메모리 셀 또는 주변 요소의 제어전극 트랙으로 형성된 폐쇄영역(114b)의 상단과 상기 폐쇄영역(114b) 사이의 개방영역(114a)(도 1B 참조)으로부터 보호물(154)이 제1방향으로 선택적 방향으로 제거되는 바, 적어도 상기 패턴층(114)의 폐쇄영역(114b)과 동일한 동일 평면을 이루는 방식으로 보호물이 충진된다. 이러한 공정을 스페이서 에칭(spacer etching)을 수행한다고 말하며, 이러한 공정 이후에 상기 패턴층(114)은 상면이 다시 개방되고, 보호물(154)로 형성된 스페이서(154a)는 주변 영역(106)에서 형성되는 바, 폐쇄영역(114b)의 측면에 형성되고 상기 스페이서(154a)는 선택적 방향 제거 공정에 의한 에칭의 결과와 같이 모서리 부분에만 미세하게 변화가 생긴다.

도 1E는 충진 공정인 제6공정(S6)의 제3부공정(S63)을 도시하는 바, 적어도 메모리 셀 영역에 제1방향으로 제2 마스크층(156)이 형성된다. 상기 제2 마스크층(156)은 바람직하게는 레지스트층으로 구성된다.

도 1F는 충진 공정인 제6공정(S6)의 제4부공정(S64)을 도시하는 바, 여기에서 스페이서(154a)인 보호물(154)이 제2 마스크층(156)에 의해 덮여있지 않은 주변 영역(106)의 패턴층(114)과 적층(110, 112)에 대하여 선택적으로 제거된다. 이러한 공정은 바람직하게는 플루오르화수소산(HF)에 의해 수행된다. 도 4에서 기술된 논리회로 제조방법과 다르게, 제2 제어전극 트랙을 형성하는 주변 영역(106) 내 폐쇄영역(114b)의 풀백(pull-back)은 여기에서 발생하지 않는다. 상기 주변 영역(106) 내 보호물(154)의 제거 이후, 첫번째로 메모리 셀 영역(104)은 보호물(154)로 충진되어 있고, 제1 제어전극 트랙 사이의 간극을 형성하는 패턴층(114)의 개방영역 역시 보호물(154)로 충진되어 남아있고, 둘째로 측면에(미도시됨) 스페이서(154a) 형태의(도 1D 참조) 보호물(154)을 형성하는 주변 영역(106) 내의 특이한 구조도 남아있고, 셋째로, 특히 제2 제어전극 트랙을 형성하는 주변 영역(106) 내 폐쇄영역(114b)도 남아있는 바, 상기 패턴층(114)의 폐쇄영역(114b)은 상기 보호물(154)에 대하여 모든 면이 노출된다. 여기에서, 제어전극 트랙을 형성하는 폐쇄영역(114b)의 라인너비(122, 124)는 상기 제6공정(S6)의 제1부공정(S61) 내지제4부공정(S64) 동안에 변화하지 않는 것을 주목해야 한다.

본 발명에 따른 메모리 소자 제조방법의 제7공정(S7)에 있어서, 주변 영역(106) 내 패턴층(114) 폐쇄영역(114b)의 라인너비(158)와 같은 범위는 적어도 너비방향 또는 길이방향과 같은 제2방향으로 선택적으로 결정되며, 이러한 방식으로 상기 패턴층(114)의 적어도 하나의 개방영역(114a)에 의해 결정되는 패턴층(114) 폐쇄영역(114b)의 범위가 결정되는 바, 상기 보호물(154)은 여기에서 폐쇄영역(114b)의 측면에 스페이서(154a) 또는 상기 패턴층(114)은 메모리 셀 영역(104)과 주변 영역(106) 내 보호물(154)에 대하여 선택적으로 제거된다. 이경우 메모리 셀 영역(104)에 있어서, 제2 제어전극 트랙을 형성하는 패턴층(114)의 폐쇄영역(114b)은 측면의 보호물(154)에 의해 제거되는 것으로부터 보호되며 이에 따라, 라인너비(122)를 유지한다. 이와 반대로, 주변 영역(106) 내에서 제어전극 트랙을 형성하는 패턴층(114)의 폐쇄영역(114b)은 스페이서(154a)(도 1E 참조)와 같은 보호층에 보호되지 않아서 폐쇄영역(114b)의 라인너비는 도 1D의 라인너비(124)로부터 라인너비(158)로 줄어든다. 도 1G의 패턴층(114) 부분제거 공정에 있어서 바람직하게는 플루오르화수소산(HF)과 에틸렌글리콜(EG)의 혼합물이 사용된다.

상기 패턴층(114)의 모든 폐쇄영역(114b)에 있어서, 메로리 셀 영역(104) 또는 주변영역(106)이 관여하는 폐쇄영역(114b)의 두께(159)는 동일하게 줄어드는 것은 주목해야 한다. 따라서, 메모리 셀 영역(104)에서 주변 영역(106)의 두께는 변화하지 않으므로 결과적으로 메모리 소자의 차후 폴리싱 공정중에 문제점을 야기하지 않는다. 바람직하게는 질화규소(SiN)로 구성된 패턴층(114)을 에칭하는 것보다 상대적으로 천천히 에칭이 진행되는 HF/EG 혼합물이 도 1G에 도시된 스페이서(154a)의 사선으로 형성된 모서리가 보여지는 산하물을 이용하는 보호층(154)을 미세하게 공격하기 때문에, 특히 메모리 셀 영역(104) 내 보호층(154)의 스페이서(154a)에 의해 경사지거나 또는 충진물(154b)이 형성된 폐쇄영역(114b)의 측면 치수는 보존된다. 이 결과로, 상기 제6공정에 의해 스페이서(154a)가 에칭된 주변 영역(106) 내 폐쇄영역(114b)는 대략 절반정도의 두께로 줄어든다. 상기 제7공정은 풀백(pull-back) 공정이라 불리운다.

도 1H는 본 발명에 따른 제조방법의 제8공정(S8)을 도시하는 바, 메모리 셀 영역(104)과 주변 영역(106) 내 패턴층(114)과 적층(110, 112)에 대하여 보호물(154)이 선택적으로 제거된다. 만약 제2 제어전극 트랙을 형성하는 주변 영역(106) 내 폐쇄영역의 최종적인 라인너비(160)가 도 2B에 도시된 패턴층(114)의 라인너비(224)와 비교 된다면, 주변 영역 내 라인너비의 상당한 축소는 명백하며, 이는 이 영역에 있어서 논리회로의 효율을 상당히 증가시킨다.

마지막으로, 도 1I는 본 발명에 따른 제조방법의 제9공정(S9)을 도시하는 바, 상기 패턴층(114)의 구조는 메모리 셀 영역(104)을 형성하는 제1 제어전극 트랙(162) 또는 제1 제어스택과 주변 영역(106)을 형성하는 제2 제어전극(165) 또는 제2 제어스택을 구성하기 위하여 제1방향으로 적층(110, 112)에 전환된다. 상기 제1 제어전극 트랙(162)과 제2 제어전극 트랙(164)은 적층(110, 112)과 패턴층(114)을 포함하며, 동일한 두께를 갖는다. 상기 패턴층(114) 구조의절층(110, 112)으로의 전환은 바람직하게는 절연층(108)에 대하여 상기 적층의 선택적 에칭 공정을 포함한다.

도 1H 와 1I는 종래의 메모리 소자 제조방법에 관한 도 2B와 2C에 상응한다. 본 발명에 따른 제조방법에 따르면, 도 1G에 도시된 주변 영역(106) 내 폐쇄영역의 라인너비를 형성하는 공정인 종래 제조방법에 비교하여 패턴층(114)의 두께가 상당히 줄어드나 동일한 두께를 형성한다. 하지만, 이러한 두께의 감소는 패턴층(114)의 기본적 적층 두께에 의해 보상된다.

도 1A 내지 1I에서 설명한 방법은 도 1E에 도시된 부공정(S63)인 제2 마스크층(156)의 형성 공정을 수회 수행하거나, 주변 영역(106)의 제2 마스크층(156) 각각의 다른 영역을 제거하고 메모리 셀 영역을 제거하지 않고 도 1G에 도시된 부공정(S71)인 주변 영역 내 패턴층(114)의 부분제거 공정을 수행함으로써 확장될 수 있다. 또한 각기 다른 주변 영역(106) 제어전극 트랙의 라인너비 감소를 최적화하기 위하여 도 1C에 도시된 부공정(S61)인 보호물(154)로써 패턴층(114)의 개방영역을 충진시키는 공정부터 제6공정(S6)인 보호물(154)의 제거 동정까지를 전체적으로 수차례 수행하는 것을 고려할 수 있다.

비록 본 발명은 상기의 바람직한 실시예를 근거로 설명하고 있으나, 본 발명의 기술적 사상을 이에 한정하는 것은 아니고, 다양한 형태로 변형함으로써 실시 가능하다.

Claims

절연층(108), 다수의 적층(110, 122)과 패턴층(114)이 제1방향으로 형성된 메모리 셀 구조를 포함하는 기판의 제공 공정;

패턴층(114) 상면에 제1방향으로의 제1 마스크층(116)의 형성 공정;

제1방향으로 메모리 셀 영역(104)과 주변 영역(106) 내에서 제1 마스크층(116)이 제거되지 않고 제1 및 제2 제어전극 트랙(162, 164)을 형성하는 폐쇄영역(116b)과 제1 마스크층(116)이 제거되고 상기 제1방향과 적어도 수직인 제2방향인 개방영역(116a)을 포함하는 제1 마스크층(116)의 패터닝 공정;

제1 마스크층(116)의 마스크 구조를 제1방향으로 패터닝층(114)으로 전환하여 상기 패턴층(114)의 구조를 마스크 구조와 상응하게 만드는 전환 공정;

제1 마스크층(116)의 제거 공정;

적어도 메모리 셀 영역(104) 내 패턴층(104)의 개방영역(114a)을 충진하여 상기 개방영역(114a)이 보호물(154)로 충진되어 제2방향으로 패턴층(114)과 동일한 평면을 이루는 충진 공정;

적어도 제2방향으로 주변 영역(106) 내 패턴층(114) 폐쇄영역(114)의 확장을 조절하고 적어도 개방영역(114a)으로의 폐쇄영역(114b)이 확장되는 것을 제한하여 상기 개방영역에 보호물(154)을 포함하지 않도록 조절하는 선택적 세팅 공정;

패턴층(114)과 다수의 적층(110, 112)에 대하여 메모리 셀 영역(104)과 주변 영역(106) 내 보호물(154)을 선택적으로 제거하는 제거 공정;

제1 제어전극 트랙(162) 및 제2 제어전극 트랙(164)을 형성하기 위하여 패턴층(114)의 구조의 다수의 적층(110, 112)으로 제1방향으로 전환하는 전환 공정을 포함하며 개별 메모리 셀을 구동하기 위한 메모리 셀과 제1 제어전극 트랙(162)을 포함하고, 주변 요소를 구동하기 위한 주변 요소와 제2 제어전극 트랙(164)을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항에 있어서, 상기 충진 공정은 메모리 셀 영역(104)과 주변 영역(106) 내 보호물(154)의 충진을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 2 항에 있어서, 상기 충진 공정은 제1방향으로 패텅층으로부터 보호물(154)이 제거되고, 패턴층(114)의 폐쇄영역(114b) 상단과 적어도 제2방향으로 동일한 평면을 이루며 개방영역(114a)이 충진되도록 제1방향으로 보호물(154)의 선택적 방향 제거를 더 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 3 항에 있어서, 상기 충진 공정은 적어도 메모리 셀 영역(104) 상면에 제2 마스크층(156)을 형성하는 것을 더 포함하는 것을 특징으로 하는 메모리 소자제조방법.
제 4 항에 있어서, 상기 충진 공정은 선택적으로 패턴층(114)과 다수의 적층(110, 112)에 대하여 제2 마스크층(156)에 덮여지지 않은 주변 영역(106)의 영역의 보호물(154)을 제거하는 것을 더 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 5 항에 있어서, 상기 충진 공정은 제2 마스크층(156)을 제거하는 것을 더 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 선택적 세팅 공정은 선택적으로 보호물(154)에 대하여 메모리 셀 영역(104)과 주변 영역(106) 내 패턴층(114)의 부분적 제거를 더 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 제1 마스크층(116) 패터닝 공정은 포토그소그래피에 의해 패터닝되는 것을 특징으로 하는 메모리 소자제조방법.
제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 제1 마스크층(116) 마스크 구조의 패터닝층(114)으로의 전환 공정은 패터닝층(114)의 선택적 에칭을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 패터닝층(114) 구조의 다수의 적층(110, 112)으로의 전환 공정은 절연층(108)에 대하여 상기 적층(110, 112)의 선택적 에칭을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 적층(110, 112)은 전극층(110)과 전도증가층(112)을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 제공 공정은 기판(100)에 내장되고 주변 영역(106)으로부터 메모리 셀 영역(104)을 절연시키는절연체(102)를 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 메모리 소자는 디램(DRAM)을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항 중 제 13 항 중 어느 한 항에 있어서, 상기 제1 제어전극 트랙(162) 및 제2 제어전극 트랙(164)은 MOSFETs의 게이트스택을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 기판은 실리콘을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 절연층(108)은 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 11 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 제어전극층(110)은 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 11 항 내지 제 17 항 중 어느 한 항에 있어서, 상기 전도증가층(112)은 규화텅스텐(WSix)을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항 내지 제 18 항 중 어느 한 항에 있어서, 상기 상기 패턴층(114)은 질화규소(SiNx)를 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항 내지 제 19 항 중 어느 한 항에 있어서, 상기 제1 마스크층(116) 및 제2 마스크층(156)은 레지스트층을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 1 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 보호층(154)은 산화물을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 21 항에 있어서, 상기 산화물은 SACVD 또는 LPCVD 에 의해 형성되는 것을 특징으로 하는 메모리 소자 제조방법.
제 5 항 내지 제 22 항 중 어느 한 항에 있어서, 상기 상기 제2 마스크층(156)에 의해 덮여지지 않은 주변 영역(106)의 영역 내의 보호물의 제거 공정은 플루오르화수소산(HF)을 이용하여 제거되는 공정을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
제 7 항 내지 제 23 항 중 어느 한 항에 있어서, 상기 패턴층(114)의 부분적 제거 공정은 플루오르화수소산(HF)과 에틸렌글리콜(EG)의 혼합물을 이용하여 제거하는 공정을 포함하는 것을 특징으로 하는 메모리 소자 제조방법.