JPS63185065A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS63185065A
JPS63185065A JP1692387A JP1692387A JPS63185065A JP S63185065 A JPS63185065 A JP S63185065A JP 1692387 A JP1692387 A JP 1692387A JP 1692387 A JP1692387 A JP 1692387A JP S63185065 A JPS63185065 A JP S63185065A
Authority
JP
Japan
Prior art keywords
thin film
electrode
gate
film layer
layer
Prior art date
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Pending
Application number
JP1692387A
Other languages
English (en)
Inventor
Takao Chikamura
隆夫 近村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP1692387A priority Critical patent/JPS63185065A/ja
Publication of JPS63185065A publication Critical patent/JPS63185065A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、大面積にわたり均一な能動素子が必要とされ
る表示素子、また長尺ライセンサ用駆動素子等の半導体
装置に関するものである。
従来の技術 最近、TPTを用いた液晶表示素子は、各絵素にスイッ
チング素子であるTPTを有し、液晶を準スタチックに
動作させることができ、高コントラストで広い視野角を
有する高画質を得ることができるため、Tv用としてそ
の開発が盛んである。
発明が解決しようとする問題点  − しかし、TFTの作成において、ゲートとソース・ドレ
インのパターン形成は通常露光時のマスり合せ精度およ
びマスクパターン精度等によって決定される。第2図に
示したようにゲートとドレインおよびゲートとソースの
重なりは寄生容量を形成し、これらの寄生容量の場所的
なバラツキは表示素子においては画面内のムラ、駆動素
子においては動作電圧のバラツキとしてあられれる。こ
こで10は透過性基板、11はゲート電極、12はゲー
ト絶縁膜、13は半導体膜、20&、20bはそれぞれ
ドレイン電極、ソース電極である。これら、ソースおよ
びドレイン電極20J20bはトランジスタとしてオフ
セットにならないようにゲート電極11に重なり部を有
するように形成するため、寄生容量は増大し、かつ場所
的なバラツキとなる。このような寄生容量を減少させる
試みとして第3図に示したようにゲート絶縁膜12およ
び半導体膜13上にレジスト21を形成しゲートメタル
側から光l、の照射を行ないレジスト21のパターンを
形成し、しかるのち電極@20を全面形成し露光部のレ
ジストをリフトオフして第2図のごとき電極20!L 
、20bを形成する方法がある。第3図においては露光
後のレジスト21が残っている状態を示したもので、こ
のレジスト21をアセトン等によりリフトオフすること
により、ゲート電極11にセルファラインしたTPTが
得られる。この方法は、寄生容量を減少させる製造法と
して有力な方法であるが、半導体膜13の光吸収があり
レジストの露光に長時間を要すること、リフトオフ時の
メタルが他の部分に再付着し配線間のショート発生をも
たらし量産上に困難を有すること等の欠点を有していた
本発明は、ゲートとソース・ドレインのパターン形成に
おいてマスク合せ法において発生するゲート・ドレイン
間あるいはゲート・ソース間の寄生容量を減少せしめ、
かつ従来のレジストのリフトオフによって形成するセル
フアライメント法で発生しやすい配線間ショート等の欠
点を除去する半導体装置を提供するものである。
問題点を解決するだめの手段 この目的を達成するため本発明の半導体装置は、透過性
基板上に形成した電極と、上記電極上に形成した第一薄
膜層と、上記第一薄膜層上に電極側より入射した光によ
り第二薄膜層を反応形成するものである。
作用 本発明は上記した構成により、ゲート・ドレイン間およ
びゲート・ソース間の寄生容量の少ないTPTを簡単の
作製法でかつ歩留りよく形成することができるため、表
示素子に適用した場合には画面内のムラが少なく、駆動
素子に適用した場合には動作電圧のバラツキの少ない半
導体装置として実現可能である。
実施例 第1図は本発明の基本的構成である半導体装置の実施例
を示したものである。a、bは逆スタガ構造例、0は順
スタガ構造例である。はじめにaを用いて説明する。1
oは透過性基板で、励起光16の透過率の大な基板であ
る。11は不透光性のゲート電極、12はゲート絶縁膜
、13は半導体膜でこれら2層膜は本発明における第一
薄膜層に対応する。141L、14bはそれぞれドレイ
ン電極およびソース電極で、励起光16の入射により反
応形成した第二薄膜層に対応する。ドレイン電極14a
、ソース電極14t)は、励起光16の透過し旭域即ち
不透光性ゲート電極11以外のみに形成されるのでセル
ファライン型のTPTが得られる。bはaの他の実施例
で、一般に光励起反応による薄膜の形成では、励起光1
6として短波長光を用いるため、光励起過程で電極14
!L、14bが形成され膜厚が増加すると共に励起光1
6が、電極14a。
14bで吸収され第二薄膜の形成膜厚が限定されてしま
う。bはこれを防ぐだめの他の実施例で、光透過性の大
きいn+型半導体13&を光反応法で形成した後、ドレ
イン電極14a、ソース電極14bを形成する方法であ
る。Cは順スタガ構造例で、透過性基板上の不透光性電
極としてドレイン電極141Lとソース電極14bを形
成し、第一薄膜層として半導体膜13、ゲート絶縁膜1
2を形成する。その後、励起光16を透過性基板1゜側
より入射しながら反応法によりゲート電極11を形成す
る。ゲート電極11は、ドレイン電極14a、ソース電
極14bの無い部分のみ透過し形成されるため、本方法
によりセルファライン型のTPTを得ることができる。
次に本発明の半導体装置の製造方法について第1図1を
用いて述べる。透過性基板1oとしてはコーニング”7
069. 7740.石英基板サブファイア等を用いる
。  7059. 7740等は波長340nm付近に
吸収端を有するため、この波長より短波長の励起光16
で光反応形成する場合には、石英、サブファイア等が適
する。透過性基板1o上に、Or、Mo、Ta、W、N
i−0r等を0.05〜0.2μm形成しパターン化す
ることにより、ゲート電極11が形成される。
次に、プラズマCVD法により5INx 、 SiO□
等のゲート絶縁膜を0.2〜0.5μm形成し、ひき続
き水素を含む非晶質5113をo、01〜OSμm形成
しパターン化する。その後、励起光16として水銀放電
管あるいはエキシマレーザからの紫外光CO2レーザの
赤外光を透過性基板1oのゲート電極11側より照射し
ながら、基板1oを0.1〜10Torrに保ったチャ
ンバー内に入れ、半導体膜13側よりム1(CtH,)
、  ガス雰囲気あるいは、an(CH,) 、等のガ
ス雰囲気に放置することにより、第二薄膜層であるムl
あるいは8nO,等の電極14L 、 14bが形成さ
れる。本方法による第二薄膜層は光化学反応法による形
成であるから、8n02等の透光性である場合は充分な
膜厚で形成できるが第二薄膜層がム1等の不透光性であ
る場合には、第二薄膜層の膜厚が薄くしか形成されない
。第1図すはそ・うした欠点を除くために考えだされた
も−ので第二薄膜層としては、PH5を含む81H4中
で励起光16を照射すをことによりn型の非晶質S1が
形成される。その後、ムlを蒸着し、パターン化すると
第1図すが得られる。次に第1図Cの製造方法について
説明する。ドレイン電極14a、ソース電極14bは、
透過性基板1o上に、Or、Mo、Ta、W、Ni−0
r等を0.06〜0.2μm形成しパターン化すること
により得られる。プラズマCVD法により、水素を含む
非晶質5i13を0.01〜O,Sμ論影形成パターン
化する。続いて、同様にプラズマCVD法によりSiN
x 、 Sin□等のゲート絶縁膜12を0.2〜O,
15μm形成する。ゲート電極11の形成は、第1図a
で示したドレイン電極14a、ソース電極14bを形成
する場と全く同一、であるので参照されたい。
以上のように本発明を用いるなら、第1図a。
b、cに示したようなセルファライン型のゲート・ドレ
イン間およびゲートツース間の寄生容量の少ないTPT
を得ることが出来る。
発明の効果 以上述べてきたように、本発明によればセルファライン
型の寄生容量の少ないTPTを得ることが可能であるた
め、本発明を用いるなら画面内のムラの少ない表示素子
、動作電圧ムラの少ない駆動素子を得ることができるた
め、実用的にきわめて有用である。
【図面の簡単な説明】
第1図a、bは本発明の一実施例である逆スタガ構造の
TPTを形成した半導体装置の断面図、同図Cは本発明
の他の実施例である順スタガ構造のTFTとして形成し
た半導体装置の断面図、第2図は従来のマスクアライメ
ント法によるTPTの断面図、第3図は従来のセルフア
ライメント法によるTPTの断面図である。 1o・・・・・・透過性基板、11・・・・・・ゲート
電極、12・・・・・・ゲート絶縁膜、13・・・・・
・半導体膜、141L・・・・・・ドレイン電極、14
b・・・・・・ソース電極、16・・・・・・励起光、
20a・・・・・・ドレイン電極、2ob・・・・・・
ソース電極、2o・・・・・・ソース・ドレインを極、
21・・・・・・レジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名へ 
 S      0 派       味

Claims (5)

    【特許請求の範囲】
  1. (1)透過性基板上に形成した不透光性電極と、上記不
    透光性電極上に形成した第一薄膜層と、上記第一薄膜層
    上に電極側より入射した光により反応形成した第二薄膜
    層を有する半導体装置。
  2. (2)第一薄膜層として半導体層と絶縁体層の二層より
    なることを特徴とする特許請求の範囲第1項記載の半導
    体装置。
  3. (3)電極をゲート電極として用い、第一薄膜層として
    上記ゲート電極に接して形成した絶縁体層と該絶縁体層
    上に形成した半導体層とを用い、第二薄膜層としてソー
    ス・ドレイン電極として用いる金属層を形成することを
    特徴とする特許請求の範囲第2項記載の半導体装置。
  4. (4)第二薄膜層として、n^+型の半導体層を形成し
    た後、金属層を形成することを特徴とする特許請求の範
    囲第3項記載の半導体装置。
  5. (5)電極をソース・ドレイン電極として用い、第一薄
    膜層として電極に接して形成された半導体層と該半導体
    層上に形成した絶縁体層とを用い、第二薄膜層としてゲ
    ート電極を形成することを特徴とする特許請求の範囲第
    2項記載の半導体装置。
JP1692387A 1987-01-27 1987-01-27 半導体装置 Pending JPS63185065A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5391902A (en) * 1989-05-20 1995-02-21 Fujitsu Limited Semiconductor device and production method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5391902A (en) * 1989-05-20 1995-02-21 Fujitsu Limited Semiconductor device and production method thereof
US5468664A (en) * 1989-05-20 1995-11-21 Fujitsu Limited Method of making semiconductor device with alignment marks

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