KR20020033846A - 반도체소자의 엔드캡 제조 방법 - Google Patents

반도체소자의 엔드캡 제조 방법 Download PDF

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KR20020033846A
KR20020033846A KR1020000063995A KR20000063995A KR20020033846A KR 20020033846 A KR20020033846 A KR 20020033846A KR 1020000063995 A KR1020000063995 A KR 1020000063995A KR 20000063995 A KR20000063995 A KR 20000063995A KR 20020033846 A KR20020033846 A KR 20020033846A
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박종섭
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Abstract

본 발명은 리소그래피 공정의 라운딩 효과를 방지하여 반도체소자의 엔드캡의 크기를 증가시키면서 스페이싱을 감소시키도록 한 반도체소자의 엔드캡 제조 방법에 관한 것으로, 반도체기판상에 도전막을 형성하는 단계; 상기 도전막상에 제 1 마스크층을 형성하는 단계; 상기 제 1 마스크층을 패터닝하여 후속 엔드캡영역을 노출시키는 라인형 홀패턴을 형성하는 단계; 상기 라인형 홀패턴을 이용하여 상기 도전막을 식각하는 단계; 상기 식각된 도전막상에 제 2 마스크층을 형성하는 단계; 상기 라인형 홀패턴과 수직방향으로 상기 제 2 마스크층을 패터닝하여 바형 패턴을 형성하는 단계; 및 상기 바형 패턴을 이용하여 상기 도전막을 패터닝하여 게이트라인을 형성하는 단계를 포함하여 이루어진다.

Description

반도체소자의 엔드캡 제조 방법{METHOD OF FORMING ENDCAP IN SEMICONDCUTOR DEVICE}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 리소그래피공정의 라운딩효과(Rounding effect)를 방지하도록 한 반도체소자의 엔드캡(Endcap) 제조 방법에 관한 것이다.
일반적으로 반도체 제조공정에서, 반도체기판상에 형성된 다양한 물질층들은 요구되는 기능 및/또는 디자인룰에 따라 패터닝 또는 식각되고, 이러한 패터닝 또는 식각 공정은 전형적으로 리소그래피(Lithography) 공정을 포함한다.
리소그래피 공정에서 포토레지스트(Photoresist)는 패터닝될 막상에 증착되고, 이러한 포토레지스트는 마스크를 통과하는 빛에 의해 노광된다. 결과적으로 패터닝된 포토레지스트는 현상된 후 하부막상에 잔류한다.
도 1은 종래기술에 따른 서로 분리된 트랜지스터를 도시한 도면이다.
도 1에 도시된 바와 같이, 두 개의 트랜지스터(100a, 100b)는 전기적인 숏트를 방지하기 위해 다른 하나의 트랜지스터로부터 일정 간격 이격되어 있으며, 활성영역(Active region)(11a,11b)과 활성영역(11a, 11b)으로부터 전기적으로 격리된 필드영역(Field region)(12)이 형성된 반도체기판(11)상에 형성된다.
상기 리소그래피공정을 이용하여 형성된 각 트랜지스터(1001,100b)의 폴리실리콘라인(14a,14b)은 상대적으로 각각의 활성영역(11a,11b)의 모서리로 확장되어 정의되므로써, 폴리실리콘 게이트의 라인폭 변화의 원인이 되고, 폴리실리콘을 각각의 게이트로 패터닝하는 마스크의 오정렬로 인해 폴리실리콘 게이트의 끝에서 라운딩효과(Rounding effect)가 발생된다.
이와 같은 라운딩 효과는 폴리실리콘게이트 패턴을 정의하기 위한 마스크의 모서리 및 코너주변에서 빛의 회절(Diffraction)로 인해 나타나며, 패터닝된 포토레지스트를 이용하여 폴리실리콘을 식각할 때 라운딩효과는 패터닝된 폴리실리콘내에서 복제된다. 이러한 라운딩효과는 폴리실리콘게이트의 끝에서 게이트의 폭을 감소시킨다.
그리고, 폴리실리콘게이트의 전체 폭을 형성할 때, 폴리실리콘게이트의 끝부분이 활성영역의 모서리로 충분히 확장되지 않으면, 좁아진 게이트의 끝으로 인해 게이트의 채널길이(Channel length)가 감소하며, 폴리실리콘게이트의 모서리가 충분히 활성영역의 모서리를 덮지 않으면, 트랜지스터간에 전기적인 숏트가 발생된다.
상술한 바와 같이, 활성영역의 모서리로 확장되어 정의되는 폴리실리콘게이트의 최소양을 결정하는 기술을 엔드캡(Endcap) 기술이라 한다. 이러한 앤드캡기술에서, 예컨대, 폴리실리콘게이트는 활성영역의 모서리로 확장되도록 정의되어야 하고, 오정렬, 리소그래픽 라운딩효과 및 라인폭변화를 설명하기 위해 폴리실리콘 게이트는 활성영역의 모서리로 충분히 확장되도록 정의되어야 한다.
각 트랜지스터의 폴리실리콘 게이트간 스페이싱은 리소그래피 공정의 해상도의 한계로 인해 억제된다.
엔드캡기술하에서 활성영역의 모서리로 트랜지스터의 게이트가 최소확장되는양을 감소시키기위해서는 적절한 패터닝 또는 식각공정이 필요하다. 특히, FCMOS(Full CMOS) 셀에서 트랜지스터의 엔드캡은 한번의 포토/식각 공정으로 정의되며, 라인패턴의 끝이기 때문에 자연스럽게 길이가 짧아지며 라운딩된다.
한편, 활성영역과 같은 게이트 길이를 갖도록 엔드캡 모양을 설정했을 경우에는 라운딩되는 크기와 포토 공정에 의한 오정렬 허용오차, 그리고 짧아지는 길이의 양만큼의 길이를 엔드캡의 길이로 해주어야 하는 문제점이 있다.
이를 보상해주는 방법으로 포토공정에서 세리프(Sefif)라는 것을 부착하여 길이가 짧아지지 않도록 하여 활성영역보다 게이트 길이가 크도록 해주는 것이다.
그러나, 상술한 방법을 적용하더라도 엔드캡 형성에 필요한 크기가 0.22㎛ 기술에서 왼쪽 엔드캡 0.2㎛, 엔드캡 스페이싱 0.2㎛, 오른쪽 엔드캡 0.2㎛로 약 0.6㎛의 크기가 필요하다. 셀크기의 측면에서 보면 0.22㎛ 기술이므로 소자분리가 0.22㎛까지 되더라도 디자인이 가능하나, 이 부분의 크기가 엔드캡의 크기 및 스페이싱에 의해 필요 이상으로 크게 되어 손실이 발생되는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 소자간 분리공정을 위한 엔드캡 공정시, 소자간 쇼트 및 패턴의 라운딩효과를 방지하는데 적합한 반도체소자의 엔드캡 제조 방법을 제공하는데 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 엔드캡 제조방법을 도시한 도면,
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 따른 반도체소자의 엔드캡 제조 방법을 도시한 도면,
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체소자의 엔드캡 제조 방법을 도시한 도면,
도 4a 내지 도 4d는 본 발명의 제 3 실시예에 따른 반도체소자의 엔드캡 제조 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 21a, 21b : 활성영역
22 : 필드영역 23 : 게이트산화막
24, 24a, 24b : 폴리실리콘 25 : 라인형 홀패턴
26 : 엔드캡영역 27 : 게이트패턴
28a, 28b : 폴리실리콘 게이트
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 엔드캡 제조 방법은 반도체기판상에 도전막을 형성하는 단계; 상기 도전막상에 제 1 마스크층을 형성하는 단계; 상기 제 1 마스크층을 패터닝하여 후속 엔드캡영역을 노출시키는 라인형 홀패턴을 형성하는 단계; 상기 라인형 홀패턴을 이용하여 상기 도전막을 식각하는 단계; 상기 식각된 도전막상에 제 2 마스크층을 형성하는 단계; 상기 라인형 홀패턴과 수직방향으로 상기 제 2 마스크층을 패터닝하여 바형 패턴을 형성하는 단계; 및 상기 바형 패턴을 이용하여 상기 도전막을 패터닝하여 게이트라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 분리 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 활성영역(21a, 21b)과 활성영역(21a, 21b)으로부터 전기적으로 격리된 필드영역(22)이 형성된 반도체기판(21)상에 게이트산화막 (23)을 형성한 후, 게이트산화막(23)상에 폴리실리콘(24)을 형성한다. 이 때, 상기 필드영역(22)는 STI(Shallow Trench Isolation)공정을 이용하여 형성한다.
이어서, 폴리실리콘(24)상에 제 1 마스크층을 도포하고 노광 및 현상하여 라인형 홀패턴(25)을 형성한다. 이 때, 라인형 홀패턴(25)은 필드영역(22) 상부의 후속 소자간 엔드캡영역(26)이 노출되도록 형성되며, 제 1 마스크층은 포토레지스트를 이용한다.
도 2b에 도시된 바와 같이, 라인형 홀패턴(25)을 이용하여 하부의 폴리실리콘(24)을 식각하여 엔드캡영역(26)이 격리되는 두 개의 폴리실리콘(24a, 24b)을 형성한다. 이 때, 폴리실리콘(24a, 24b) 식각시, 후속 게이트라인이 형성되는 방향과 수직방향으로 홀(Hole) 형태를 갖도록 폴리실리콘(24a, 24b)을 식각한다.
이어서, 라인형 홀패턴(25)을 제거한다.
도 2c에 도시된 바와 같이, 홀 형태로 식각된 폴리실리콘(24a, 24b)상에 제 2 마스크층을 도포하고 노광 및 현상하여 게이트패턴(27)을 형성한다. 이 때, 게이트패턴(27)은 통상 게이트라인을 패터닝하기 위한 바형 마스크이며, 제 2 마스크층은 포토레지스트를 이용한다. 계속해서, 게이트패턴(27)을 이용하여 엔드캡영역 (26)이 격리된 폴리실리콘(24a, 24b)를 바형태로 식각하여 두 개의 폴리실리콘게이트(28a, 28b)을 형성한다.
상술한 바와 같이, 제 1 마스크층을 이용한 라인형 홀패턴을 이용하여 엔드캡영역이 형성될 부분을 식각하여 서로 격리되는 엔드캡영역을 형성하므로 엔드캡과 엔드캡의 스페이싱을 형성하기 위한 디자인룰이 필요 없다.
자세히 설명하면, 리소그래피 공정에 의한 오정렬 허용오차가 0.1㎛일 경우, 각각의 엔드캡이 일직선으로 놓이게 되는 부분에서 0.4㎛정도에서 정의할 수 있으므로, 0.2㎛의 감소가 예상된다. 특히, FCMOS SRAM셀의 경우, 엔드캡으로 나란히 놓이게 되는 부분이 두군데이므로 전체적으로는 0.4㎛가 감소되며, 가로방향의 셀크기가 3.04㎛라 할 경우 13%이상 셀크기가 감소된다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체소자의 분리방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 활성영역(31a, 31b)과 활성영역(31a, 31b)으로부터 전기적으로 격리된 필드영역(32)이 형성된 반도체기판(31)상에 게이트산화막 (33)을 형성한 후, 게이트산화막(33)상에 폴리실리콘(34)을 형성한다.
이어서, 폴리실리콘(34)상에 제 1 마스크층, 예컨대 포토레지스트를 도포하고 노광 및 현상하여 후속 엔드캡영역(36)이 형성될 부분이 노출되는 라인형 홀패턴(35)을 형성한다.
도 3b에 도시된 바와 같이, 라인형 홀패턴(35)을 이용하여 하부의 폴리실리콘(34)을 식각하여 서로 격리된 엔드캡영역(36)이 형성되는 두 개의 폴리실리콘 (34a, 34b)을 형성한다.
이어서, 폴리실리콘(34a, 34b)상에 게이트 물질, 예를 들면 폴리실리콘을 형성한 후, 블랭킷 에치백(Blanket etchback)하여 폴리실리콘(34a, 34b)의 측벽에 접하는 스페이서(37a, 37b)를 형성한다.
도 3c에 도시된 바와 같이, 스페이서(37a, 37b) 및 폴리실리콘(34a, 34b)을 포함한 전면에 제 2 마스크층, 예컨대 포토레지스트를 도포하고 노광 및 현상하여 전술한 라인형 홀패턴(35)과 수직방향으로 길게 형성되는 바형 게이트패턴(38)을 형성한다.
도 3d에 도시된 바와 같이, 게이트패턴(38)을 이용하여 하부의 폴리실리콘 (34a, 34b)을 식각하여 두 개의 폴리실리콘게이트(39a, 39b)를 형성한다. 여기서,두 개의 폴리실리콘게이트(39a, 39b)는 각 트랜지스터의 활성영역(31a, 31b)의 모서리로 확장되어 형성된다.
상술한 것처럼, 폴리실리콘게이트(39a, 39b)의 끝단의 측벽에 폴리실리콘으로 이루어진 스페이서(37a, 37b)를 형성하면, 필드영역(32), 엔드캡영역(36)의 크기를 증가시킬 수 있고, 아울러, 폴리실리콘게이트(39a, 39b)간 스페이싱을 감소시킬 수 있다.
상술한 것처럼, 스페이서를 형성할 경우 도 3a 내지 도 3c에 도시된 방법에 비해 각 엔드캡 지역마다 추가적으로 0.05㎛의 감소효과를 나탄낸다.
도 4a 내지 도 4c는 본 발명의 또다른 실시예에 따른 반도체소자의 분리방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 반도체기판(41)에 STI공정을 이용하여 두개의 트랜지스터를 격리시키는 필드영역(42)을 형성한 후, 반도체기판(41)상에 실리콘산화막(SiO2)을 형성한 후 질화처리를 하여 이중구조의 게이트산화막을 형성하거나 또는 실리콘질화막(Si3N4)(43)을 형성한다. 여기서, 바람직하게는 실리콘질화막(Si3N4)을 게이트산화막으로 이용하는데, 그 이유는 실리콘질화막은 후속 스페이서 형성전에 진행되는 세정공정, 즉 폴리실리콘의 표면에 형성된 자연산화막을 제거할 때 하부의 게이트산화막이 열화되는 것을 방지하기 위함이다.
이어서, 실리콘질화막(43)상에 폴리실리콘(44)을 형성한 후, 폴리실리콘(34)상에 제 1 마스크층, 예컨대 포토레지스트를 도포하고 노광 및 현상하여 후속 엔드캡영역(26)이 형성될 부분이 노출되는 라인형 홀패턴(45)을 형성한다.
도 4b에 도시된 바와 같이, 라인형 홀패턴(45)을 이용하여 하부의 폴리실리콘(44)을 식각하여 서로 격리된 엔드캡영역이 형성되는 두 개의 폴리실리콘(44a, 44b)을 형성한다.
이어서, 폴리실리콘(44a, 44b)상에 게이트 물질, 예를 들면 폴리실리콘을 형성한 후, 블랭킷 에치백(Blanket etchback)하여 폴리실리콘(44a, 44b)의 측벽에 접하는 스페이서(47a, 47b)를 형성한다. 이 때, 스페이서(47a, 47b)는 활성영역(41a, 41b)의 모서리상부에 형성된 폴리실리콘(44a, 44b)의 측벽에 형성된다.
도 4c에 도시된 바와 같이, 스페이서(47a, 47b) 및 폴리실리콘(44a, 44b)을 포함한 전면에 제 2 마스크층, 예컨대 포토레지스트를 도포하고 노광 및 현상하여 전술한 라인형 홀패턴(45)과 수직방향으로 길게 형성되는 게이트패턴(48)을 형성한다.
도 4d에 도시된 바와 같이, 게이트패턴(48)을 이용하여 하부의 폴리실리콘 (44a, 44b)을 식각하여 두 개의 폴리실리콘게이트(49a, 49b)를 형성한다. 여기서, 두 개의 폴리실리콘게이트(49a, 49b)는 각 트랜지스터의 활성영역(41a, 41b)의 모서리로 확장되어 형성된다.
상술한 실시예에서는 실리콘질화막(43)을 게이트산화막으로 이용하므로 스페이서 형성전에 이루어지는 세정시 손실을 방지할 수 있고, 라인형 홀패턴(45) 식각시, 오정렬로 인해 활성영역이 노출되더라도 게이트산화막의 손실없이 스페이서 (47a, 47b)를 형성하여 더욱 더 엔드캡영역(46)의 크기를 증가시켜 스페이싱을 감소시킬 수 있다.
상술한 제1,2,3실시예는 리소그래피공정에 의한 오정렬 허용오차가 0.05㎛라 할 경우, 각각의 엔드캡마다 0.1㎛씩 추가적인 감소가 가능하여, 게이트산화막이 순수한 실리콘산화막(SiO2)인 경우 가로방향 셀크기보다 각각 0.6㎛, 질화막이나 산화막/질화막의 경우에는 0.7㎛정도 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 반도체소자의 분리 방법은 제 1, 2 마스크층을 이용하여 식각하거나 또는 게이트물질로 스페이서를 형성하므로써 엔드캡의 크기를 증가시키면서 스페이싱은 작게 하여 트랜지스터의 엔드캡부분에서 요구되는 디자인룰을 감소시킬 수 있는 효과가 있다.

Claims (9)

  1. 반도체소자의 제조 방법에 있어서,
    반도체기판상에 도전막을 형성하는 단계;
    상기 도전막상에 제 1 마스크층을 형성하는 단계;
    상기 제 1 마스크층을 패터닝하여 후속 엔드캡영역을 노출시키는 라인형 홀패턴을 형성하는 단계;
    상기 라인형 홀패턴을 이용하여 상기 도전막을 식각하는 단계;
    상기 식각된 도전막상에 제 2 마스크층을 형성하는 단계;
    상기 라인형 홀패턴과 수직방향으로 상기 제 2 마스크층을 패터닝하여 바형 패턴을 형성하는 단계; 및
    상기 바형 패턴을 이용하여 상기 도전막을 패터닝하여 게이트라인을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 엔드캡 제조 방법.
  2. 제 1 항에 있어서,
    상기 도전막은 폴리실리콘을 이용하는 것을 특징으로 하는 반도체소자의 엔드캡 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 마스크층은 포토레지스트를 이용하는 것을 특징으로 하는 반도체소자의 엔드캡 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 마스크층은 포토레지스트를 이용하는 것을 특징으로 하는 반도체소자의 엔드캡 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 마스크층을 형성하는 전에,
    상기 식각된 도전막의 모서리부분에 상기 도전막과 동일한 물질을 이용하여 스페이서를 형성하는 것을 특징으로 하는 반도체소자의 엔드캡 제조 방법.
  6. 제 1 항에 있어서,
    상기 도전막을 형성하기 전에,
    상기 반도체기판상에 실리콘산화막을 형성하거나 또는 실리콘질화막을 형성하는 것을 특징으로 하는 반도체소자의 엔드캡 제조 방법.
  7. 반도체소자의 제조 방법에 있어서,
    반도체기판상에 도전막을 형성하는 단계;
    상기 도전막상에 제 1 마스크층을 형성하는 단계;
    상기 제 1 마스크층을 패터닝하여 후속 엔드캡영역을 노출시키는 라인형 홀패턴을 형성하는 단계;
    상기 라인형 홀패턴을 이용하여 상기 도전막을 식각하는 단계;
    상기 도전막의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 및 상기 도전막상에 제 2 마스크층을 형성하는 단계;
    상기 라인형 홀패턴과 수직방향으로 상기 제 2 마스크층을 패터닝하여 바형 패턴을 형성하는 단계; 및
    상기 바형 패턴을 이용하여 상기 도전막을 패터닝하여 게이트라인을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 엔드캡 제조 방법.
  8. 제 7 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 도전막과 동일한 도전막을 전면에 형성하는 단계;
    상기 도전막을 블랭킷 에치백하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 엔드캡 제조 방법.
  9. 제 7 항에 있어서,
    상기 도전막을 형성하기 전에,
    상기 반도체기판상에 실리콘산화막을 형성하거나 또는 실리콘질화막을 형성하는 것을 특징으로 하는 반도체소자의 엔드캡 제조 방법.
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KR1020000063995A KR20020033846A (ko) 2000-10-30 2000-10-30 반도체소자의 엔드캡 제조 방법

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* Cited by examiner, † Cited by third party
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US7049197B2 (en) 2003-10-31 2006-05-23 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device

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