KR101010475B1 - 전계 효과 트랜지스터들을 형성하는 방법들, 전계 효과트랜지스터 게이트들을 형성하는 방법들, 트랜지스터게이트 어레이 및 게이트 어레이에 대한 주변 회로를포함하는 집적 회로를 형성하는 방법들, 및 제1 게이트들및 제2 접지형 분리 게이트들을 포함하는 트랜지스터게이트 어레이를 포함하는 집적 회로를 형성하는 방법들 - Google Patents

전계 효과 트랜지스터들을 형성하는 방법들, 전계 효과트랜지스터 게이트들을 형성하는 방법들, 트랜지스터게이트 어레이 및 게이트 어레이에 대한 주변 회로를포함하는 집적 회로를 형성하는 방법들, 및 제1 게이트들및 제2 접지형 분리 게이트들을 포함하는 트랜지스터게이트 어레이를 포함하는 집적 회로를 형성하는 방법들 Download PDF

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Abstract

본 발명은 전계 효과 트랜지스터들을 형성하는 방법들, 전계 효과 트랜지스터 게이트들을 형성하는 방법들, 트랜지스터 게이트 어레이 및 게이트 어레이에 대한 주변 회로를 포함하는 집적 회로를 형성하는 방법들, 및 제1 게이트들 및 제2 접지형 분리 게이트들을 포함하는 트랜지스터 게이트 어레이를 포함하는 집적 회로를 형성하는 방법들을 포함한다. 일 구현에서, 전계 효과 트랜지스터를 형성하는 방법은 기판(11)의 반도전성 물질 위에 마스킹 물질(22, 24, 26)을 형성하는 단계를 포함한다. 트랜치(30)가 마스킹 물질(22, 24, 26)을 통해 기판(11)의 반도전성 물질 내로 형성된다. 게이트 유전체 물질(32)이 반도전성 물질(11)의 트랜치(30) 내에 형성된다. 게이트 물질(34)은, 마스킹 물질(22, 24, 26)의 트랜치(30) 내 및 게이트 유전체 물질(32) 위에 반도전성 물질(11)의 트랜치(30) 내에 성막된다. 소스/드레인 영역들이 형성된다. 그외의 양태들 및 구현들이 고려된다.
Figure R1020087019137
마스킹 물질, 트랜치, 접지형 분리 게이트,

Description

전계 효과 트랜지스터들을 형성하는 방법들, 전계 효과 트랜지스터 게이트들을 형성하는 방법들, 트랜지스터 게이트 어레이 및 게이트 어레이에 대한 주변 회로를 포함하는 집적 회로를 형성하는 방법들, 및 제1 게이트들 및 제2 접지형 분리 게이트들을 포함하는 트랜지스터 게이트 어레이를 포함하는 집적 회로를 형성하는 방법들{METHODS OF FORMING FIELD EFFECT TRANSISTORS, METHODS OF FORMING FIELD EFFECT TRANSISTOR GATES, METHODS OF FORMING INTEGRATED CIRCUITRY COMPRISING A TRANSISTOR GATE ARRAY AND CIRCUITRY PERIPHERAL TO THE GATE ARRAY, AND METHODS OF FORMING INTEGRATED CIRCUITRY COMPRISING A TRANSISTOR GATE ARRAY INCLUDING FIRST GATES AND SECOND GROUNDED ISOLATION GATES}
본 발명은 전계 효과 트랜지스터들 및 그 컴포넌트들의 제조에 관한 것이다.
전계 효과 트랜지스터들은 집적 회로, 예를 들어, 논리 회로, 메모리 회로 및 메모리 회로에 대한 제어 회로에 이용되는 일반적인 디바이스들이다. 그러한 디바이스들은 통상적으로 그 사이에 수용된 채널 영역을 갖는 소스/드레인 영역들의 쌍을 포함한다. 도전성 게이트가 채널 영역에 인접하여 동작가능하게 제공되고, 게이트 유전체 영역만큼 채널 영역으로부터 이격된다. 적절한 전압을 도전성 게이트에 인가하면 채널 영역을 통해 소스/드레인 영역들 간에 전류가 흐르게 된 다.
단지 예시의 방법으로서, 게이트의 도전성 물질은 반도체 물질의 위쪽 또는 위에 형성될 수 있거나, 반도체 물질에 형성된 개구부들 내에 형성될 수 있으며, 예를 들면, 벌크 단결정 기판 물질 내에 형성되든지 또는 SOI(silicon-on-insulator) 물질 내에 형성되든지 한다. 트랜치들 또는 반도체 물질에서의 그외의 개구부들에 형성되는 경우, 일부 그러한 것은 리세스된 액세스 디바이스들(recessed access devices)로 지칭된다. 여기서, 마스킹 물질이 기판의 반도전성 물질 위에 제공되고 패터닝되어 기판 내에 게이트 라인 트랜치들을 형성한다. 그렇게 형성된 트랜치들을 이용하여, 마스킹 물질이 제거되고, 그 다음에 트랜치 개구부들 내에 게이트 유전체가, 예를 들어 트랜치 내의 노출된 반도체 물질의 열적 산화에 의해 형성된다. 그리고 나서 게이트 물질은 트랜치들을 가득 채우기 위해 성막된다. 그리고 나서 트랜치들의 외부를 향하여 수용된 게이트 물질이, 통상적으로 포토리소그래피를 이용하여 패터닝되고, 에칭되어, 내부에 게이트 물질이 또한 수용되는 트랜치들 위에 소망하는 게이트 외곽선을 형성한다.
통상적으로, 게이트 물질 패터닝은 게이트 라인들을 트랜치들 위에 매우 근접하여 형성하거나 아래에 놓인 트랜치들과 동일한 폭으로 형성한다. 포토마스크 오정렬(misalignment)은, 요망되는 게이트 라인 패턴의 에지를 이전에 에칭된 트랜치들의 횡적인 경계들 내에 원치않게 배치할 수 있다. 이것은, 게이트 패턴 에칭으로 트랜치 내의 게이트 물질을 에칭하여, 궁극적으로 회로 결함 또는 적어도 수용불가능한 디바이스 구성 및 성능을 초래하므로, 매우 바람직하지 않은 것이다.
본 발명이 위에서 확인된 문제들을 대처하는데 있어서 유발되었으나, 본 발명은 절대로 그렇게 제한되지 않는다. 본 발명은 상세한 설명에 대한 설명적인 또는 그외의 제한적인 참조 없이, 문자 그대로 표현된 바와 같이, 오직 첨부하는 청구범위들 및 등가물들의 교시에 따라서만 제한된다.
본 발명은 전계 효과 트랜지스터들을 형성하는 방법들, 전계 효과 트랜지스터 게이트들을 형성하는 방법들, 트랜지스터 게이트 어레이 및 게이트 어레이에 대한 주변 회로를 포함하는 집적 회로를 형성하는 방법들, 및 제1 게이트들 및 제2 접지형 분리 게이트들을 포함하는 트랜지스터 게이트 어레이를 포함하는 집적 회로를 형성하는 방법들을 포함한다. 일 구현에서, 전계 효과 트랜지스터를 형성하는 방법은 기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계를 포함한다. 트랜치는 마스킹 물질을 통해 반도전성 물질 내로 형성된다. 게이트 유전체 물질은 반도전성 물질의 트랜치 내에 형성된다. 게이트 물질은 마스킹 물질의 트랜치 내에 성막되고, 게이트 유전체 물질 위의 반도전성 물질의 트랜치 내에 성막된다. 소스/드레인 영역들이 형성된다.
일 구현에서, 전계 효과 트랜지스터 게이트를 형성하는 방법은, 기판의 반도전성 물질 위에 실리콘 질화물 함유 마스킹 물질을 형성하는 단계를 포함한다. 트랜치는, 실리콘 질화물 함유 마스킹 물질을 통해 반도전성 물질 내로 형성된다. 마스킹 물질의 실리콘 질화물은 트랜치가 반도전성 물질 내로 형성된 후 제거된다. 마스킹 물질의 실리콘 질화물을 제거하기 이전에, 게이트 유전체 물질이 반도전성 물질의 트랜치 내에 형성된다. 게이트 물질은, 게이트 유전체 물질 위의 반도전성 물질의 트랜치 내에 성막된다.
일 구현에서, 트랜지스터 게이트 어레이 및 게이트 어레이에 대한 주변 회로를 포함하는 집적 회로를 형성하는 방법은 기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계를 포함한다. 어레이 회로 트랜치들은 마스킹 물질을 통해 반도전성 물질 내로 형성된다. 어레이 게이트 물질은, 마스킹 물질의 어레이 회로 트랜치들 내에 성막되고, 반도전성 물질의 어레이 회로 트랜치들 내에 성막된다. 어레이 게이트 물질을 성막한 후, 주변 회로 트랜치들은 마스킹 물질을 통해 형성된다. 주변 회로 게이트 물질은 마스킹 물질 내의 주변 회로 트랜치들 내에 성막된다.
일 구현에서, 트랜지스터 게이트 어레이 및 게이트 어레이에 대한 주변 회로를 포함하는 집적 회로를 형성하는 방법은 기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계를 포함한다. 어레이 회로 트랜치들은 마스킹 물질을 통해 반도전성 물질 내로 형성된다. 어레이 게이트 물질은 마스킹 물질의 어레이 회로 트랜치들 내에 성막되고, 반도전성 물질의 어레이 회로 트랜치들 내에 성막된다. 주변 회로 트랜치들은 어레이 게이트 물질을 통해 그리고 마스킹 물질을 통해 형성된다. 주변 회로 게이트 물질은 어레이 게이트 물질 및 마스킹 물질 내의 주변 회로 트랜치들 내에 성막된다.
일 구현에서, 전계 효과 트랜지스터 게이트들을 형성하는 방법은 기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계를 포함한다. 기판은 트랜치 분리 영역을 포함한다. 일반적인 마스킹 단계에서, 제1 트랜치가 마스킹 물질을 통해 반도전성 물질로 형성되고, 제2 접지형 분리 게이트 트랜치가 마스킹 물질을 통해 트랜치 분리 영역 위에 형성된다. 일반적인 성막 단계에서, 게이트 물질은 제1 트랜치 및 제2 트랜치 내에 성막된다.
일 구현에서, 제1 게이트들 및 제2 접지형 분리 게이트들을 포함하는 트랜지스터 게이트 어레이를 포함하는 집적 회로를 형성하는 방법은 기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계를 포함한다. 기판은 트랜치 분리 영역들을 포함한다. 제1 트랜치들은 마스킹 물질을 통해 제1 게이트들에 대한 반도전성 물질 내에 형성된다. 제2 접지형 분리 게이트 트랜치들은 마스킹 물질을 통해 트랜치 분리 영역들 위에 형성된다. 게이트 물질은 제1 및 제2 트랜치들 내에 성막된다.
그외의 양태들 및 구현들이 고려된다.
본 발명의 바람직한 실시예들이 이하의 첨부하는 도면들을 참조하여 아래에 설명된다.
도 1은 본 발명의 양태에 따른 공정에서 반도체 기판 부분의 도식적인 단면도이다.
도 2는 도 1에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 1 기판 부분의 도면이다.
도 3은 도 2에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 2 기판 부분의 도면이다.
도 4는 도 3에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 3 기판 부분의 도면이다.
도 5는 도 4에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 4 기판 부분의 도면이다.
도 6은 도 5에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 5 기판 부분의 도면이다.
도 7는 도 6에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 6 기판 부분의 도면이다.
도 8은 도 7에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 7 기판 부분의 도면이다.
도 9는 도 8에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 8 기판 부분의 도면이다.
도 10는 도 9에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 9 기판 부분의 도면이다.
도 11은 도 10에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 10 기판 부분의 도면이다.
도 12는 도 11에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 11 기판 부분의 도면이다.
도 13은 도 12에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 12 기판 부분의 도면이다.
도 14는 도 13에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 13 기판 부분의 도면이다.
도 15는 본 발명의 양태에 따른 공정에서 대안적 실시예의 반도체 기판 부분의 도식적인 단면도이다.
도 16은 도 15에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 15 기판 부분의 도면이다.
도 17는 도 16에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 16 기판 부분의 도면이다.
도 18은 본 발명의 양태에 따른 공정에서 다른 대안적 실시예의 반도체 기판 부분의 도식적인 단면도이다.
도 19는 도 18에 의해 도시된 기판 부분에 후속하는 공정 단계에서의 도 18 기판 부분의 도면이다.
도 20은 본 발명의 양태에 따른 공정에서 또 다른 대안적 실시예의 반도체 기판 부분의 도식적인 단면도이다.
본 발명은 전계 효과 트랜지스터 게이트들을 형성하는 방법들, 전계 효과 트랜지스터들을 형성하는 방법들, 및 트랜지스터 게이트 어레이와 게이트 어레이에 대한 주변 회로를 포함하는 집적 회로를 형성하는 방법들을 포함한다. 본 논의는, 트랜지스터 게이트 어레이 및 게이트 어레이에 대한 주변 회로를 포함하는 집적 회로를 형성하는 단계를 참조하여 진행하지만, 당업자는 본 발명의 양태들이 단일 전 계 효과 트랜지스터 및 다중 전계 효과 트랜지스터들, 및 그것의 하나 이상의 전계 효과 트랜지스터 게이트들을 형성하도록 적용된다는 것을 이해할 것이다.
우선 도 1을 참조하면, 공정에서 반도체 기판이 일반적으로 참조 번호 10으로 지정된다. 본 문서의 내용에서, "반도체 기판" 또는 "반도전성 기판"이라는 용어는, 제한적인 것은 아니지만, (그 자체 또는 그 위에 다른 물질들을 포함하는 조립체의) 반도전성 웨이퍼, 및 (그 자체 또는 다른 물질들을 포함하는 조립체의) 반도전성 물질층과 같은 벌크 반도전성 물질들을 포함하는 반도전성 물질을 포함하는 임의의 구조를 의미하도록 정의된다. "기판"이라는 용어는, 제한적인 것은 아니지만, 전술된 반도전성 기판들을 포함하는 임의의 지지 구조를 지칭한다. 기판(10)은, 전계 효과 트랜지스터 게이트 어레이가 제조될 어레이 영역 또는 영역(12)과 게이트 어레이 영역(12)의 주변에 있는 주변 회로 영역(14)을 포함하는 것으로서 도시된다. 단지 예시의 방법으로써, 어레이 영역(12)은, 예를 들면, DRAM 회로와 같은 메모리 회로의 제조에 이용될 수 있는 한편, 주변 회로 영역(14)은 어레이 영역(12) 내의 메모리 회로를 동작/제어하기 위한 제어 회로를 포함할 수 있다. 예를 들면, 로직, 제어 또는 그외의 회로들 내에 게이트 어레이들 및 전계 효과 트랜지스터들을 이용하는 대안적 구성들이 물론 고려될 수 있다.
기판(10)은, 예를 들면, 벌크 단결정 실리콘과 같은 반도전성 물질(11)을 포함하는 것으로서 도시된다. 예를 들어, SOI(silicon-on-insulator) 기판들 및 현존하거나 또는 아직 개발중인 그외의 반도전성 물질 기판들이 물론 고려될 수도 있다. 반도전성 물질(11)이 이상적으로는 적절하게 백그라운드 도핑되거나, 도핑된 웰(well)을 형성하도록 도핑되거나, 적절한 도전성 유형(들) 및 농도(들)이 되도록 도핑된다. 예시적인 바람직한 트랜치 분리 영역들(13, 15, 16, 17 및 18)이 반도전성 기판 물질(11)과 관련하여 제조된다.
도 2를 참조하면, 마스킹 물질(20)이 기판(10)의 반도전성 물질(11) 위에 형성된다. 마스킹 물질은 (30 옹스트롬에서 100 옹스트롬의 예시적인 바람직한 두께 범위의) 가장 안쪽의 패드 산화물층(22), 물질(22) 위에 수용된 물질(22)의 구성에 대해 상이한 구성의 마스킹층(24)(바람직한 예시적인 두께 범위는 50 옹스트롬에서 300 옹스트롬임), 및 마스킹층(24) 위에 형성되고 그 물질에 대해 상이한 물질로 형성되는 마스킹층(26)(예시적인 바람직한 두께 범위는 1000 옹스트롬에서 3000 옹스트롬임)을 포함하는 것으로서 도시된다. 마스킹 물질(20)의 일부 또는 전부가 희생성일 수 있고, 그에 의해 궁극적으로 기판으로부터 제거된다. 따라서, 마스킹 물질(20)의 일부 또는 전부는 전기적 절연성, 반도전성, 또는 도전성 중 임의의 것일 수 있다. 층(24)에 대한 예시적인 바람직한 물질은 실리콘 질화물인 한편, 층(26)에 대한 예시적인 바람직한 물질은 도핑되지 않은 실리콘 이산화물이다. 그리고 예시의 방법으로써, 추가의 예시적인 대안적 실시예는 실리콘 이산화물을 포함하는 층(24)과, 실리콘 질화물을 포함하는 층(26)을 형성한다. 여하튼, 오직 바람직한 일 구현에 따르면, 마스킹 물질(20)은 실리콘 이산화물과 실리콘 질화물을 포함하고, 더욱 바람직한 실시예에서는 실리콘 질화물 위에 수용된 실리콘 이산화물을 포함한다.
바람직한 일 구현에서, 층(26)은 외부 절연 물질층을 포함하는 것으로서 간 주될 수 있으며, 층(24)은 내부 절연 물질층을 포함하는 것으로서 간주될 수 있고, 외부 절연 물질층은 내부 절연 물질층과 관련하여 선택적으로 에칭가능하고, (층(22)와 같은) 다른 절연 물질층이 내부 절연 물질층(24)의 안쪽으로 수용되는지의 여부와 무관하다. 바람직한 일 구현에서, 외부 절연 물질층(26)은 내부 절연 물질층(24)보다 두껍고, 도시된 바와 같이 바람직한 일 구현에서, 내부 절연 물질층(24)과 접촉한다. 또한 도시된 예시적인 실시예에서, 외부 절연 물질층(26)은 적어도 그 패터닝의 완료 시에 마스킹 물질(20)의 최외곽 물질이다. 또한, 층(24)은 오직 하나의 예시적인 구현에서만 층(22)보다 바람직하게 두껍다.
도 3을 참조하면, 어레이 회로 트랜치들(28)이 마스킹 물질(20)을 통해 형성되었다. 예시적인 바람직한 기법은 하나 이상의 포토레지스트 또는 그외의 층들(도시되지 않음)을 이용하는 포토리소그래픽 패터닝 및 에칭을 포함한다. 비록, 하나 이상의 포토레지스트 및 그외의 층들의 일부 또는 전부가, 포토리소그래피가 이용되는 도 3 공정의 종료시에 유지될 수 있지만, 도 3은 그러한 포토레지스트 또는 그외의 층들을 마스킹 물질(20) 위에서 제거되는 것으로서 도시한다.
도 4를 참조하면, 마스킹 물질(20)은 반도전성 물질(11) 내로 어레이 회로 트랜치들(30)을 형성하는 마스크로서 이용되었다. 따라서, 바람직한 일 실시예에서, 도시된 트랜치들(28 및 30)은, 예를 들어 포토리소그래피를 이용하는 단일 마스킹 단계를 이용하여 형성된다. 반도전성 물질(11) 내의 트랜치들(30)에 대한 예시적인 바람직한 깊이 범위는 그 외부 표면으로부터 300 옹스트롬에서 2,500 옹스트롬까지의 범위이다.
도 5를 참조하면, 게이트 유전체 물질(32)이 반도전성 물질(11)의 트랜치들(30) 내에 형성되었다. 바람직한 일 구현에서, 게이트 유전체 물질(32) 중 적어도 대부분(majority)은 트랜치들(30) 내의 반도전성 물질(11)의 열적 산화에 의해 형성된다. 도시된 예시적인 실시예는, 비록 어레이 트랜치들(30) 내의 물질(11)의 열적 산화를 이용하거나 이용하지 않는 게이트 유전체 물질의 성막이 또한 당연히 고려되지만, 열적 산화에 의해 형성된, 모든 그러한 게이트 유전체 물질을 필수적으로 도시한다.
도 6을 참조하면, 어레이 게이트 물질(34)이 마스킹 물질(20) 내의 어레이 회로 트랜치들(28) 및 반도전성 물질(11) 내의 어레이 회로 트랜치들(30) 내에, 그리고 게이트 유전체 물질(32) 위에 성막되었다. 바람직하게, 어레이 게이트 물질(34)은 적어도 트랜치들(28 및 30)을 채우고, 가장 바람직하게는 그러한 트랜치들을 가득 채우도록 성막되고, 또한 마스킹 물질(20)을 덮도록 게이트 물질(34)을 성막한다. 예시적인 바람직한 물질들(34)은, 성막 동안에 또는 후속하여 인시튜(in situ) 도핑되는, 도전성으로 도핑된 폴리실리콘과 같은, 도전성으로 도핑된 반도전성 물질들을 포함한다. 도전성 금속 또는 금속 혼합물들과 같은 그외의 도전성 물질들이 또한 이용될 수 있으나, 본 공정의 이 지점에서는 바람직하지 않다.
도 7을 참조하면, 어레이 게이트 물질(34)을 성막한 후, 주변 회로 트랜치들(36)이 마스킹 물질(20)을 통해, 그리고 물질(34)이 그위에 수용되는 도시된 실시예에서는, 또한 어레이 게이트 물질(34)를 통해 형성되었다. 도 7은, 일 구현에서, 예를 들면, 하나 이상의 트랜치 분리 영역들 위에서의, 어레이 영역(12) 내의 마스킹 물질(20)을 통한 접지형 게이트 트랜치(37)의 제조 단계를 도시한다. 본 문서의 내용에서, 접지형 게이트는, 필드 분리 영역들 아래 또는 주위의 기생 전계 효과 트랜지스터 전류의 형성을 방지하거나 감소시키는 쪽으로 분리 기능을 제공하기 위해, 적어도 일부 필드 분리 위에 수용되고 접지되어 유지되거나, 그외의 적절한 전위를 유지하도록 제조되는 분리 게이트이다. 만약 원해진다면, 트랜치들(36, 37)의 일부 또는 전부는 반도전성 물질(11) 및/또는 필드/트랜치 분리 물질의 물질 내로 에칭/확장되도록 제조될 수 있다.
도 7 및 도 8을 참조하면, 바람직한 실시예의 트랜치들(36, 37)은 기판(10)의 반도전성 물질(11)을 바람직하게 노출한다. 도 8은, 게이트 유전층(38)이 주변 회로 트랜치들(36) 내의 노출된 반도전성 물질(11) 위에 형성되는 바람직한 일 구현을 도시한다. 오직 예시의 방법으로써, 그것은 게이트 유전층의 적어도 대부분이 (도시된 바와 같은), 산화된 반도전성 물질로 구성되는 열적 산화에 의해 형성될 수 있다. 그것은 물론, 기판 물질(11)의 열적 산화를 이용하거나 또는 이용하지 않고 게이트 유전층의 성막과 결합되거나 성막에 의해 대체될 수도 있다. 또한 도시된 예시적인 실시예에서, 게이트 유전층(38)은 또한 어레이 게이트 물질(34) 위에 (및 도시된 바와 같이 "바로 접촉하여 위에") 필수적으로 형성되고, 통상적으로, 이하에 설명하는 바와 같이, 후속하여 그 위로부터 제거될 것이다. 여하튼, 게이트 유전 물질(38)은 어레이 회로 트랜치들(30)의 게이트 유전 물질(32)과 동일하거나 상이할 수 있고, 그에 의해 회로의 상이한 영역들에 대한 게이트 유전체의 최적화를 가능케 한다. 양쪽 유형들의 트랜치들의 형성에 공통되는 단일 마스킹 단계에서 트랜치들(36 및 37)을 형성하는 바람직한 방식은, 예를 들면, 포토리소그래피를 이용하는 것이다. 특정 구현들에서, 트랜치들(36 및 37) 중 하나 또는 양자는 전혀 형성되지 않을 수도 있고, 만약 형성된다면 상이한 시간에서 형성될 수 있으며, 이것은 가능한 대안적 실시예들에서 예시의 방법으로써 후술된다.
여하튼, 도 7은, 어레이의 접지형 게이트 트랜치들 및 주변 회로 트랜치들이 동일한 마스킹 단계에서 형성되는, 바람직한 예시적인 일 실시예를 도시한다. 또한, 당연하게도 접지형 트랜치들은 주변 회로 영역(14) 내에 제조될 수도 있다.
도 9를 참조하면, 주변 회로 게이트 물질(40)이 마스킹 물질(20) 내의 주변 회로 트랜치들(36) 내에 성막되었으며, 도시된 예시적인 실시예에서는, 상응하는 주변 회로 트랜치들이 어레이 게이트 물질(34) 내에 또한 형성된다. 게이트 물질(40)은 물질(34)과 동일하거나 상이할 수 있으며, 그에 의해 상이한 게이트들에 대해 형성되는 도전성 게이트 물질의 전도성 유형 및/또는 일 함수(work function)의 최적화를 가능케 한다. 또한 도시된 예시적인 실시예에서, 주변 회로 게이트 물질(40)은 접지형 게이트들의 제조 및 접지형 게이트 트랜치들(37) 내의 성막에 또한 이용된다. 도시된 예시적인 바람직한 실시예에서, 주변 회로 게이트 물질(40)은, 주변 회로 트랜치들(36)을 주변 회로 게이트 물질(40)로 적어도 채우고, 바람직하게는 가득 채우며, 그리고 접지형 게이트 트랜치들(37)을 적어도 채우고, 바람직하게는 가득 채우는 두께까지 성막된다.
도 10을 참조하면, 어레이 게이트 물질(34), 주변 회로 게이트 물질(40), 그리고 그 사이의 유전층(38)은 마스킹 물질(20)과 관련하여 선택적으로 제거되고, 마스킹 물질(20)을 바깥쪽으로 효과적으로 노출시켜서, 게이트 물질들이 그렇게 형성되는 반도전성 물질(11) 및 마스킹 물질(20)의 각각의 트랜치들 내의 각 게이트 물질들을 분리한다. 본 문서의 내용에서, 선택적 제거는, 한가지 물질을 다른 물질에 대해 2:1 또는 더 크게 제거하는 비율에서 (예를 들면, 에칭 또는 그외의 수단에 의한) 제거를 필요로 한다. 도시된 예시적인 실시예에서, 그러한 제거는, 마스킹 물질(20) 내에 형성된, 도시된 트랜치들(28, 36 및 37) 내의 게이트 물질들(34 및 40)을 리세스(recess)하는데 효과적이다. 예시적인 바람직한 기법들은 화학 기계적 연마, 레지스트 에치 백(resist etch back) 또는 타임드(timed) 화학적 에칭 중 임의의 하나 또는 결합을 포함한다. 예를 들어, 물질들(34 및 40)이 폴리실리콘을 포함하고, 마스킹 물질(20)의 외부층(26)이 실리콘 질화물을 포함하는 경우, 타임드 에칭의 도 10 구성을 생성할 수 있는, 예시적인 에칭 화학적 성질은, 플루오르화 수소 산 용액(hydrofluoric acid solution)에 노출함으로써 후속하는, 테트라메틸 암모늄 하이드로옥사이드(tetramethyl ammonium hydroxide)를 포함한다.
도 11을 참조하면, 예시적인 더 높은 도전성층(42)(즉, 내열성 금속, 그외의 금속 또는 금속 실리사이드)이 성막되고, 폴리싱되거나 에치 백되며, 절연성 물질층(44)의 성막이 후속하고, 절연성 물질층(44)은 후속하여 폴리싱되거나 에치 백된다. 예시적인 바람직한 일 실시예에서, 그러한 것에 의해 캡들(caps)은 절연성 물질(44)를 이용하여 마스킹 물질(20) 내의 게이트 물질(34 및 40)을 리세스한다. 바람직한 일 실시예에서, 절연성 물질(44)은, 절연성 물질로 구성되는 마스킹 물 질(20)의 내부층(24)의 구성에 대해 공통적인 구성이다. 따라서, 오직 예시의 방법으로써, 물질들(44 및 24)은, 물질(26)이 실리콘 이산화물을 포함하는 실리콘 질화물을 포함할 수 있거나, 바람직한 실시예들에서만 그 반대일 수 있다.
도 12를 참조하면, 그리고 오직 바람직한 실시예에서만, 마스킹 물질(20)의 외부층(26)이 내부층(24) 및 리세스된 게이트 물질들(34 및 40) 위에 수용된 캡핑 절연성 물질(44)에 대해 선택적으로 에칭되었다. 바람직한 일 구현에서, 본 발명의 양태는, 마스킹 물질의 실리콘 질화물이 이용되는 경우, 마스킹 물질의 실리콘 질화물의 제거에 앞서 트랜치들 내에 게이트 유전체 물질, 예를 들어 물질(32)을 형성하는 단계를 포함한다.
도 13을 참조하면, 그리고 오직 바람직한 실시예에서만, 절연성 물질(50)은 바람직하게는, 도시된 바와 같은 기판(10) 위에 성막된 마스킹 물질(20)의 내부 절연성 물질층(24)의 구성과 공통적인 구성이다.
도 14를 참조하면, 물질(50) 및 물질(24)은 이방성으로 에칭되어 게이트 물질들(34, 40 및 42) 주변의 절연성 측벽 스페이서들(spacers)(52)을 효과적으로 형성한다. (패드 산화물층이 이용된 경우) 패드 산화물층(22)의 일부 또는 전부가 초기에 또는 본 공정의 이러한 시점에서 제거될 수 있거나, 일부는 완성된 회로 구성의 일부분으로서 유지될 수 있다. 여하튼, 바람직한 일 실시예에서, 본 발명의 양태들은, 적어도 게이트 물질(34)이 성막된 후 소정의 지점에서 마스킹 물질의 적어도 대부분을 제거하는 단계를 포함한다. 대부분의 바람직한 실시예들에서, 전계 효과 트랜지스터 게이트들, 전계 효과 트랜지스터들, 및 트랜지스터 게이트 어레이 들과 게이트 어레이에 대한 주변 회로를 형성하는 그러한 방법들은 바람직하게는, 게이트 물질들(34, 38 및 42)이 성막된 후에는 게이트 물질들(34, 38 및 42) 중 임의의 하나 또는 결합의 포토리소그래픽 패터닝이 없다.
도 14는, 기판(10)의 반도전성 물질(11) 내에 대부분 바람직하게 형성되는 소스/드레인 영역들(56)의 제조를 도시한다. 소스/드레인 영역들(56)은 위의 공정 단계들 중 임의의 단계 동안에 적절한 도전성 강화 도펀트(들)의 이온 주입(ion implant)들 중 하나 또는 결합에 의해 형성될 수 있다. 또한 당연히, 그외의 채널, 채널 스톱핑, 또는 그외의 주입들이, 현존하는 것이든 또는 아직 개발중이든, 위의 공정 중 임의의 것 동안에 행해질 수 있다.
대안의 실시예들이, 특허청구범위에 대한 그외의 청구범위들, 도면들, 또는 명세서로부터의 한정사항들을 읽지 않고도, 오직 문자로서 표현된 것으로서의 특허청구범위에 의해서만 제한되는 본 발명을 이용하여 물론 고려될 수 있다. 오직 예시의 방법으로써, 일부 예시적인 대안의 실시예들이 지금 설명될 것이다. 도 15를 참조하면, 첫번째로 설명된 실시예들과 관련한 처리를 도시한 도 4에 상응하거나 또는 도 4를 대체하는 반도체 기판(10a)을 도시한다. 적절한 곳에서는 첫번째로 설명된 실시예들로부터 유사한 참조번호들이 이용되었으며, 차이점을 갖는 것들은 접미사 "a" 또는 상이한 참조번호를 이용하여 지정된다. 도 15는, 어레이 회로 트랜치들(28 및 30)이 형성되는 동일한 마스킹 단계의 어레이에서 마스킹 물질(20)을 통해 접지형 게이트 트랜치들(37a)의 형성을 포함하는 기판 부분(10a)을 도시한다. 또한 도시된 실시예에서 오직 예시의 방법으로써, 접지형 게이트 트랜치들(37a)은 트랜치 분리 영역(15)과 같은 트랜치 분리 영역들로 확장하도록 형성되었다.
도 16을 참조하면, 게이트 유전체 물질(32)이 형성되었고, 게이트 물질(34a)이 접지형 게이트 트랜치(37a) 내에 성막되었다.
도 17을 참조하면, 후속하는 처리가 이방성으로 에칭된 절연성 측벽 스페이서들(52) 및 소스/드레인 영역들(56)의 제조 지점에 대해 발생하였다. 처리, 물질들 등은 그렇지 않은 경우에는 바람직하게는, 도 1 내지 14의 첫번째로 설명된 실시예들에서와 같다.
또한 오직 예시의 방법으로써, 기판 부분(10b)과 관련된 또 다른 예시적인 실시예 처리가 도 18 및 도 19를 참조하여 설명된다. 첫번째 및 두번째로 설명된 실시예들로부터 유사한 참조번호들이 적절한 곳에 이용되었으며, 차이점을 갖는 것들은 접미사 "b" 또는 상이한 참조번호들을 이용하여 지정된다. 도 18은 처리 시퀀스에 있어서 도 4의 처리 시퀀스에 대응하고, 하나 이상의 주변 회로 트랜치들(36b)이 어레이 회로 트랜치들(28, 30)의 형성과 같은 정도로 형성되었다. 그러한 것은, 주변 회로의 특정 트랜지스터들 및 어레이 회로가 동일한 도전성 유형 및/또는 일 함수, 및/또는 그외의 소망되는 특성이 원해지는 곳에 이용된다는 장점이 있을 수 있다.
도 19는 후속하는 게이트 유전체(32) 제조, 게이트 물질(34b) 성막, 및 그 다음으로, 오직 예시의 방법으로써, 접지형 게이트 트랜치들(37b) 및 또 다른 주변 회로 트랜치(36b)를 형성하는, 마스킹 물질(20b) 및 게이트 물질(34b)의 후속하는 패터닝을 도시한다. 따라서, 주변 회로 트랜치들의 일부는 어레이 회로 트랜치들 의 형성과 같은 정도로 형성될 수 있다. 예를 들어, 후속하는 처리가 도 8-14와 관련하여 도시되고 설명된 처리에 대해 유사하게 또는 그렇지 않게 발생할 수 있다.
오직 예시의 방법으로써, 도 20은 기판 부분(10c)과 관련된 대안적인 예시적 처리를 도시한다. 전술한 실시예들로부터 유사한 참조번호들은 적절한 곳에서 이용되었으며, 차이점을 갖는 것들은 접미사 "c"를 이용하거나 또는 상이한 참조번호들을 이용하여 지정된다. 도 20은 도시된 단면에서의 임의의 그외의 라인 트랜치들의 제조로부터 분리된 마스킹 단계를 이용하여 어레이 트랜치들(28, 30)이 제조되는 처리를 도시한다. 그것에 후속하여, 접지형 게이트 분리 트랜치들(37) 및 하나의 주변 회로 게이트 트랜치(70)가 공통 마스킹 단계에서 제조되었으며, 게이트 물질(40c)이 그 위에 성막되었다. 그 후, 또 다른 마스킹이, 마스킹 물질(20), 및 다른 주변 회로 트랜치(74)를 형성하는 이미 성막된 게이트 물질을 통해 행해졌다. 게이트 유전체(71)가 (예를 들어 게이트 유전체 물질 제조와 관련하여 전술된 처리들 중 임의의 것에 의해) 형성되었다. 후속하여, 게이트 물질(76)이 성막되었으며, 그것은 위의 예시적인 게이트 물질들 중 임의의 것과 동일하거나 상이할 수 있다. 그렇지 않은 경우, 처리는 이상적으로는, 예를 들어 도 8-14와 관련하여 도시되고 설명된 바와 같은, 전술된 실시예들과 같은 정도로 또는 상이하게 후속하여 진행할 수 있다.
본 발명의 양태들은 또한, 기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계를 포함하고, 기판은 트랜치 분리 영역을 포함하는 전계 효과 트랜지스터 게이트들을 형성하는 방법을 포함한다. 오직 예시의 방법으로써, 예시적인 실시예들이 이러하게 전술되었다. 공통 마스킹 단계에서, 제1 트랜치가 마스킹 물질을 통해 반도전성 물질 내로 형성되고, 제2 접지형 분리 게이트 트랜치가 필드 분리 영역 위에 마스킹 물질을 통해 형성된다. 바람직한 일 구현에서 그러한 마스킹 단계는 포토리소그래피를 포함한다. 또한 일 구현에서, 제2 접지형 분리 게이트 트랜치는, 언급된 공통 마스킹 단계 동안에 필드 분리 영역 내에서 확장하도록 제조될 수 있다.
후속하여 공통적인 성막 단계에서, 게이트 물질이 제1 트랜치 및 제2 트랜치 내에 성막된다. 그러한 공통적인 성막 단계는 바람직하게는, 제1 및 제2 트랜치들을 게이트 물질로 적어도 채우고, 더욱 바람직하게는 가득 채운다. 바람직한 일 구현에서, 게이트 물질을 성막한 후 마스킹 물질의 적어도 대부분이 제거된다. 바람직한 일 구현에서, 본 공정은, 게이트 물질의 성막 이후에는, 게이트 물질의 임의의 포토리소그래픽 패터닝은 없다. 일 구현에서, 성막된 게이트 물질은 마스킹 물질을 게이트 물질로 덮고, 본 공정은, 마스킹 물질에 대해 선택적으로 게이트 물질을 제거하고, 제1 및 제2 트랜치들 내의 게이트 물질을 효과적으로 분리하도록 마스킹 물질을 노출하는 단계를 더 포함한다.
일 구현에서, 본 발명의 양태는, 제1 게이트들 및 제2 접지형 분리 게이트들을 포함하는 트랜지스터 게이트 어레이를 포함하는 집적 회로를 형성하는 방법을 포함한다. 마스킹 물질은 기판의 반도전성 물질 위에 형성되고, 기판은 트랜치 분리 영역들을 포함한다. 제1 트랜치들은 마스킹 물질을 통해 제1 게이트들에 대한 반도전성 물질 내로 형성된다. 제2 접지형 분리 게이트 트랜치들은 마스킹 물질을 통해, 제2 접지형 분리 게이트들에 대한 필드 분리 영역들 위에 형성된다. 게이트 물질은 제1 및 제2 트랜치들 내에 성막된다.
제1 및 제2 트랜치들은, 동시에 또는, 상이한 시간에, 예를 들어 다른것 보다 먼저 또는 그 후에 형성될 수 있다. 제2 트랜치들은 필드 분리 영역들 내에 형성되거나 또는 필드 분리 영역들 외부를 향하여만 수용될 수 있다.
제1 및 제2 트랜치들 내에 게이트 물질을 성막하는 단계는 동일한 성막 단계에서 발생하거나, 또는 상이한 성막 단계들에서 발생할 수 있다. 또한, 제1 및 제2 트랜치들 내의 게이트 물질의 성막 중 일부는 동일한 성막 단계에서 발생할 수 있고, 제1 및 제2 트랜치들 내의 게이트 물질의 성막 중 다른 일부는 상이한 성막 단계들에서 발생할 수 있다. 여하튼, 바람직하게, 게이트 물질의 성막은, 제1 및 제2 트랜치들을 게이트 물질로 적어도 채우고, 심지어 더욱 바람직하게는 가득 채운다. 그렇지 않은 경우 공정은 바람직하게는 그외의 실시예들과 관련하여 전술된 바와 같다.

Claims (87)

  1. 전계 효과 트랜지스터를 형성하는 방법으로서,
    기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계;
    상기 마스킹 물질을 통해 상기 반도전성 물질 내로 트랜치를 형성하는 단계;
    상기 반도전성 물질의 상기 트랜치 내에 게이트 유전체 물질을 형성하는 단계;
    상기 마스킹 물질의 상기 트랜치 내 및 상기 반도전성 물질의 상기 트랜치 내에 상기 게이트 유전체 물질 위에 게이트 물질을 성막하는 단계;
    상기 게이트 물질을 리세스하여, 상기 마스킹 물질의 상기 트렌치 내에 수용되는 평면의 최외각 표면을 갖도록 하는 단계 - 상기 평면의 최외각 표면은 상기 마스킹 물질의 상기 트렌치를 완벽하게 스팬함(spanning) -;
    상기 게이트 물질의 리세스 후에 상기 마스킹 물질 중 적어도 대부분을 제거하는 단계; 및
    소스/드레인 영역들을 형성하는 단계
    를 포함하는 전계 효과 트랜지스터 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 게이트 유전체 물질 중 적어도 대부분을 형성하는 단계는 상기 트랜치 내의 상기 반도전성 물질의 열적 산화를 포함하는 전계 효과 트랜지스터 형성 방법.
  4. 제1항에 있어서,
    상기 게이트 물질의 성막 단계는 적어도 상기 마스킹 물질의 상기 트랜치 및 상기 반도전성 물질의 상기 트랜치를 상기 게이트 물질로 채우는 전계 효과 트랜지스터 형성 방법.
  5. 제1항에 있어서,
    상기 게이트 물질의 성막 단계는 상기 마스킹 물질의 상기 트랜치 및 상기 반도전성 물질의 상기 트랜치를 상기 게이트 물질로 가득 채우는(overfill) 전계 효과 트랜지스터 형성 방법.
  6. 제1항에 있어서,
    상기 소스/드레인 영역들은 상기 기판의 상기 반도전성 물질 내에 형성되는 전계 효과 트랜지스터 형성 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 게이트 물질의 성막 단계 후에는 상기 게이트 물질의 포토리소그래픽 패터닝이 없는 전계 효과 트랜지스터 형성 방법.
  9. 제1항에 있어서,
    상기 게이트 물질의 성막 단계는 상기 마스킹 물질을 상기 게이트 물질로 덮고,
    상기 마스킹 물질에 대하여 상기 게이트 물질을 선택적으로 제거하고, 상기 마스킹 물질을 노출시켜서 상기 마스킹 물질의 상기 트랜치 내 및 상기 반도전성 물질의 상기 트렌치 내의 상기 게이트 물질을 유효하게 분리하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  10. 전계 효과 트랜지스터를 형성하는 방법으로서,
    기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계 - 상기 마스킹 물질은 외부 절연성 물질층 및 내부 절연성 물질층을 포함하고, 상기 외부 절연성 물질층은 상기 내부 절연성 물질층에 대하여 선택적으로 에칭가능함 - ;
    상기 마스킹 물질을 통해 상기 반도전성 물질 내로 트랜치를 형성하는 단계;
    상기 반도전성 물질의 상기 트랜치 내에 게이트 유전체 물질을 형성하는 단계;
    상기 마스킹 물질의 상기 트랜치 내 및 상기 반도전성 물질의 상기 트랜치 내에 상기 게이트 유전체 물질 위에 게이트 물질을 성막하는 단계;
    상기 마스킹 물질의 상기 트랜치 내의 게이트 물질을 리세스하는 단계;
    상기 마스킹 물질의 상기 트랜치 내의 상기 리세스된 게이트 물질을, 상기 내부 절연성 물질층의 구성에 대한 공통 구성의 절연성 물질로 캡핑(capping)하는 단계;
    상기 내부 절연성 물질층 및 상기 리세스된 게이트 물질 위에 수용된 상기 캡핑 절연성 물질에 대하여 선택적으로 상기 외부 절연성 물질층을 에칭하는 단계;
    상기 외부 절연성 물질층을 에칭한 후, 상기 내부 절연성 물질층의 구성에 대한 공통 구성의 절연성 물질을 성막하는 단계;
    상기 게이트 물질 주위에 절연성 측벽 스페이서들을 유효하게 형성하기 위해 상기 내부 절연성 물질층의 구성에 대한 공통 구성의 상기 절연성 물질을 이방성으로 에칭하는 단계; 및
    소스/드레인 영역들을 형성하는 단계
    를 포함하는 전계 효과 트랜지스터 형성 방법.
  11. 제10항에 있어서,
    상기 외부 절연성 물질층은 상기 내부 절연성 물질층보다 두꺼운 전계 효과 트랜지스터 형성 방법.
  12. 제10항에 있어서,
    상기 외부 절연성 물질층은 상기 내부 절연성 물질층과 접촉하는 전계 효과 트랜지스터 형성 방법.
  13. 제10항에 있어서,
    상기 외부 절연성 물질층은 상기 마스킹 물질의 최외곽 물질인 전계 효과 트랜지스터 형성 방법.
  14. 제10항에 있어서,
    상기 내부 절연성 물질층의 안쪽으로 수용된 다른 절연성 물질층을 더 포함하는 전계 효과 트랜지스터 형성 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 전계 효과 트랜지스터 게이트를 형성하는 방법으로서,
    기판의 반도전성 물질 위에 실리콘 질화물 함유 마스킹 물질을 형성하는 단계;
    상기 실리콘 질화물 함유 마스킹 물질을 통해 상기 반도전성 물질 내로 트랜치를 형성하는 단계;
    상기 트랜치를 상기 반도전성 물질 내로 형성한 후에 상기 마스킹 물질의 실리콘 질화물을 제거하는 단계;
    상기 마스킹 물질의 실리콘 질화물을 제거하기 전에, 상기 반도전성 물질의 상기 트랜치 내에 게이트 유전체 물질을 형성하는 단계; 및
    상기 게이트 유전체 물질 위에 상기 반도전성 물질의 상기 트랜치 내에 게이트 물질을 성막하는 단계
    를 포함하는 전계 효과 트랜지스터 게이트 형성 방법.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 트랜지스터 게이트 어레이 및 상기 게이트 어레이에 대한 주변 회로를 포함하는 집적 회로를 형성하는 방법으로서,
    기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계;
    상기 마스킹 물질을 통해 상기 반도전성 물질 내로 어레이 회로 트랜치들을 형성하는 단계;
    상기 마스킹 물질의 상기 어레이 회로 트랜치들 내 및 상기 반도전성 물질의 상기 어레이 회로 트랜치들 내에 어레이 게이트 물질을 성막하는 단계;
    상기 어레이 게이트 물질을 성막한 후에, 상기 마스킹 물질을 통해 주변 회로 트랜치들을 형성하는 단계; 및
    상기 마스킹 물질 내의 상기 주변 회로 트랜치들 내에 주변 회로 게이트 물질을 성막하는 단계
    를 포함하는 집적 회로 형성 방법.
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  46. 트랜지스터 게이트 어레이 및 상기 게이트 어레이에 대한 주변 회로를 포함하는 집적 회로를 형성하는 방법으로서,
    기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계;
    상기 마스킹 물질을 통해 상기 반도전성 물질 내로 어레이 회로 트랜치들을 형성하는 단계;
    상기 마스킹 물질의 상기 어레이 회로 트랜치들 내 및 상기 반도전성 물질의 상기 어레이 회로 트랜치들 내에 어레이 게이트 물질을 성막하는 단계;
    상기 어레이 게이트 물질 및 상기 마스킹 물질을 통해 주변 회로 트랜치들을 형성하는 단계; 및
    상기 어레이 게이트 물질 및 상기 마스킹 물질 내의 상기 주변 회로 트랜치들 내에 주변 회로 게이트 물질을 성막하는 단계
    를 포함하는 집적 회로 형성 방법.
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  61. 전계 효과 트랜지스터 게이트들을 형성하는 방법으로서,
    기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계 - 상기 기판은 트랜치 분리 영역을 포함함 - ;
    공통 마스킹 단계에서, 상기 마스킹 물질을 통해 상기 반도전성 물질 내로 제1 트랜치를 형성하고 상기 마스킹 물질을 통해 상기 트랜치 분리 영역 위에 제2 접지형 분리 게이트 트랜치를 형성하는 단계; 및
    공통 성막 단계에서, 상기 제1 및 제2 트랜치 내에 게이트 물질을 성막하는 단계
    를 포함하는 전계 효과 트랜지스터 게이트 형성 방법.
  62. 삭제
  63. 삭제
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  65. 삭제
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  67. 삭제
  68. 삭제
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  70. 제1 게이트들 및 제2 접지형 분리 게이트들을 포함하는 트랜지스터 게이트 어레이를 포함하는 집적 회로를 형성하는 방법으로서,
    기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계 - 상기 기판은 트랜치 분리 영역들을 포함함 - ;
    상기 제1 게이트들에 대해 상기 마스킹 물질을 통해 상기 반도전성 물질 내로 제1 트랜치들을 형성하는 단계;
    상기 제2 접지형 분리 게이트들에 대해 상기 마스킹 물질을 통해 상기 트랜치 분리 영역들 내로 제2 접지형 분리 게이트 트랜치들을 형성하는 단계; 및
    상기 제1 및 제2 트랜치들 내에 게이트 물질을 성막하는 단계
    를 포함하는 집적 회로 형성 방법.
  71. 삭제
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  82. 삭제
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  85. 제1항에 있어서,
    상기 마스킹 물질은 2개의 상이한 구성물을 포함하고, 상기 게이트 물질의 상기 평면의 최외곽 표면은 상기 2개의 상이한 구성물의 내부의 평면의 최외곽 표면과 동일평면에 있는(coplanar) 전계 효과 트랜지스터 형성 방법.
  86. 전계 효과 트랜지스터를 형성하는 방법으로서,
    기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계 - 상기 마스킹 물질은 외부 절연성 물질층 및 내부 절연성 물질층을 포함하고, 상기 외부 절연성 물질층은 상기 내부 절연성 물질층에 대하여 선택적으로 에칭가능함 - ;
    상기 마스킹 물질을 통해 상기 반도전성 물질 내로 트랜치를 형성하는 단계;
    상기 반도전성 물질의 상기 트랜치 내에 게이트 유전체 물질을 형성하는 단계;
    상기 마스킹 물질의 상기 트랜치 내 및 상기 반도전성 물질의 상기 트랜치의 상기 트렌치 내에 상기 게이트 유전체 물질 위에 게이트 물질을 성막하는 단계;
    상기 마스킹 물질의 상기 트랜치 내의 게이트 물질을 리세스하는 단계;
    상기 마스킹 물질 내의 상기 트랜치 내의 상기 리세스된 게이트 물질을, 절연성 물질로 캡핑하는 단계;
    상기 내부 절연성 물질층 및 상기 리세스된 게이트 물질 위에 수용된 캡핑 절연성 물질에 대하여 선택적으로 상기 외부 절연성 물질층을 에칭하는 단계;
    상기 외부 절연성 물질층을 에칭한 후, 상기 내부 절연성 물질층의 구성에 대한 공통 구성의 절연성 물질을 성막하는 단계;
    상기 게이트 물질 주위에 절연성 측벽 스페이서들을 유효하게 형성하기 위해 상기 내부 절연성 물질층의 구성에 대한 공통 구성의 상기 절연성 물질을 이방성으로 에칭하는 단계; 및
    소스/드레인 영역들을 형성하는 단계
    를 포함하는 전계 효과 트랜지스터 형성 방법.
  87. 전계 효과 트랜지스터를 형성하는 방법으로서,
    기판의 반도전성 물질 위에 마스킹 물질을 형성하는 단계;
    상기 마스킹 물질을 통해 상기 반도전성 물질 내로 트랜치를 형성하는 단계;
    상기 반도전성 물질의 상기 트랜치 내에 게이트 유전체 물질을 형성하는 단계;
    상기 마스킹 물질의 상기 트랜치 내 및 상기 반도전성 물질의 상기 트랜치의 상기 트렌치 내에 상기 게이트 유전체 물질 위에 게이트 물질을 성막하는 단계;
    상기 게이트 물질을 리세스하여, 상기 마스킹 물질의 상기 트렌치 내에 수용되는 최외각 표면을 갖도록 하는 단계;
    상기 마스킹 물질 내의 상기 트랜치 내의 상기 리세스된 게이트 물질을, 절연성 물질로 캡핑하는 단계;
    상기 마스킹 물질 내의 상기 트랜치 내의 상기 리세스된 게이트 물질을, 절연성 물질로 캡핑한 후에, 상기 마스킹 물질의 적어도 대부분을 제거하는 단계;
    상기 제거하는 단계 후에, 상기 기판 위에 절연성 물질을 성막하는 단계;
    상기 게이트 물질 주위에 절연성 측벽 스페이서들을 형성하기 위해 상기 절연성 물질을 이방성으로 에칭하는 단계; 및
    소스/드레인 영역들을 형성하는 단계
    를 포함하는 전계 효과 트랜지스터 형성 방법.
KR1020087019137A 2006-02-02 2007-01-23 전계 효과 트랜지스터들을 형성하는 방법들, 전계 효과트랜지스터 게이트들을 형성하는 방법들, 트랜지스터게이트 어레이 및 게이트 어레이에 대한 주변 회로를포함하는 집적 회로를 형성하는 방법들, 및 제1 게이트들및 제2 접지형 분리 게이트들을 포함하는 트랜지스터게이트 어레이를 포함하는 집적 회로를 형성하는 방법들 KR101010475B1 (ko)

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) * 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) * 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP5628471B2 (ja) * 2007-12-10 2014-11-19 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
US8859367B2 (en) 2010-07-09 2014-10-14 Micron Technology, Inc. Gate constructions of recessed access devices and methods of forming gate constructions of recessed access devices
KR101129922B1 (ko) * 2010-07-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR101205118B1 (ko) * 2011-03-11 2012-11-26 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9673102B2 (en) 2011-04-01 2017-06-06 Micron Technology, Inc. Methods of forming vertical field-effect transistor with self-aligned contacts for memory devices with planar periphery/array and intermediate structures formed thereby
KR20130064290A (ko) * 2011-12-08 2013-06-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP6299102B2 (ja) * 2012-08-07 2018-03-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN109427808B (zh) * 2017-08-30 2021-04-02 旺宏电子股份有限公司 半导体存储元件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040108247A (ko) * 2003-06-17 2004-12-23 삼성전자주식회사 반도체 메모리에서의 리세스 채널을 갖는 트랜지스터형성방법 및 그에 따른 구조
KR20050040516A (ko) * 2003-10-29 2005-05-03 삼성전자주식회사 반도체 장치에서의 저항 소자 형성방법.
KR20050062019A (ko) * 2003-12-19 2005-06-23 삼성전자주식회사 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법

Family Cites Families (294)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5681974A (en) 1979-12-07 1981-07-04 Toshiba Corp Manufacture of mos type semiconductor device
KR920010461B1 (ko) 1983-09-28 1992-11-28 가부시끼가이샤 히다찌세이사꾸쇼 반도체 메모리와 그 제조 방법
EP0203146B1 (en) * 1984-11-27 1989-05-24 AT&T Corp. Trench transistor
GB2190789B (en) 1986-04-17 1990-05-09 Plessey Co Plc System for optically coupling components of integrated circuits
US4722910A (en) 1986-05-27 1988-02-02 Analog Devices, Inc. Partially self-aligned metal contact process
US4835741A (en) 1986-06-02 1989-05-30 Texas Instruments Incorporated Frasable electrically programmable read only memory cell using a three dimensional trench floating gate
US5160491A (en) 1986-10-21 1992-11-03 Texas Instruments Incorporated Method of making a vertical MOS transistor
JPS63183691A (ja) 1987-01-26 1988-07-29 Mitsubishi Electric Corp 半導体記憶装置
FR2625044B1 (fr) * 1987-12-18 1990-08-31 Commissariat Energie Atomique Transistor mos a extremite d'interface dielectrique de grille/substrat relevee et procede de fabrication de ce transistor
US4979004A (en) 1988-01-29 1990-12-18 Texas Instruments Incorporated Floating gate memory cell and device
DE3902701A1 (de) 1988-01-30 1989-08-10 Toshiba Kawasaki Kk Verfahren zur herstellung einer halbleiteranordnung
US5014110A (en) 1988-06-03 1991-05-07 Mitsubishi Denki Kabushiki Kaisha Wiring structures for semiconductor memory device
JPH0294477A (ja) 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
US5108938A (en) 1989-03-21 1992-04-28 Grumman Aerospace Corporation Method of making a trench gate complimentary metal oxide semiconductor transistor
US5021355A (en) 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
US5107459A (en) 1990-04-20 1992-04-21 International Business Machines Corporation Stacked bit-line architecture for high density cross-point memory cell array
JPH0834302B2 (ja) 1990-04-21 1996-03-29 株式会社東芝 半導体記憶装置
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5244824A (en) 1990-09-05 1993-09-14 Motorola, Inc. Trench capacitor and transistor structure and method for making the same
US5047117A (en) 1990-09-26 1991-09-10 Micron Technology, Inc. Method of forming a narrow self-aligned, annular opening in a masking layer
KR960001611B1 (ko) 1991-03-06 1996-02-02 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
US5122848A (en) 1991-04-08 1992-06-16 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
KR940006679B1 (ko) 1991-09-26 1994-07-25 현대전자산업 주식회사 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법
US5467305A (en) 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US5254218A (en) 1992-04-22 1993-10-19 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
US5573837A (en) 1992-04-22 1996-11-12 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
JP2748072B2 (ja) 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
US5281548A (en) 1992-07-28 1994-01-25 Micron Technology, Inc. Plug-based floating gate memory
JP2889061B2 (ja) 1992-09-25 1999-05-10 ローム株式会社 半導体記憶装置およびその製法
JP3311070B2 (ja) 1993-03-15 2002-08-05 株式会社東芝 半導体装置
US5358879A (en) 1993-04-30 1994-10-25 Loral Federal Systems Company Method of making gate overlapped lightly doped drain for buried channel devices
WO1994027325A1 (en) * 1993-05-07 1994-11-24 Vlsi Technology, Inc. Integrated circuit structure and method
JPH0778977A (ja) * 1993-09-09 1995-03-20 Toshiba Corp 半導体装置
KR0141218B1 (ko) 1993-11-24 1998-07-15 윤종용 고집적 반도체장치의 제조방법
US5514604A (en) 1993-12-08 1996-05-07 General Electric Company Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making
US5532089A (en) 1993-12-23 1996-07-02 International Business Machines Corporation Simplified fabrication methods for rim phase-shift masks
KR100362751B1 (ko) 1994-01-19 2003-02-11 소니 가부시끼 가이샤 반도체소자의콘택트홀및그형성방법
US5964750A (en) 1994-03-15 1999-10-12 Medolas Gesellschaft Fuer Medizintechnik Gmbh Laser catheter for bypass surgery
JP2658870B2 (ja) 1994-04-22 1997-09-30 日本電気株式会社 半導体記憶装置およびその製造方法
US5413949A (en) 1994-04-26 1995-05-09 United Microelectronics Corporation Method of making self-aligned MOSFET
US5446299A (en) 1994-04-29 1995-08-29 International Business Machines Corporation Semiconductor random access memory cell on silicon-on-insulator with dual control gates
US5841611A (en) 1994-05-02 1998-11-24 Matsushita Electric Industrial Co., Ltd. Magnetoresistance effect device and magnetoresistance effect type head, memory device, and amplifying device using the same
KR0151195B1 (ko) 1994-09-13 1998-10-01 문정환 박막 트랜지스터의 구조 및 제조방법
US5753947A (en) 1995-01-20 1998-05-19 Micron Technology, Inc. Very high-density DRAM cell structure and method for fabricating it
US5574621A (en) 1995-03-27 1996-11-12 Motorola, Inc. Integrated circuit capacitor having a conductive trench
US5567634A (en) * 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
DE19519160C1 (de) 1995-05-24 1996-09-12 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19524092C2 (de) 1995-07-01 1997-08-07 Hewlett Packard Gmbh Verfahren und Vorrichtung zum Komprimieren und Anzeigen digitaler Daten, insbesondere der Herzfrequenz von Kardiotokographen
JPH0982918A (ja) 1995-09-19 1997-03-28 Toshiba Corp 半導体記憶装置およびその製造方法
KR0179175B1 (ko) 1995-10-05 1999-03-20 문정환 반도체 메모리 장치 및 제조방법
US5854501A (en) 1995-11-20 1998-12-29 Micron Technology, Inc. Floating gate semiconductor device having a portion formed with a recess
US6420786B1 (en) 1996-02-02 2002-07-16 Micron Technology, Inc. Conductive spacer in a via
JP2751909B2 (ja) * 1996-02-26 1998-05-18 日本電気株式会社 半導体装置の製造方法
US6090700A (en) 1996-03-15 2000-07-18 Vanguard International Semiconductor Corporation Metallization method for forming interconnects in an integrated circuit
JP3219677B2 (ja) 1996-03-28 2001-10-15 三洋電機株式会社 ロッド選別システム
JP3226548B2 (ja) 1996-05-21 2001-11-05 シーメンス アクチエンゲゼルシヤフト 薄膜多層コンデンサ
JPH1022476A (ja) * 1996-07-02 1998-01-23 Sony Corp 容量素子
US5792687A (en) 1996-08-01 1998-08-11 Vanguard International Semiconductor Corporation Method for fabricating high density integrated circuits using oxide and polysilicon spacers
TW304290B (en) 1996-08-16 1997-05-01 United Microelectronics Corp The manufacturing method for semiconductor memory device with capacitor
TW308727B (en) * 1996-08-16 1997-06-21 United Microelectronics Corp Semiconductor memory device with capacitor (4)
US5739066A (en) 1996-09-17 1998-04-14 Micron Technology, Inc. Semiconductor processing methods of forming a conductive gate and line
US5714786A (en) 1996-10-31 1998-02-03 Micron Technology, Inc. Transistors having controlled conductive spacers, uses of such transistors and methods of making such transistors
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
JP4056588B2 (ja) 1996-11-06 2008-03-05 富士通株式会社 半導体装置及びその製造方法
US5714412A (en) 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof
KR19980064176A (ko) 1996-12-17 1998-10-07 윌리엄비.켐플러 집적 회로 유전체
JP4053647B2 (ja) 1997-02-27 2008-02-27 株式会社東芝 半導体記憶装置及びその製造方法
US5792690A (en) 1997-05-15 1998-08-11 Vanguard International Semiconductor Corporation Method of fabricating a DRAM cell with an area equal to four times the used minimum feature
US6337497B1 (en) 1997-05-16 2002-01-08 International Business Machines Corporation Common source transistor capacitor stack
US6054355A (en) 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US6072209A (en) 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US6191470B1 (en) 1997-07-08 2001-02-20 Micron Technology, Inc. Semiconductor-on-insulator memory cell with buried word and body lines
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US5869359A (en) 1997-08-20 1999-02-09 Prabhakar; Venkatraman Process for forming silicon on insulator devices having elevated source and drain regions
US6380026B2 (en) 1997-08-22 2002-04-30 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
DE19801095B4 (de) 1998-01-14 2007-12-13 Infineon Technologies Ag Leistungs-MOSFET
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6246083B1 (en) 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6097065A (en) 1998-03-30 2000-08-01 Micron Technology, Inc. Circuits and methods for dual-gated transistors
US6259142B1 (en) 1998-04-07 2001-07-10 Advanced Micro Devices, Inc. Multiple split gate semiconductor device and fabrication method
US6696746B1 (en) 1998-04-29 2004-02-24 Micron Technology, Inc. Buried conductors
US5972754A (en) 1998-06-10 1999-10-26 Mosel Vitelic, Inc. Method for fabricating MOSFET having increased effective gate length
US6767789B1 (en) 1998-06-26 2004-07-27 International Business Machines Corporation Method for interconnection between transfer devices and storage capacitors in memory cells and device formed thereby
US6458925B1 (en) 1998-08-03 2002-10-01 University Of Maryland, Baltimore Peptide antagonists of zonulin and methods for use of the same
KR100304717B1 (ko) 1998-08-18 2001-11-15 김덕중 트렌치형게이트를갖는반도체장치및그제조방법
US6362506B1 (en) 1998-08-26 2002-03-26 Texas Instruments Incorporated Minimization-feasible word line structure for DRAM cell
JP4322330B2 (ja) * 1998-09-04 2009-08-26 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
DE19845003C1 (de) 1998-09-30 2000-02-10 Siemens Ag Vertikaler Feldeffekttransistor mit innenliegendem ringförmigen Gate und Herstellverfahren
US6225669B1 (en) 1998-09-30 2001-05-01 Advanced Micro Devices, Inc. Non-uniform gate/dielectric field effect transistor
US6120952A (en) 1998-10-01 2000-09-19 Micron Technology, Inc. Methods of reducing proximity effects in lithographic processes
US6114205A (en) 1998-10-30 2000-09-05 Sony Corporation Epitaxial channel vertical MOS transistor
EP1003219B1 (en) 1998-11-19 2011-12-28 Qimonda AG DRAM with stacked capacitor and buried word line
US5977579A (en) 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
JP2000208762A (ja) * 1999-01-13 2000-07-28 Sony Corp 絶縁ゲ―ト電界効果トランジスタおよびその製造方法
US6383861B1 (en) 1999-02-18 2002-05-07 Micron Technology, Inc. Method of fabricating a dual gate dielectric
JP3973819B2 (ja) 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6180494B1 (en) 1999-03-11 2001-01-30 Micron Technology, Inc. Integrated circuitry, methods of fabricating integrated circuitry, methods of forming local interconnects, and methods of forming conductive lines
KR100282452B1 (ko) 1999-03-18 2001-02-15 김영환 반도체 소자 및 그의 제조 방법
JP2001024161A (ja) 1999-04-30 2001-01-26 Sony Corp 半導体メモリセル
US6297106B1 (en) 1999-05-07 2001-10-02 Chartered Semiconductor Manufacturing Ltd. Transistors with low overlap capacitance
US6306755B1 (en) 1999-05-14 2001-10-23 Koninklijke Philips Electronics N.V. (Kpenv) Method for endpoint detection during dry etch of submicron features in a semiconductor device
WO2000070622A1 (fr) 1999-05-14 2000-11-23 Hitachi, Ltd. Circuit de memorisation
DE19928781C1 (de) 1999-06-23 2000-07-06 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6392271B1 (en) 1999-06-28 2002-05-21 Intel Corporation Structure and process flow for fabrication of dual gate floating body integrated MOS transistors
US6187643B1 (en) 1999-06-29 2001-02-13 Varian Semiconductor Equipment Associates, Inc. Simplified semiconductor device manufacturing using low energy high tilt angle and high energy post-gate ion implantation (PoGI)
US6114735A (en) 1999-07-02 2000-09-05 Micron Technology, Inc. Field effect transistors and method of forming field effect transistors
US6214670B1 (en) * 1999-07-22 2001-04-10 Taiwan Semiconductor Manufacturing Company Method for manufacturing short-channel, metal-gate CMOS devices with superior hot carrier performance
US6630712B2 (en) 1999-08-11 2003-10-07 Advanced Micro Devices, Inc. Transistor with dynamic source/drain extensions
US6033963A (en) 1999-08-30 2000-03-07 Taiwan Semiconductor Manufacturing Company Method of forming a metal gate for CMOS devices using a replacement gate process
US6461915B1 (en) 1999-09-01 2002-10-08 Micron Technology, Inc. Method and structure for an improved floating gate memory cell
US6403442B1 (en) * 1999-09-02 2002-06-11 Micron Technology, Inc. Methods of forming capacitors and resultant capacitor structures
DE19943760C1 (de) 1999-09-13 2001-02-01 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
JP3450758B2 (ja) 1999-09-29 2003-09-29 株式会社東芝 電界効果トランジスタの製造方法
US6303518B1 (en) 1999-09-30 2001-10-16 Novellus Systems, Inc. Methods to improve chemical vapor deposited fluorosilicate glass (FSG) film adhesion to metal barrier or etch stop/diffusion barrier layers
US6255165B1 (en) 1999-10-18 2001-07-03 Advanced Micro Devices, Inc. Nitride plug to reduce gate edge lifting
TW432546B (en) 1999-11-25 2001-05-01 Taiwan Semiconductor Mfg Manufacturing method of copper damascene
US6383879B1 (en) 1999-12-03 2002-05-07 Agere Systems Guardian Corp. Semiconductor device having a metal gate with a work function compatible with a semiconductor device
US6323506B1 (en) 1999-12-21 2001-11-27 Philips Electronics North America Corporation Self-aligned silicon carbide LMOSFET
JP4860022B2 (ja) * 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
JP4363736B2 (ja) 2000-03-01 2009-11-11 新電元工業株式会社 トランジスタ及びその製造方法
US6306775B1 (en) * 2000-06-21 2001-10-23 Micron Technology, Inc. Methods of selectively etching polysilicon relative to at least one of deposited oxide, thermally grown oxide and nitride, and methods of selectively etching polysilicon relative to BPSG
US6399490B1 (en) 2000-06-29 2002-06-04 International Business Machines Corporation Highly conformal titanium nitride deposition process for high aspect ratio structures
DE10036725C2 (de) * 2000-07-27 2002-11-28 Infineon Technologies Ag Verfahren zur Herstellung einer porösen Isolierschicht mit niedriger Dielektrizitätskonstante auf einem Halbleitersubstrat
DE10038728A1 (de) 2000-07-31 2002-02-21 Infineon Technologies Ag Halbleiterspeicher-Zellenanordnung und Verfahren zu deren Herstellung
US6580137B2 (en) 2000-08-29 2003-06-17 Boise State University Damascene double gated transistors and related manufacturing methods
US6495474B1 (en) 2000-09-11 2002-12-17 Agere Systems Inc. Method of fabricating a dielectric layer
US6391720B1 (en) 2000-09-27 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Process flow for a performance enhanced MOSFET with self-aligned, recessed channel
US6340614B1 (en) 2000-10-03 2002-01-22 Vanguard International Semiconductor Corporation Method of forming a DRAM cell
JP2002151654A (ja) 2000-11-10 2002-05-24 Sharp Corp 誘電体キャパシタ素子及びその製造方法
US6552401B1 (en) 2000-11-27 2003-04-22 Micron Technology Use of gate electrode workfunction to improve DRAM refresh
US6348385B1 (en) 2000-11-30 2002-02-19 Chartered Semiconductor Manufacturing Ltd. Method for a short channel CMOS transistor with small overlay capacitance using in-situ doped spacers with a low dielectric constant
GB0029315D0 (en) 2000-12-01 2001-01-17 Koninkl Philips Electronics Nv Method of increasing the conductivity of a transparent conductive layer
US6621112B2 (en) * 2000-12-06 2003-09-16 Infineon Technologies Ag DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication
JP4635333B2 (ja) 2000-12-14 2011-02-23 ソニー株式会社 半導体装置の製造方法
US6864536B2 (en) 2000-12-20 2005-03-08 Winbond Electronics Corporation Electrostatic discharge protection circuit
KR100360414B1 (ko) 2001-01-05 2002-11-13 삼성전자 주식회사 트윈 비트 결함을 방지하는 실린더형 커패시터의 하부전극형성방법
US6300177B1 (en) 2001-01-25 2001-10-09 Chartered Semiconductor Manufacturing Inc. Method to form transistors with multiple threshold voltages (VT) using a combination of different work function gate materials
JP3944367B2 (ja) 2001-02-06 2007-07-11 松下電器産業株式会社 絶縁膜の形成方法及び半導体装置の製造方法
KR100388682B1 (ko) * 2001-03-03 2003-06-25 삼성전자주식회사 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법
US6759707B2 (en) 2001-03-08 2004-07-06 Micron Technology, Inc. 2F2 memory device system
DE10111755C1 (de) 2001-03-12 2002-05-16 Infineon Technologies Ag Verfahren zur Herstellung einer Speicherzelle eines Halbleiterspeichers
CA2340985A1 (en) 2001-03-14 2002-09-14 Atmos Corporation Interleaved wordline architecture
US6734510B2 (en) 2001-03-15 2004-05-11 Micron Technology, Ing. Technique to mitigate short channel effects with vertical gate transistor with different gate materials
JP4895430B2 (ja) 2001-03-22 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP3671854B2 (ja) 2001-04-05 2005-07-13 松下電器産業株式会社 シリコン系基板の表面処理方法
JP2002314072A (ja) 2001-04-19 2002-10-25 Nec Corp 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置
KR100525331B1 (ko) 2001-04-26 2005-11-02 가부시끼가이샤 도시바 반도체 장치
US6498062B2 (en) 2001-04-27 2002-12-24 Micron Technology, Inc. DRAM access transistor
US6509612B2 (en) 2001-05-04 2003-01-21 International Business Machines Corporation High dielectric constant materials as gate dielectrics (insulators)
US6624486B2 (en) 2001-05-23 2003-09-23 International Business Machines Corporation Method for low topography semiconductor device formation
DE10125967C1 (de) 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
JP2002353445A (ja) 2001-05-30 2002-12-06 Sony Corp 溝ゲート型電界効果トランジスタの製造方法
US6888198B1 (en) 2001-06-04 2005-05-03 Advanced Micro Devices, Inc. Straddled gate FDSOI device
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
JP4246929B2 (ja) 2001-06-29 2009-04-02 株式会社東芝 半導体記憶装置およびその製造方法
JP2003023150A (ja) 2001-07-10 2003-01-24 Sony Corp トレンチゲート型半導体装置及びその作製方法
KR100398955B1 (ko) 2001-08-02 2003-09-19 삼성전자주식회사 이이피롬 메모리 셀 및 형성 방법
DE10139827A1 (de) 2001-08-14 2003-03-13 Infineon Technologies Ag Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich
US6800899B2 (en) 2001-08-30 2004-10-05 Micron Technology, Inc. Vertical transistors, electrical devices containing a vertical transistor, and computer systems containing a vertical transistor
KR100431656B1 (ko) 2001-09-11 2004-05-17 삼성전자주식회사 반도체 장치의 제조 방법
JP2003092367A (ja) * 2001-09-19 2003-03-28 Oki Electric Ind Co Ltd 半導体素子の製造方法
US6825093B2 (en) 2001-09-28 2004-11-30 Infineon Technologies Ag Process window enhancement for deep trench spacer conservation
KR100400323B1 (ko) * 2001-11-01 2003-10-01 주식회사 하이닉스반도체 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
KR100436287B1 (ko) 2001-11-17 2004-06-16 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
US6724028B2 (en) * 2001-12-10 2004-04-20 Hans Gude Gudesen Matrix-addressable array of integrated transistor/memory structures
US6630720B1 (en) 2001-12-26 2003-10-07 Advanced Micro Devices, Inc. Asymmetric semiconductor device having dual work function gate and method of fabrication
US6563183B1 (en) 2001-12-31 2003-05-13 Advanced Micro Devices, Inc. Gate array with multiple dielectric properties and method for forming same
US6858500B2 (en) 2002-01-16 2005-02-22 Fuji Electric Co., Ltd. Semiconductor device and its manufacturing method
US6656748B2 (en) 2002-01-31 2003-12-02 Texas Instruments Incorporated FeRAM capacitor post stack etch clean/repair
DE10208249B4 (de) 2002-02-26 2006-09-14 Infineon Technologies Ag Halbleiterspeicher mit vertikalem Auswahltransistor
US6515325B1 (en) 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same
US6661042B2 (en) 2002-03-11 2003-12-09 Monolithic System Technology, Inc. One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
US6586808B1 (en) 2002-06-06 2003-07-01 Advanced Micro Devices, Inc. Semiconductor device having multi-work function gate electrode and multi-segment gate dielectric
WO2003105206A1 (en) 2002-06-10 2003-12-18 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
DE10226583B4 (de) 2002-06-14 2010-07-08 Qimonda Ag DRAM-Speicherzelle für schnellen Schreib-/Lesezugriff und Speicherzellenfeld
US6756625B2 (en) 2002-06-21 2004-06-29 Micron Technology, Inc. Memory cell and method for forming the same
JP3934507B2 (ja) 2002-08-08 2007-06-20 株式会社東芝 半導体記憶装置および半導体記憶装置の製造方法
US7071043B2 (en) 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US20040034587A1 (en) 2002-08-19 2004-02-19 Amberson Matthew Gilbert System and method for calculating intra-period volatility
US6838723B2 (en) 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US6818947B2 (en) 2002-09-19 2004-11-16 Fairchild Semiconductor Corporation Buried gate-field termination structure
US6645869B1 (en) 2002-09-26 2003-11-11 Vanguard International Semiconductor Corporation Etching back process to improve topographic planarization of a polysilicon layer
US7033891B2 (en) * 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
US6753228B2 (en) 2002-10-15 2004-06-22 Semiconductor Components Industries, L.L.C. Method of forming a low resistance semiconductor device and structure therefor
TW588413B (en) * 2002-11-07 2004-05-21 Winbond Electronics Corp Manufacturing method and device of memory with different depths of isolation trench
KR100481867B1 (ko) 2002-11-11 2005-04-11 삼성전자주식회사 강유전체 커패시터 및 그 제조 방법
US6645818B1 (en) 2002-11-13 2003-11-11 Chartered Semiconductor Manufacturing Ltd. Method to fabricate dual-metal gate for N- and P-FETs
US7250650B2 (en) 2002-11-21 2007-07-31 Infineon Technologies Ag Field-effect transistor structure and associated semiconductor memory cell
US7030436B2 (en) 2002-12-04 2006-04-18 Micron Technology, Inc. Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
KR100521369B1 (ko) 2002-12-18 2005-10-12 삼성전자주식회사 고속도 및 저전력 소모 반도체 소자 및 그 제조 방법
TW574746B (en) 2002-12-19 2004-02-01 Taiwan Semiconductor Mfg Method for manufacturing MOSFET with recessed channel
KR20040061967A (ko) 2002-12-31 2004-07-07 동부전자 주식회사 반도체 소자의 제조방법
TW578274B (en) * 2003-01-17 2004-03-01 Nanya Technology Corp Vertical flash memory cell with tip-shape floating gate and method therefor
JP4502173B2 (ja) 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2004247656A (ja) 2003-02-17 2004-09-02 Renesas Technology Corp 半導体装置及びその製造方法
US6956256B2 (en) 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
JP2004281736A (ja) 2003-03-17 2004-10-07 Nec Electronics Corp 半導体記憶装置
TW578328B (en) 2003-03-28 2004-03-01 Gemtek Technology Co Ltd Dual-frequency inverted-F antenna
KR100554163B1 (ko) * 2003-03-29 2006-02-22 한국전자통신연구원 수신된 광신호의 소광비 특성을 고려한 버스트 모드 광수신장치
KR100480645B1 (ko) 2003-04-01 2005-03-31 삼성전자주식회사 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법
FR2853319B1 (fr) * 2003-04-03 2005-05-06 Rhodia Chimie Sa Composition reticulable pour electrolyte de batterie
US6720232B1 (en) * 2003-04-10 2004-04-13 Taiwan Semiconductor Manufacturing Company Method of fabricating an embedded DRAM for metal-insulator-metal (MIM) capacitor structure
US6967143B2 (en) 2003-04-30 2005-11-22 Freescale Semiconductor, Inc. Semiconductor fabrication process with asymmetrical conductive spacers
TW587338B (en) 2003-05-06 2004-05-11 Mosel Vitelic Inc Stop structure of trench type DMOS device and its formation method
JP2004335031A (ja) 2003-05-09 2004-11-25 Toshiba Corp 半導体記憶装置
JP3913709B2 (ja) 2003-05-09 2007-05-09 株式会社東芝 半導体記憶装置
US7105406B2 (en) * 2003-06-20 2006-09-12 Sandisk Corporation Self aligned non-volatile memory cell and process for fabrication
US6818515B1 (en) 2003-06-23 2004-11-16 Promos Technologies Inc. Method for fabricating semiconductor device with loop line pattern structure
KR100521381B1 (ko) 2003-06-25 2005-10-12 삼성전자주식회사 모오스 전계 효과 트랜지스터의 제조 방법
KR100511045B1 (ko) 2003-07-14 2005-08-30 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7326619B2 (en) 2003-08-20 2008-02-05 Samsung Electronics Co., Ltd. Method of manufacturing integrated circuit device including recessed channel transistor
US6784069B1 (en) * 2003-08-29 2004-08-31 Micron Technology, Inc. Permeable capacitor electrode
US7067385B2 (en) 2003-09-04 2006-06-27 Micron Technology, Inc. Support for vertically oriented capacitors during the formation of a semiconductor device
US7125781B2 (en) 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
KR100546378B1 (ko) 2003-09-09 2006-01-26 삼성전자주식회사 리세스 채널을 가지는 트랜지스터 제조 방법
US6844591B1 (en) 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
JP2005093808A (ja) 2003-09-18 2005-04-07 Fujio Masuoka メモリセルユニット、それを備えてなる不揮発性半導体記憶装置及びメモリセルアレイの駆動方法
US7184298B2 (en) 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
US7468311B2 (en) 2003-09-30 2008-12-23 Tokyo Electron Limited Deposition of silicon-containing films from hexachlorodisilane
JP2005142203A (ja) * 2003-11-04 2005-06-02 Elpida Memory Inc 半導体装置およびその製造方法
US20050104156A1 (en) 2003-11-13 2005-05-19 Texas Instruments Incorporated Forming a semiconductor structure in manufacturing a semiconductor device using one or more epitaxial growth processes
KR100521383B1 (ko) 2003-11-17 2005-10-12 삼성전자주식회사 소자분리막 상에 형성된 소오스/드레인을 갖는 반도체소자 및 그 제조방법
JP2005175090A (ja) 2003-12-09 2005-06-30 Toshiba Corp 半導体メモリ装置及びその製造方法
JP4342970B2 (ja) 2004-02-02 2009-10-14 株式会社東芝 半導体メモリ装置及びその製造方法
KR100540371B1 (ko) 2004-03-02 2006-01-11 이태복 고 내압용 반도체 소자 및 그 제조방법
US7262089B2 (en) 2004-03-11 2007-08-28 Micron Technology, Inc. Methods of forming semiconductor structures
KR100614240B1 (ko) * 2004-06-10 2006-08-18 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7160788B2 (en) * 2004-08-23 2007-01-09 Micron Technology, Inc. Methods of forming integrated circuits
US7122425B2 (en) 2004-08-24 2006-10-17 Micron Technology, Inc. Methods of forming semiconductor constructions
US7202127B2 (en) * 2004-08-27 2007-04-10 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7285812B2 (en) 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
JP4083160B2 (ja) 2004-10-04 2008-04-30 株式会社東芝 半導体記憶装置およびｆｂｃメモリセルの駆動方法
US20060108667A1 (en) 2004-11-22 2006-05-25 Macronix International Co., Ltd. Method for manufacturing a small pin on integrated circuits or other devices
US20060113588A1 (en) 2004-11-29 2006-06-01 Sillicon-Based Technology Corp. Self-aligned trench-type DMOS transistor structure and its manufacturing methods
KR100640616B1 (ko) * 2004-12-21 2006-11-01 삼성전자주식회사 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법
US20060167741A1 (en) 2005-01-25 2006-07-27 Cisco Technology, Inc. System and method for designing a supply chain
DE102005008478B3 (de) * 2005-02-24 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung von sublithographischen Strukturen
JP2006237455A (ja) 2005-02-28 2006-09-07 Toshiba Corp 半導体装置とその製造方法
US7244659B2 (en) 2005-03-10 2007-07-17 Micron Technology, Inc. Integrated circuits and methods of forming a field effect transistor
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7682401B2 (en) * 2005-04-11 2010-03-23 Boston Scientific Scimed, Inc. Ureteral stent
JP4541220B2 (ja) 2005-04-13 2010-09-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7214621B2 (en) 2005-05-18 2007-05-08 Micron Technology, Inc. Methods of forming devices associated with semiconductor constructions
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
JP2006352005A (ja) 2005-06-20 2006-12-28 Toshiba Corp 強誘電体記憶装置およびその製造方法
US7517741B2 (en) 2005-06-30 2009-04-14 Freescale Semiconductor, Inc. Single transistor memory cell with reduced recombination rates
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7199005B2 (en) * 2005-08-02 2007-04-03 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7867845B2 (en) 2005-09-01 2011-01-11 Micron Technology, Inc. Transistor gate forming methods and transistor structures
JP4773182B2 (ja) 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
KR100843139B1 (ko) 2005-12-15 2008-07-02 삼성전자주식회사 오픈 비트 라인 구조를 갖는 멀티레벨 동적 메모리 장치 및그 구동 방법
US7495294B2 (en) * 2005-12-21 2009-02-24 Sandisk Corporation Flash devices with shared word lines
TWI293207B (en) 2006-01-11 2008-02-01 Promos Technologies Inc Dynamic random access memory structure and method for preparing the smae
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7495946B2 (en) * 2006-03-02 2009-02-24 Infineon Technologies Ag Phase change memory fabricated using self-aligned processing
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7349232B2 (en) 2006-03-15 2008-03-25 Micron Technology, Inc. 6F2 DRAM cell design with 3F-pitch folded digitline sense amplifier
US7351666B2 (en) * 2006-03-17 2008-04-01 International Business Machines Corporation Layout and process to contact sub-lithographic structures
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
JP2008004738A (ja) 2006-06-22 2008-01-10 Elpida Memory Inc 半導体装置及びその製造方法
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7755132B2 (en) 2006-08-16 2010-07-13 Sandisk Corporation Nonvolatile memories with shaped floating gates
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7495282B2 (en) * 2007-01-12 2009-02-24 Sandisk Corporation NAND memory with virtual channel
US7732275B2 (en) 2007-03-29 2010-06-08 Sandisk Corporation Methods of forming NAND flash memory with fixed charge
US7619311B2 (en) 2007-02-02 2009-11-17 Macronix International Co., Ltd. Memory cell device with coplanar electrode surface and method
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US7684245B2 (en) * 2007-10-30 2010-03-23 Atmel Corporation Non-volatile memory array architecture with joined word lines
KR101374323B1 (ko) 2008-01-07 2014-03-17 삼성전자주식회사 반도체 소자 및 그 제조방법
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8859367B2 (en) * 2010-07-09 2014-10-14 Micron Technology, Inc. Gate constructions of recessed access devices and methods of forming gate constructions of recessed access devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040108247A (ko) * 2003-06-17 2004-12-23 삼성전자주식회사 반도체 메모리에서의 리세스 채널을 갖는 트랜지스터형성방법 및 그에 따른 구조
KR20050040516A (ko) * 2003-10-29 2005-05-03 삼성전자주식회사 반도체 장치에서의 저항 소자 형성방법.
KR20050062019A (ko) * 2003-12-19 2005-06-23 삼성전자주식회사 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법

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