KR20090125494A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 구체적으로 기판의 셀부 및 페리부 상에 게이트를 형성하는 단계; 상기 게이트 표면에 제1 절연막을 증착하는 단계; 상기 제1 절연막을 포함하는 전면에 제1 층간절연막을 증착하는 단계; 상기 페리부의 제1 층간절연막을 제거하는 단계; 상기 페리부의 게이트 측벽에 다층 절연막 스페이서를 형성하는 단계; 상기 다층 절연막 스페이서가 형성된 페리부의 게이트 사이 기판에 접합 영역을 형성하는 단계; 상기 셀부 및 페리부 전면에 평탄화된 제2 층간절연막을 형성하는 단계; 및 상기 페리부의 접합 영역이 노출될 때까지 제2 층간절연막을 식각하여 슬릿형 비트라인 콘택홀을 형성하는 단계를 포함함으로써, 슬릿형 비트라인 콘택에 대한 불순물 주입 공정 시에 반도체 소자가 열화 되는 것을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
반도체 소자의 제조 방법에 관한 것으로, 구체적으로 슬릿(slit) 콘택을 적용한 비트라인 콘택을 포함하는 반도체 소자 제조 공정 시에, 랜딩 플러그 콘택을 형성한 다음 페리부의 접합 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
오늘날 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 예컨대, 제조 원가는 낮으면서, 고속의 데이터 액세스(access) 동작과 대용량의 저장 능력 및 집적도가 향상된 반도체 소자를 제조하기 위한 공정 설비나 공정 기술의 개발이 절실히 요구된다.
한편, 반도체 소자의 고집적화로 소자의 공정 마진이 점차 감소함에 따라, 게이트 라인의 길이(length)와 선폭(width)을 확보하거나, 소오스/드레인의 접합 영역을 형성하기 위한 공정 마진을 확보하는 것이 매우 어렵다. 이에, 제한된 셀 면적 내에 충분한 공정 마진을 가지는 새로운 구조의 트랜지스터를 제조하기 위한 방법에 대한 연구가 계속 되고 있다.
최근에는 접합 영역과, 하부 랜딩 플러그 콘택(landing plug contact: LPC) 및 상부 비트라인 배열 시에 오버레이 마진을 확보함과 동시에, 콘택 저항(Rc)을 감소시키기 위하여, 원형 비트라인 콘택 대신 장축과 단축을 가지는 슬릿(slit)형 콘택이 소자 양산 공정에 적용되고 있다. 예를 들면, 종래 0.068㎛ 직경의 원형의 비트라인 콘택 대신 장축 길이가 0.264㎛이고, 단축 길이가 0.083㎛인 슬릿형 비트라인 콘택을 적용하는 경우, 페리부에 형성된 N+ 접합 영역 및 P+ 접합 영역의 콘택 저항을 35% 이상 개선할 수 있었다(도 1a 및 1b 참조). 더욱이, PMOS 소자에서 원형의 비트라인 콘택을 적용하는 경우, 일정한 VG (게이트)값 하에서 낮은 Vt (문턱전압) 값이 가해지면 소오스에서 드레인으로 흐르는 전류(Id saturation) 값이 낮아져서 DIBL(Drain Induced Barrier Lowering; 이하“DIBL”이라 칭함)이 열화 되는 반면, 슬릿형 비트라인 콘택을 적용한 경우, 일정한 VG 값 하에서 낮은 Vt 값이 가해져도 소오스에서 드레인으로 흐르는 전류 값이 높기 때문에 DIBL이 열화 되는 것을 개선할 수 있다(도 2 참조). 이때, 전류 값은 드레인에서 소오스로 흐르는 (-) 전류 방향성으로 표시하였다.
종래 슬릿형 비트라인 콘택을 포함하는 반도체 소자의 제조 방법을 도 3a 내지 도 3d의 도면을 참고하여 설명한다. 이때, 상기 슬릿형 콘택은 커패시터 하부의 저장 전극 형성 공정에도 적용할 수 있다.
도 3a를 참조하면, 셀부(A)와 페리부(B)로 구획되고, 상기 셀부(A) 및 페리부(B) 상부에 게이트(12)가 형성된 반도체 기판(11)을 제조한다. 상기 게이트(12)를 마스크로 이용하는 자기정렬(self align) 방법으로 기판에 저농도 불순물 영역 인 엘디디(lightly doped drain; LDD) 접합 영역(미도시)을 형성한다.
상기 전면에 산화막(13)을 증착한 후, 페리부(B)의 산화막(13)을 선택적 식각하여 페리부(B)의 게이트(12) 측벽에 제1 스페이서(13-1)를 형성한다. 상기 제1 스페이서(13-1)가 구비된 게이트 전극(12)을 마스크로 페리부(B)에 고농도 불순물 주입 공정을 수행하여 P형 및 N형 접합 영역(15)을 형성한다.
도 3b를 참조하면, 상기 셀부(A)에 잔류하는 산화막을 모두 제거한 다음, 셀부 및 페리부의 게이트(12) 전면에 질화막(17)을 증착한다.
도 3c를 참조하면, 셀부의 게이트(12) 사이 질화막(17)을 선택적으로 제거하여 기판을 노출한 다음, 질화막(17)으로 코팅된 게이트(12)를 마스크로 이용하여 고농도 불순물 주입 공정을 선택적으로 수행함으로써, 셀부(A)의 접합 영역(미도시)을 형성한다. 결과물 전면에 평탄화된 제1 층간절연막(19)을 형성한다.
이어서, 상기 셀부(A)의 게이트(12) 사이의 제1 층간절연막(19)을 제거한 다음, 폴리층을 매립하여 비트라인과 접속되는 랜딩 플러그 콘택(21)을 형성한다.
도 3d를 참조하면, 제1 층간절연막(19)과 랜딩 플러그 콘택(21) 전면에 평탄화된 제2 층간절연막(23)을 증착한 다음, 상기 제2 층간절연막(23)을 식각하여 셀부(A)의 랜딩 플러그 콘택(21)과 접속된 슬릿형 비트라인 콘택홀(미도시) 및 페리부(B)의 접합 영역(15)을 노출하는 슬릿형 비트라인 콘택홀(미도시)을 형성한다.
이어서, 상기 슬릿형 비트라인 콘택홀(미도시)을 도전 물질로 매립하여 슬릿형 비트라인 콘택(25)을 형성한다. 후속 공정으로 상기 비트라인 콘택(25)에 대한 후속 불순물 주입 공정 단계를 수행한다.
한편, 반도체 소자의 고집적화에 따라 게이트 선폭 크기가 감소하면서 상기 슬릿형 비트라인 콘택을 형성하기 위한 도 3d의 식각 공정을 수행할 때, 종래 사각형 또는 원형 콘택에 비하여 슬릿형 비트라인 콘택을 안정하게 형성하기가 매우 어렵다. 즉, 슬릿형 콘택의 경우, 선폭 변동의 변화가 크기 때문에 슬릿형 콘택 마스크 패턴의 오정렬이 유발되어 콘택 위치가 시프트(shift) 되는 경우, 콘택 식각 공정 시에 페리부의 접합 영역 대신 게이트 측벽 스페이서가 손상되면서, 게이트가 일부가 노출된다. 그 결과, 후속 불순물 주입 공정 시에 노출된 게이트와, 슬릿형 콘택홀 간의 공정 마진 부족으로 DIBL 및 GIDL (Gate Induced drain Leakage) 특성이 더욱 취약해 지는 부작용(side effect)이 발생한다.
본 발명은 슬릿형 비트라인 콘택을 포함하는 고집적 된 반도체 소자 제조 공정 시에, 셀부의 랜딩 플러그 콘택을 먼저 형성하고, 페리부의 게이트 표면에 질화막/산화막/질화막으로 이루어진 3층 구조의 측벽 스페이서를 형성한 다음, 슬릿형 비트라인 콘택홀을 형성하는 단계를 포함함으로써, 슬릿형 콘택 크기 변동에 의해 반도체 소자의 DIBL 특성이 열화 되는 것을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에서는
기판의 셀부 및 페리부 상에 게이트를 형성하는 단계;
상기 게이트 표면에 제1 절연막을 증착하는 단계;
상기 제1 절연막을 포함하는 전면에 제1 층간절연막을 증착하는 단계;
상기 페리부의 제1 층간절연막을 제거하는 단계;
상기 페리부의 게이트 측벽에 다층 절연막 스페이서를 형성하는 단계;
상기 다층 절연막 스페이서가 형성된 페리부의 게이트 사이 기판에 접합 영역을 형성하는 단계;
상기 셀부 및 페리부 전면에 평탄화된 제2 층간절연막을 형성하는 단계; 및
상기 페리부의 접합 영역이 노출될 때까지 제2 층간절연막을 식각하여 슬릿형 비트라인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 의 제조 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 방법은 제1 절연막을 증착하기 전 기판에 LDD 형성 단계 및 할로(Halo) 주입 영역을 형성하는 단계를 더 포함할 수 있다.
상기 제1 절연막은 질화막이다.
본 발명의 방법은 제1 층간절연막 증착 후, 페리부의 제1 층간절연막을 제거하기 전에 상기 셀부의 게이트 사이에 랜딩 플러그 콘택을 형성하는 단계를 더 포함한다.
본 발명의 일 실시예에 있어서, 상기 페리부의 제1 층간절연막을 제거하는 단계는 제1 층간절연막을 포함하는 전면에 포토레지스트막을 형성하고, 상기 포토레지스트막을 선택적 패터닝하여 상기 페리부의 제1 층간절연막을 노출한 다음, BOE(buffer oxide etchant)를 이용하는 습식 식각 공정으로 상기 페리부의 제1 층간절연막을 제거하는 단계를 포함한다.
이때, 이전 단계에서 형성된 제1 절연막이 페리부의 LDD 영역과 할로 영역 및 필드 산화막 영역을 보호하는 베리어의 역할을 수행함으로써, 상기 제1 층간절연막 식각 공정 시에 기판 손상을 방지할 수 있다.
상기 페리부의 다층 절연막 스페이서 형성 방법은 상기 셀부의 제1 층간절연막 및 페리부의 제1 절연막이 증착된 게이트 전면에 제2 절연막을 증착하는 단계; 상기 제2 절연막을 식각하여 페리부의 게이트 측벽에 제1 스페이서를 형성하는 단계; 상기 셀부의 제1 층간절연막 및 상기 페리부의 제1 스페이서가 형성된 게이트 전면에 제3 절연막을 증착하는 단계; 및 상기 제3 절연막을 2차 이방성 식각하여 페리부의 게이트 측벽에 제2 스페이서를 형성하는 단계를 포함한다.
이때, 상기 제2 절연막은 화학기상 증착 (chemical vapor deposition; 이하 “CVD”라 칭함) 방법으로 형성한 실리콘 산화막(SiO2) 등의 산화막을 이용하며, 게이트 최소 선폭에 대하여 약 10∼30%, 바람직하게는 20% 두께로 증착한다. 또한, 상기 제3 절연막은 CVD 방법으로 형성하는 실리콘 질화막 (Si3N4) 등의 질화막을 들 수 있으며, 게이트 최소 선폭에 대하여 10∼50%, 바람직하게는 약 40% 두께로 증착한다. 상기 측벽 스페이서 전체 두께는 상기 제2 및 제3 절연막의 증착 두께로 조절할 수 있다. 구체적으로 상기 제2 및 제3 절연막의 전체 두께는 상기 제1 절연막 두께에 대하여 2∼3배 두께로 형성된다.
아울러, 상기 페리부의 게이트 측벽에 3층 구조의 스페이서를 형성하기 위한 이방성 전면 식각 공정 시에 셀부 상에 형성된 제2 절연막과 제3 절연막에 의해 셀부의 게이트 상부가 손상되는 것을 방지할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 층간절연막은 상기 다층 절연막 스페이서와 식각 선택비가 상이한 물질이라면 특별히 제한하지 않으며, 특히 상기 제2 층간절연막은 상기 제3 절연막과 식각 선택비가 상이한 물질이라면 특별히 제한하지 않는다. 구체적으로 상기 제2 층간절연막은 CVD 계열의 실리콘 산화막을 들 수 있다. 또한, 제2 층간절연막 형성 후, 셀부와 페리부의 단차를 제거하기 위하여 CMP 공정과 같은 평탄화 공정을 실시할 수 있다.
본 발명의 일 실시예에서 상기 슬릿형 비트라인 콘택홀의 단축: 장축 비율은 1:3∼4이다.
상기 슬릿형 비트라인 콘택은 상기 슬릿형 비트라인 콘택홀을 형성하고, 상기 비트라인 콘택홀 내부에 도전 물질을 매립하여 슬릿형 비트라인 콘택을 형성한 다음, 상기 슬릿형 비트라인 콘택에 대한 추가 불순물 주입 공정을 실시하는 단계를 더 포함하여 형성한다.
전술한 바와 같이, 본 발명의 방법에서는 셀부에 랜딩 플러그 콘택을 먼저 형성하고, 페리부의 게이트 측벽에 식각 베리어 역할을 수행하는 3층 스페이서를 형성함으로써, 후속 비트라인 콘택홀을 형성하기 위한 자기 정렬 식각 공정 시에 슬릿형 비트라인 콘택홀의 선폭 변동이나, 마스크 패턴 오정렬이 유발되어도, 게이트가 손상되는 방지할 수 있다. 따라서, 불순물 주입 공정 후에 유발하는 반도체 소자의 DIBL 특성이 열화되는 단점을 개선할 수 있다.
본 발명에서는 랜딩 플러그 콘택 형성 단계와, 페리부의 스페이서 및 접합 영역 형성 단계 순서를 변경함으로써, 비트라인 콘택 형성 공정 시 유발되는 DIBL 및 GIDL 특성이 취약해 지는 단점을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세하게 설명한다. 아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아 야할 것이다.
도 4a 내지 도 4f는 본 발명의 슬릿형 비트라인 콘택을 포함하는 반도체 소자의 제조 방법을 도시한다.
도 4a를 참조하면, 셀부(A')와 페리부(B')를 구비한 기판(111) 상에 밀도가 상이한 게이트(112)를 형성한다.
상기 게이트(112)를 마스크로 이용하는 자기정렬 방법으로 기판에 저농도 불순물 영역인 LDD 접합 영역(미도시)과 할로 주입 영역(미도시)을 형성한다.
도 4b를 참조하면, 상기 셀부(A') 및 페리부(B')의 게이트(112) 표면에 질화막을 증착하여 제1 절연막(113)을 형성한다.
도 4c를 참조하면, 상기 제1 절연막(113)을 포함하는 전면에 제1 층간절연막(115)을 증착한 다음, 상기 게이트(112) 상부가 노출될 때까지 평탄화를 위한 CMP 공정을 실시한다.
이어서, 상기 셀부(A')의 활성 영역이 노출될 때까지 셀부의 게이트(112) 사이의 제1 층간절연막(115)을 식각한 다음, 폴리실리콘층을 매립하여 랜딩 플러그 콘택(117)을 형성한다.
도 4d를 참조하면, 상기 제1 층간절연막(115) 전면에 포토레지스트막(미도시)을 형성한다. 상기 포토레지스트막(미도시)을 선택적으로 패터닝하여 페리부의 제1 층간절연막(115)을 노출하는 포토레지스트 패턴(119)을 형성한다. 이어서, BOE를 이용하는 습식 식각 공정으로 상기 페리부에 노출된 제1 층간절연막(115)을 제거함으로써, 페리부의 제1 절연막(113)이 증착된 게이트(112)를 노출한다.
도 4e를 참조하면, 상기 셀부(A')의 제1 층간절연막(115)과 페리부(B')에 노출된 제1 절연막(113) 전면에 제2 절연막(미도시)을 증착한다. 이때, 상기 페리부의 게이트 측벽에 형성되는 제2 절연막은 SiO2 등의 산화막을 이용하여 형성하되, 셀부 상에 형성된 게이트 최소 선폭에 대하여 약 30% 두께 이하, 바람직하게 10∼20% 두께로 증착한다. 상기 제2 절연막을 선택적 이방성 건식 식각하여 페리부(B')의 게이트(112) 측벽에 제1 스페이서(121)를 형성한다.
이어서, 상기 셀부(A')의 제1 층간절연막(119) 및 상기 페리부(B')의 제1 스페이서(121)가 형성된 게이트 전면에 제3 절연막(미도시)을 증착한다. 이때, 상기 페리부의 제2 절연막 표면에 형성되는 제3 절연막은 CVD 방법으로 형성한 실리콘 질화막 (Si3N4) 등의 질화막을 이용하여 형성하되, 그 두께는 셀부에 형성된 게이트 최소 선폭에 대하여 50% 두께 이하, 바람직하게 10∼40% 두께로 증착한다. 즉, 페리부의 게이트 측벽에 형성되는 상기 제2 절연막 및 상기 제3 절연막의 두께는 셀부의 게이트의 최소 선폭 비율에 따라 적절히 조절될 수 있다. 상기 제3 절연막을 선택적 이방성 건식 식각하여 페리부의 게이트 측벽에 제2 스페이서(123)를 형성한다. 그 결과, 페리부의 게이트(112) 측벽에는 3층 구조의 스페이서(113, 121, 123)가 형성된다. 이때, 상기 3층 스페이서를 형성하기 위한 이방성 식각 공정 시에 셀부 상에도 동일한 두께의 제2 절연막과 제3 절연막이 형성되어 있으므로, 셀부의 게이트 상부가 손상되는 것을 방지할 수 있다. 이때, 상기 제2 및 제3 절연막의 전체 두께는 상기 제1 절연막 두께에 대하여 2∼3배의 두께로 형성한다.
상기 3층 스페이서를 포함하는 게이트를 마스크로 이용하여 불순물 주입공정을 실시하여 페리부의 기판에 N+ 및 P+ 접합 영역(125)을 형성한다.
도 4f는 상기 셀부의 제1 층간절연막(119) 및 상기 페리부의 3층 스페이서(113, 121, 123)를 포함하는 게이트(112) 전면에 제2 층간절연막(127)을 증착한다. 상기 제2 층간절연막은 상기 제3 절연막과 식각 선택비가 상이한 물질이라면 특별히 제한하지 않으나, 구체적으로 CVD 방법으로 증착 가능한 실리콘 산화막을 들 수 있다. 상기 제2 층간절연막 형성 후, 셀부와 페리부의 단차를 제거하기 위하여 평탄화를 위한 CMP 공정을 실시한다.
이어서, 상기 제2 층간절연막(127) 전면에 포토레지스트막(미도시)을 형성하고, 상기 포토레지스트막을 포토리소그라피 공정으로 패터닝하여 슬릿형 개구부를 구비한 포토레지스트 패턴(미도시)을 형성한다. 상기 슬릿형 개구부를 구비한 포토레지스트 패턴(미도시)을 식각 마스크로 상기 페리부의 활성 영역이 노출될 때까지 상기 제2 층간절연막(127)을 자기 정렬 식각 방법으로 식각하여 슬릿형 비트라인 콘택홀(미도시)을 형성한다.
이어서, 상기 슬릿형 비트라인 콘택홀(미도시)을 도전 물질로 매립하여 슬릿형 비트라인 콘택(129)을 형성한다. 상기 슬릿형 비트라인 콘택의 저항을 감소시키기 위하여, 상기 비트라인 콘택에 대한 후속 불순물 주입 공정 단계를 추가로 실시한다.
도 1a는 원형 콘택을 구비한 반도체 소자와 슬릿형 콘택을 구비한 반도체 소자의 P형 접합 영역의 콘택 저항을 비교한 그래프.
도 1b는 원형 콘택을 구비한 반도체 소자와 슬릿형 콘택을 구비한 반도체 소자의 N형 접합 영역의 콘택 저항을 비교한 그래프.
도 2는 원형 콘택을 구비한 반도체 소자와 슬릿형 콘택을 구비한 반도체 소자의 DIBL 열화 정도를 비교한 그래프.
도 3a 내지 도 3d는 종래 슬릿형 비트라인 콘택을 포함하는 반도체 소자의 제조 방법을 도시한 공정 개략도.
도 4a 내지 도 4f는 본 발명의 슬릿형 비트라인 콘택을 포함하는 반도체 소자의 제조 방법을 도시한 공정 개략도.
<도면의 주요 부분에 대한 간단한 설명>
11, 111: 기판 12, 112: 게이트
13: 산화막 13-1: 제1 스페이서
15: P형 및 N형 접합 영역 17: 질화막
19: 제1 층간절연막 21: 랜딩 플러그 콘택
23: 제2 층간절연막 25: 비트라인 콘택
113: 제1 절연막 115: 제1 층간절연막
117: 랜딩 플러그 콘택 119: 포토레지스트 패턴
121: 제1 스페이서 123: 제2 스페이서
125: N+ 및 P+ 접합 영역 127: 제2 층간절연막
129: 슬릿형 비트라인 콘택
A, A': 셀부 B, B': 페리부

Claims (12)

  1. 기판의 셀부 및 페리부 상에 게이트를 형성하는 단계;
    상기 게이트 표면에 제1 절연막을 증착하는 단계;
    상기 제1 절연막을 포함하는 전면에 제1 층간절연막을 증착하는 단계;
    상기 페리부의 제1 층간절연막을 제거하는 단계;
    상기 페리부의 게이트 측벽에 다층 절연막 스페이서를 형성하는 단계;
    상기 다층 절연막 스페이서가 형성된 페리부의 게이트 사이 기판에 접합 영역을 형성하는 단계;
    상기 셀부 및 페리부 전면에 평탄화된 제2 층간절연막을 형성하는 단계; 및
    상기 페리부의 접합 영역이 노출될 때까지 제2 층간절연막을 식각하여 슬릿형 비트라인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 제1 절연막을 형성하기 전, 기판에 LDD 영역 및 할로(Halo) 주입 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 1에 있어서,
    상기 제1 층간절연막 증착 후, 페리부의 제1 층간절연막을 제거하기 전에 상 기 셀부의 게이트 사이에 랜딩 플러그 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 1에 있어서,
    상기 페리부의 제1 층간절연막을 제거하는 단계는
    제1 층간절연막을 포함하는 전면에 포토레지스트막을 형성하고,
    상기 포토레지스트막을 선택적 패터닝하여 상기 페리부의 제1 층간절연막을 노출한 다음, BOE를 이용하는 습식 식각 공정으로 상기 페리부의 제1 층간절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 1에 있어서,
    상기 페리부의 다층 절연막 스페이서는
    상기 셀부의 제1 층간절연막 및 페리부의 제1 절연막이 증착된 게이트 전면에 제2 절연막을 증착하는 단계;
    상기 제2 절연막을 식각하여 페리부의 게이트 측벽에 제1 스페이서를 형성하는 단계;
    상기 셀부의 제1 층간절연막 및 상기 페리부의 제1 스페이서가 형성된 게이트 전면에 제3 절연막을 증착하는 단계; 및
    상기 제3 절연막을 식각하여 페리부의 게이트 측벽에 제2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 5에 있어서,
    상기 제2 절연막은 화학기상 증착법으로 형성된 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 5에 있어서,
    상기 제2 절연막 두께는 셀부의 게이트 최소 선폭에 대하여 10∼30%인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 5에 있어서,
    상기 제3 절연막은 화학기상 증착법으로 형성된 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 5에 있어서,
    상기 제3 절연막 두께는 셀부의 게이트 최소 선폭에 대하여 10∼50%인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 1에 있어서,
    상기 제2 층간절연막은 다층 절연막 스페이서의 최상층 절연막과 식각 선택비가 상이한 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 1에 있어서,
    상기 슬릿형 비트라인 콘택홀의 단축: 장축 비율은 1:3∼4인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 1에 있어서,
    상기 슬릿형 비트라인 콘택홀 형성 후,
    상기 비트라인 콘택홀 내부에 도전 물질을 매립하여 슬릿형 비트라인 콘택을 형성하는 단계; 및 상기 슬릿형 비트라인 콘택에 대한 추가 불순물 주입 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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