CN101587824A - 套准标记及其制造方法 - Google Patents
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Abstract
本发明涉及集成电路制造中的光刻套准。为了解决目前集成电路制造中，由于介质层或金属层的覆盖导致的套准标记形貌不清晰的问题，本发明公开了一种套准标记及其制造方法。本发明提供的套准标记的制造方法包括步骤：在硅片衬底的介质层上形成第一套准标记；在所述第一套准标记的正上方形成至少一层第二套准标记。本发明提供的套准标记包括：在硅片衬底的介质层上形成有第一套准标记；在所述第一套准标记的正上方形成有至少一层第二套准标记。本发明用于集成电路制造中的光刻套准，尤其是DMOS管的光刻套准。
Description
技术领域
本发明涉及集成电路制造，尤其涉及集成电路制造中的光刻套准。
背景技术
MOS管为金属-氧化物-半导体场效应晶体管(Metal-Oxide-SemiconductorField Effect Transistor)的简称，具有双扩散自对准结构的MOS管称为DMOS管。DMOS管具有漏端击穿电压高，导通电阻小及电流驱动能力高的特点，具有良好的开关性能。因此DMOS管常应用于大电流与高电压场合，而大电流与高电压的要求又限制了在制作晶片时，必须采用较厚的铝层。但是厚的铝层覆盖在前层留下的光刻套准标记上时，会严重影响到套准标记的形貌，如图1所示，硅片100上设置了套准标记200，套准标记上面覆盖了厚的铝层300后，导致套准标记的形貌模糊，使得光刻机在套准过程中发生困难。
在传统的DMOS工艺中，通过三种方法：控制铝层的厚度、改善铝层质量，或者是增加前层介质厚度刻蚀出高的套准标记，来改善光刻套准效果。方法一控制铝层厚度的确可以达到改善光刻套准效果的目的，但这与DMOS产品需通过大电流的要求违背，过薄的铝层无法通过大电流，承担大电压，所以这个方法只能在一定程度内起到作用，但无法从根本上解决问题；方法二改善铝层质量，可以改善套准标记表面的光学性质，但是对于很厚的铝层，标记轮廓仍然不是很清晰，所以效果并不明显；方法三增加前层介质厚度，刻蚀出高的套准标记，可以改善厚铝层的光刻套准效果，但这需改变前层介质生长的工艺，并且过于厚的介质层并不是前层所需要的，对DMOS管的性能也会产生影响。
在实现上述改善DMOS管套准效果的过程中，发明人发现现有技术中至少存在如下问题：传统的这些方法，在改善套准标记的清晰度方面都不是十分明显，并且优化空间有限，有些甚至限制了DMOS管使用于大电流、高电压场合的要求，影响了DMOS管的本身性能。
发明内容
本发明的一个实施例提供一种套准标记的制造方法，用于解决在集成电路制造过程中，当晶片上覆盖了厚介质层或金属层后，套准标记的形貌不清晰且优化空间有限的问题。
为达到上述目的，本发明实施例套准标记的制造方法采用的技术方案为：
一种套准标记的制造方法，包括步骤：
在硅片衬底的介质层上形成第一套准标记；
在所述第一套准标记的正上方形成至少一层第二套准标记。
本发明实施例提供的套准标记的制造方法，通过在第一套准标记的正上方再形成至少一层第二套准标记，将套准标记的位置提高，当晶片上覆盖了厚介质层或金属层后套准标记的形貌依然清晰。由于在制造过程中可以控制第二套准标记的层数，因此本发明能够实现套准标记较大的优化空间。
本发明的另一个实施例提供一种套准标记，用于解决在集成电路制造过程中，当晶片上覆盖了厚介质层或金属层后，套准标记的形貌不清晰且优化空间有限的问题。
为达到上述目的，本发明实施例套准标记采用的技术方案为：
一种套准标记，包括：
在硅片衬底的介质层上形成有第一套准标记；
在所述第一套准标记的正上方形成有至少一层第二套准标记。
本发明实施例提供的套准标记，包括同一位置上的至少两个中心对齐的套准标记，将套准标记的位置提高，当晶片上覆盖了厚介质层或金属层后套准标记的形貌依然清晰。由于在制造过程中可以控制第二套准标记的层数，因此本发明套准标记有较大的优化空间。
附图说明
图1是现有技术中的套准标记的结构示意图；
图2是本发明实施例套准标记的结构示意图。
具体实施方式
下面结合附图对本发明实施例提供的套准标记的制造方法和套准标记进行详细描述。
本发明实施例套准标记制造方法用于集成电路制造过程中的光刻套准，避免在晶片上覆盖了厚的介质层或金属层后，导致套准标记的形貌不清晰，光刻机套准发生困难的问题。
下面以DMOS管的制造为例，对本发明实施例套准标记的制造方法进行说明。
本发明实施例套准标记制造方法包括步骤：
S1、在DMOS管的硅片衬底的介质层上形成第一套准标记。
在所述硅片衬底的介质层上生长一层二氧化硅(SiO2)薄膜；
在所述二氧化硅薄膜上涂覆光刻胶；
利用掩膜板对所述光刻胶进行曝光；
刻蚀所述经曝光处理的光刻胶和所述二氧化硅薄膜并由刻蚀后的二氧化硅薄膜形成第一套准标记。
本发明并不局限于此，也可以用其他物质形成第一套准标记，如氮化硅。
S2、在所述第一套准标记的正上方形成两层第二套准标记。
在所述第一套准标记上生长一层多晶硅(Poly)薄膜；
在所述多晶硅薄膜上涂覆光刻胶；
利用掩膜板对所述光刻胶进行曝光；
刻蚀所述经曝光处理的光刻胶和所述多晶硅薄膜并由刻蚀后的多晶硅薄膜形成第一层第二套准标记；
在所述第一层第二套准标记上生长一层硼磷硅酸盐玻璃(BPSG)薄膜；
在所述硼磷硅酸盐玻璃薄膜上涂覆光刻胶；
利用掩膜板对所述光刻胶进行曝光；
刻蚀所述经曝光处理的光刻胶和所述硼磷硅酸盐玻璃薄膜并由刻蚀后的硼磷硅酸盐玻璃薄膜形成第二层第二套准标记。
可以用其它磷硅玻璃形成第二层第二套准标记。
本发明实施例步骤S2优选形成两层第二套准标记，也可以选择只形成其中的一层第二套准标记。
在具体DMOS管套准标记的制造过程中，如果套准标记的位置不够高，还可以增加第二套准标记的层数。如还可以在第一套准标记的正上方利用二氧化硅或金属形成的第二套准标记，金属可以是铝(Al)、钛(Ti)等。
以上所述步骤S1和S2中，所述硅片衬底的介质层上的各套准标记的中心对齐。将位于上层的套准标记的尺寸设置成小于下层套准标记的尺寸为本发明的最佳实施方式，可以达到套准结构的稳定。但本发明并不局限于此，上层套准标记的尺寸也可以比下层套准标记大或一样大。
所述套准标记包括所有类型的光刻套准标记，可以是正方形、矩形或其他任何的光刻套准标记。
在制造上述套准标记的过程中，如果套准标记之间的间距太小，还可以将套准标记之间的间距调整大一些，但相应地也要调整光刻机的相关参数。
本发明实施例提供的套准标记的制造方法，通过在第一层套准标记的上方制造至少一层第二套准标记，所述各套准标记中心对齐，将套准标记的高度提高，在将DMOS管覆盖了厚金属层如铝之后，套准标记的形貌依然清晰，光刻机能够清楚准确的找到套准标记进行套准并光刻。在将套准标记之间的间距增大之后，也改善了间距太小的套准标记上覆盖厚铝后由于侧壁薄膜效应导致的标记形貌不清晰的问题。
本发明实施例套准标记用于集成电路制造过程中的光刻套准，避免在晶片上覆盖了厚的介质层或金属层后，导致套准标记的形貌不清晰，光刻机套准发生困难的问题。
下面以DMOS管的套准标记为例，对本发明实施例套准标记进行说明。
如图2所示，本发明实施例套准标记包括：
在DMOS管的硅片衬底100的介质层上形成有第一套准标记200；
在所述第一套准标记的正上方形成有两层第二套准标记。
所述第一套准标记由二氧化硅形成。
第一层第二套准标记210由多晶硅形成，第二层第二套准标记220由硼磷硅酸盐玻璃形成。
本发明并不局限于此，所述第一套准标记也可以由其他物质形成，如氮化硅；所述第二层第二套准标记可以由其他磷硅玻璃形成。
以上所述第二套准标记的层数可以为两层之外的其他层数，如可以只有一层或多于两层。第二套准标记可以还可以由二氧化硅或金属形成，金属可以是铝、钛等。
以上所述的套准标记中，所述硅片衬底的介质层上的各套准标记的中心对齐。将位于上层的套准标记的尺寸设置成小于下层套准标记的尺寸为本发明的最佳实施方式，可以达到套准结构的稳定。但本发明并不局限于此，上层套准标记的尺寸也可以比下层大或一样大。
所述套准标记包括所有类型的光刻套准标记，可以是正方形、矩形或其他任何的光刻套准标记。
如果套准标记之间的间距较小，在覆盖了厚金属层如铝层之后，由于薄膜的侧壁覆盖性能，即使标记位置升高了但标记形貌依然不清晰，套准标记之间的间距可以适当增大，但相应地需要调整光刻机的参数。
本发明实施例提供的套准标记，包括在第一套准标记正上方的至少一层第二套准标记，各套准标记之间的中心对齐，套准标记的高度升高了，因此避免了在DMOS管制造中容易出现的套准标记在覆盖了厚金属层如铝层之后标记形貌不清晰，导致光刻机在套准过程中发生困难的问题。在增大了间距太小的套准标记之间的间距后，也使得套准标记在覆盖了厚金属层如铝层之后标记形貌依然清晰。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (10)
1、一种套准标记的制造方法，其特征在于，包括步骤：
在硅片衬底的介质层上形成第一套准标记；
在所述第一套准标记的正上方形成至少一层第二套准标记。
2、如权利要求1所述的套准标记的制造方法，其特征在于，所述形成第一套准标记的步骤包括：
在所述硅片衬底的介质层上生长一层薄膜；
在所述薄膜上涂覆光刻胶；
利用掩膜板对所述光刻胶进行曝光；
刻蚀所述经曝光处理的光刻胶和所述薄膜，并由刻蚀后的薄膜形成第一套准标记。
3、如权利要求1所述的套准标记的制造方法，其特征在于，所述形成第二套准标记的步骤包括：
在已形成的套准标记上生长另一层薄膜；
在所述另一层薄膜上涂覆光刻胶；
利用掩膜板对所述光刻胶进行曝光；
刻蚀所述经曝光处理的光刻胶和所述另一层薄膜，并由刻蚀后的所述另一层薄膜形成第二套准标记。
4、如权利要求1所述的套准标记的制造方法，其特征在于，所述硅片衬底的介质层上的各套准标记中心对齐。
5、如权利要求3所述的套准标记的制造方法，其特征在于，所述形成各层第二套准标记的薄膜分别为多晶硅、二氧化硅、磷硅玻璃或金属中的一种。
6、如权利要求1至5中任一项所述的套准标记的制造方法，其特征在于，所述第一套准标记形成于DMOS管的硅片衬底的介质层上。
7、一种套准标记，其特征在于，包括：
在硅片衬底的介质层上有第一套准标记，用于光刻机的光刻套准；
在所述第一套准标记的正上方有至少一层第二套准标记，用于增加套准标记的高度和光刻机的光刻套准。
8、如权利要求7所述的套准标记，其特征在于，所述硅片衬底的介质层上的各套准标记中心对齐。
9、如权利要求8所述的套准标记，其特征在于，所述各层第二套准标记由多晶硅、二氧化硅、磷硅玻璃或金属中的一种形成。
10、如权利要求7至9任一项所述的套准标记，其特征在于，所述第一套准标记形成于DMOS管的硅片衬底的介质层上。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013170725A1 (zh) * | 2012-05-15 | 2013-11-21 | 无锡华润上华科技有限公司 | 半导体器件制造方法及半导体器件 |
| CN103426811A (zh) * | 2012-05-15 | 2013-12-04 | 无锡华润上华科技有限公司 | 半导体器件制造方法及半导体器件 |
| CN103426811B (zh) * | 2012-05-15 | 2016-02-17 | 无锡华润上华科技有限公司 | 半导体器件制造方法及半导体器件 |
| CN105702662A (zh) * | 2014-11-27 | 2016-06-22 | 中芯国际集成电路制造(上海)有限公司 | 套准标记及其形成方法 |
| CN105702662B (zh) * | 2014-11-27 | 2018-12-21 | 中芯国际集成电路制造(上海)有限公司 | 套准标记及其形成方法 |
| CN106919015A (zh) * | 2015-12-25 | 2017-07-04 | 株洲南车时代电气股份有限公司 | 一种半导体器件制作光刻对准方法 |
| CN109300965A (zh) * | 2018-10-26 | 2019-02-01 | 昆山国显光电有限公司 | 显示面板、显示装置及显示面板的制造方法 |
| CN109300965B (zh) * | 2018-10-26 | 2021-07-02 | 昆山国显光电有限公司 | 显示面板、显示装置及显示面板的制造方法 |
| CN112054010A (zh) * | 2020-09-18 | 2020-12-08 | 上海华虹宏力半导体制造有限公司 | 一种半导体对准结构和制造方法及其掩膜版组 |
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