KR20020078116A - 평판 디스플레이 장치용 박막 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터의 게이트 전극을 낮은 전기적 저항 및 가공성이 우수한 알루미늄 합금 및 알루미늄 합금의 상면에 몰리브덴 합금의 이중 구조로 형성하여 후속 공정을 진행하면서 게이트에 힐락(hillock) 및 핀 홀(pin hole)이 발생하는 것을 방지, 게이트의 상면에 형성되는 박막의 크랙 발생을 억제하는 등 소자 특성을 향상시킨 평판 디스플레이 장치용 박막 트랜지스터의 제조 방법에 관한 것으로, 본 발명에 의하면, 평판 디스플레이 장치용 박막 트랜지스터의 게이트를 알루미늄 합금 계열의 제 1 게이트, 제 1 게이트의 상면에 몰리브덴 합금 계열의 제 2 게이트를 이중 게이트로 형성함은 물론 제 1, 제 2 게이트의 에지를 라운딩하여 제작함으로써 알루미늄 게이트에서 발생하는 힐락 및 핀 홀을 방지할 수 있음은 물론 게이트의 상면에 형성되는 절연막에 크랙이 발생하여 평판 디스플레이 장치용 박막 트랜지스터의 성능 저하가 발생하는 것을 미연에 방지할 수 있다.
Description
본 발명은 평판 디스플레이 분야에 적용되는 박막 트랜지스터의 제조 방법에 관한 것으로, 더욱 상세하게는 박막 트랜지스터의 게이트 전극을 낮은 전기적 저항 및 가공성이 우수한 알루미늄 합금 및 알루미늄 합금의 상면에 몰리브덴 합금의 이중 구조로 형성하여 후속 공정을 진행하면서 게이트에 힐락(hillock) 및 핀 홀(pin hole)이 발생하는 것을 방지, 게이트의 상면에 형성되는 박막의 크랙 발생을 억제하는 등 소자 특성을 향상시킨 평판 디스플레이 장치용 박막 트랜지스터의 제조 방법에 관한 것이다.
최근 들어 방대한 정보를 단 시간 내 처리하는 것이 가능함으로써 산업 전반에 걸쳐 급속한 개발이 가능토록 하는 원동력으로 작용하는 정보처리장치의 기술 개발과 함께 정보처리장치에서 처리된 데이터를 작업자가 인식할 수 있도록 하는 디스플레이 장치의 기술 개발 또한 급속히 진행되고 있는 추세이다.
이와 같은 디스플레이 장치는 고전적으로 가장 먼저 개발된 CRT(Cathode Ray Tube) 방식 디스플레이 장치로부터 전체 부피 및 중량이 CRT 방식 디스플레이 장치보다 크게 감소된 장점을 갖으면서도 해상도 및 성능은 CRT 방식 디스플레이 장치와 대등하거나 우월한 박형 평판 디스플레이 장치로 점차 개발 방향이 바뀌고 있는 실정이다.
이와 같은 평판 디스플레이 장치는 반도체 기술에 의하여 제작되는 박막 트랜지스터(Thin Film Transistor)에 의하여 구현된다고 하여도 무방한 바, 구체적으로 평판 디스플레이 장치는 반도체 제조 공정에 의하여 기판에 박막 트랜지스터를 매트릭스 형태로 원하는 해상도에 적합하게 형성한 상태에서 박막 트랜지스터에서 출력된 신호에 따라서 액정 또는 유기 전계발광 물질을 제어함으로써 원하는 디스플레이가 가능토록 한다.
이와 같은 역할을 하는 박막 트랜지스터는 공통적으로 기판에 형성된 폴리 실리콘 물질로 구성된 반도체층의 상면에 제 1 절연막을 형성한 후, 제 1 절연막의 상면에 게이트를 형성한 상태에서 게이트의 상면에 다시 제 2 절연막을 형성한 후, 제 2 절연막에 반도체층이 노출되도록 콘택홀을 형성한다. 이후, 콘택홀에 소오스 전극 및 드레인 전극을 형성하여 제작되고, 이 드레인 전극에 투명한 화소 전극을 형성함으로써 여러 가지 종류의 평판 디스플레이 장치에 응용될 수 있다.
이와 같은 박막 트랜지스터의 게이트는 박막 트랜지스터의 특성에 많은 영향을 미치는 바, 주로 전기적 특성 및 가공성이 우수한 순수 알루미늄 또는 알루미늄 합금이 사용됨은 물론, 박막 트랜지스터의 반도체층에는 누설 전류를 차단하기 위하여 고농도 이온 도핑에 의한 오프-셋(off-set) 구조 또는 고농도, 저농도 이온 도핑에 의한 LDD(Lightly Dopped Deposition) 구조가 사용된다.
그러나, 이와 같이 LDD 구조 또는 오프-셋 구조를 구현하기 위하여 반도체층에 불순물로 작용하는 이온을 주입한 후에 조직의 안정성을 높이기 위하여 높은 온도에서 열처리를 수행하여야 하는 바, 이처럼 열처리를 수행할 경우, 알루미늄 게이트의 표면이 마치 상어 지느러미 모양으로 솟아오르는 힐락(hillock) 현상이 발생하거나 핀 홀(pin hole) 현상이 발생하게 되어 우수한 전기적 특성 및 가공성이 우수한 알루미늄을 게이트로 사용하기 쉽지 않은 문제점이 있다.
따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로써, 본 발명의 목적은 알루미늄을 이용하여 게이트를 제작한 후 힐락 및 핀 홀이 발생하는 온도에서 열처리를 하더라도 게이트에 힐락 및 핀 홀과 같은 문제점이 발생하지 않도록 함에 있다.
본 발명의 다른 목적은 상세하게 후술될 본 발명의 상세한 설명에 의하여 보다 명확해질 것이다.
도 1은 본 발명에 의한 박막 트랜지스터를 포함한 평판 디스플레이 장치의 등가 회로.
도 2는 본 발명에 의한 박막 트랜지스터를 제작하기 위하여 유리 기판에 버퍼층이 형성된 것을 도시한 공정도.
도 3은 본 발명에 의하여 버퍼층의 상면에 반도체층을 형성한 공정도.
도 4는 반도체층의 상면에 제 1 절연막이 형성된 것을 도시한 공정도.
도 5는 본 발명에 의하여 제 1 절연막의 상면에 제 1, 제 2 게이트 박막층을 형성한 것을 도시한 공정도.
도 6은 제 1, 제 2 게이트 박막층의 상면에 포토레지스트 박막으로 패턴 마스크를 형성한 것을 도시한 공정도.
도 7은 제 1, 제 2 게이트 박막층을 패터닝하여 이중 게이트를 형성한 것을 도시한 공정도.
도 8은 이중 게이트의 상면에 제 2 게이트 박막, 화소 전극, 소오스/드레인 전극을 모두 형성한 것을 도시한 공정도.
도 9는 본 발명에 의한 박막 트랜지스터를 이용하여 유기 전계발광 디바이스를 구성한 것을 도시한 공정도.
이와 같은 본 발명의 목적을 구현하기 위한 평판 디스플레이 장치용 박막 트랜지스터의 제조 방법은 평판 디스플레이 장치용 박막 트랜지스터를 제조하는 방법에 있어서, 소정 면적을 갖는 기판에 반도체층을 형성하는 단계와, 반도체층의 상면에 제 1 절연막을 형성하는 단계와, 제 1 절연막의 상면에 형성된 알루미늄 계열의 제 1 게이트를 형성한 후 제 1 게이트의 상면에 몰리브덴 계열의 제 2 게이트를 형성하여 게이트를 형성하는 단계와, 게이트의 상면에 제 2 절연막을 형성하는 단계와, 반도체층이 노출되도록 제 2 절연막에 콘택홀을 형성한 후, 콘택홀이 채워지도록 제 2 절연막의 상면에 패터닝된 소오스/드레인 전극을 형성하는 단계를 포함한다.
이하, 본 발명에 의한 평판 디스플레이 장치용 박막 트랜지스터(이하, TFT라 칭한다)의 제조 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 첨부된 도 1에는 본 발명에 의한 평판 디스플레이 장치에 사용되는 단위 표시 소자가 도시되어 있다.
첨부된 도 1을 참조하면 단위 표시 소자는 매트릭스 형태로 상호 단락되지 않도록 형성되는 신호 인가선, 구체적으로, 박막 트랜지스터의 턴-온, 턴-오프 신호가 인가되는 게이트 라인(100), 디스플레이 하고자하는 영상 데이터가 인가되는 데이터 라인(200), 공통 라인(300;common line), 제 1 박막 트랜지스터(이하, 제 1 TFT라 칭한다;400), 충전용 커패시턴스(500), 제 2 박막 트랜지스터(이하, 제 2 TFT라 칭한다;600)로 구성된다.
보다 구체적으로, 게이트 라인(100)에는 제 1 TFT(400)의 이중 게이트(dual gate;430)가 연결되고, 데이터 라인(200)에는 제 1 TFT(400)의 소오스 전극(410)이 연결되고, 제 1 TFT(400)의 드레인 전극(420)에는 충전용 커패시턴스(500)의 제 1 전극(510)이 연결된다. 충전용 커패시턴스(500)의 제 1 전극(510)과 대향하는 제 2 전극(520)은 공통 라인(300)과 연결된다.
한편, 충전용 커패시턴스(500)의 제 1 전극(510)과 연결되는 드레인 전극(420)의 일부는 다시 제 2 TFT(600)의 이중 게이트(dual gate;630)와 연결되고, 제 2 TFT(600)의 소오스 전극(610)에는 공통 라인이 연결되고, 제 2 TFT(600)의 드레인 전극(620)에는 화소 전극(액정표시장치의 경우)이 연결 또는 애노드 전극(유기 전계발광 디바이스의 경우)이 연결된다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 평판 디스플레이 장치용 박막 트랜지스터를 제작하는 방법을 설명하기로 한다.
첨부된 도 2에 도시된 바와 같이 투명한 기판, 예를 들면, 해상도에 따라 디스플레이를 수행하기에 적합한 면적을 갖는 투명한 유리 기판(710)에는 전면적에 걸쳐 투명한 버퍼층(720)이 전면적에 걸쳐 소정 두께로 형성된다.
이때, 버퍼층(720)은 유리 기판(710)에 따라서 형성할 수도 형성하지 않을 수도 있다.
구체적으로, 유리 기판(710)이 무알칼리성일 경우, 버퍼층(720)은 형성하지 않아도 무방하며, 유리 기판(710)이 무알칼리성이 아닐 경우 유리 기판(710)으로부터 나트륨 이온 또는 칼륨 이온이 확산되어 유리 기판(710)에 형성될 제 1, 제 2 TFT에 영향을 미치는 것을 방지하기 위하여 버퍼층(720)을 형성하는 것이 바람직하다.
이와 같이 유리 기판(710)에 버퍼층(720)이 형성된 상태에서, 버퍼층(720)의 전면적에 걸쳐 아몰퍼스 실리콘(amorphous silicon)이 소정 두께로 데포지션(deposition)되고, 아몰퍼스 실리콘이 데포지션된 상태에서 아몰퍼스 실리콘은 레이저 또는 열처리에 의하여 전기적 특성이 한층 우수한 폴리 실리콘(poly silicon) 박막층으로 변경된다. 폴리 실리콘 박막층은 도면부호 730으로 도시되어 있다.
이와 같은 방법 이외에도 폴리 실리콘 박막층(730)을 직접 버퍼층(720)의 상면에 소정 두께로 데포지션하여 형성하는 방법이 사용될 수 있다.
이후, 폴리 실리콘 박막층(730)은 도 1에 도시된 제 1 TFT(400), 제 2 TFT(600)가 형성될 위치에만 폴리 실리콘이 남도록 패턴 마스크를 매개로 패터닝이 수행된다.
이하, 패터닝이 수행된 폴리 실리콘 박막을 "반도체층"이라 정의하기로 하며, 도며부호 432,632를 부여하기로 한다.
이와 같이 반도체층(432,632)이 형성된 상태에서, 반도체층(432,632)을 포함한 유리 기판(710)의 전면적에는 도 4에 도시된 바와 같이 도면부호 740이 부여된 "제 1 절연층"이 소정 두께로 형성된다.
이 제 1 절연층(740)은 이후 형성될 게이트와 반도체층(432,632)을 상호 절연시키는 역할을 한다.
이후, 도 5에 도시된 바와 같이 제 1 절연층(740)의 상면에는 다시 소정 두께로 순수 알루미늄 또는 알루미늄 합금이 데포지션되어 알루미늄 박막층(750)이 형성된다.
이하, 이 알루미늄 박막층(750)을 제 1 게이트 박막층이라 정의하기로 한다.
이처럼 제 1 게이트 박막층(750)이 상태에서 제 1 게이트 박막층(750)의 상면에는 다시 전면적에 걸쳐 몰리브덴(Mo), 몰리브덴-텅스텐 합금(Mo-W), 몰리브덴 합금(Mo-alloy)중 어느 하나의 재질로 소정 두께로 형성된다.
이하, 몰리브덴 합금 또는 몰리브덴으로 이루어진 박막층을 제 2 게이트 박막층(760)이라 정의하기로 한다.
이와 같이 제 1 게이트 박막층(750)의 상부에 제 2 게이트 박막층(760)을 형성하는 것은 제 1 게이트 박막층(750)이 고온에서 힐락, 핀 홀 등이 발생하는 것을 억제 및 제 1 게이트 박막층(750) 및 제 1 게이트 박막층(750)의 상부에 형성되는 박막층, 예를 들면 또 다른 "절연막"의 상이한 열팽창 계수에 따른 열응력을 감소시키기 위함이다.
이후, 도 6에 도시된 바와 같이 유리 기판(710)의 상면에는 전면적에 걸쳐 스핀 코팅 등의 방법에 의하여 포토레지스트 박막이 형성된 후, 레티클에 의하여 노광 공정 및 현상 공정이 진행된다.
이로써 제 2 게이트 박막층(760)의 상면에는 부분적으로만 포토레지스트가 남아있게 되는데, 남아 있는 곳, 예를 들면, 도면부호 770,772,774로 도시된 반도체층(432,632)의 상면 및 충전용 커패시턴스의 제 1 전극(510)이 형성될 곳이다.
보다 구체적으로, 포토레지스트 박막 중 제 1, 제 2 TFT(400,600)의 반도체층(432,632)의 상면에 형성된 포토레지스트 박막의 면적은 반도체층(432,632)의 전체 면적 보다 다소 작게 형성된다.
이후, 포토레지스트 박막(770,772,774)을 마스크로 하여 제 1, 제 2 게이트 박막층(750,760)에는 식각이 수행된다.
이때, 습식은 습식 식각(wet etching)이 수행되는 바, 사용되는 에천트(etchant)는 제 1, 제 2 게이트 박막층(750,760)을 모두 식각할 수 있는 에천트가 사용되며, 이로 인해 포토레지스트 박막에 의하여 보호받지 못하는 제 1, 제 2 게이트 박막층(750,760)은 등방성 식각(isotropic etching)되기 시작한다.
이와 같이 등방성 식각이 진행될 경우, 도 7과 같은 식각 프로파일이 형성되는 바, 등방성 식각의 영향으로 인하여 제 1 게이트 박막층(750)의 에지 및 제 2 게이트 박막층(760)의 에지는 소정 곡률을 갖는 라운드 형상으로 시각된다.
이때, 제 2 게이트 박막층(760) 및 제 1 게이트 박막층(750)의 에지의 곡률은 다른 곡률을 갖게 된다.
이처럼 제 1, 제 2 게이트 박막층(750,760)을 에지 라운딩되도록 습식 식각함은 제 1, 제 2 게이트 박막층(750,760)의 에지(edge)가 수직에 가깝게 식각될 경우 제 1, 제 2 게이트 박막층(750,760)의 상부에 형성되는 후속 박막인 절연막에 크랙이 빈번하게 발생하게 되어 박막 트랜지스터의 특성이 저하되는 문제점을 방지하기 위함이다.
이하, 패터닝된 제 1, 제 2 게이트 박막층(750,760)을 각각 제 1 게이트(755), 제 2 게이트(765)라 정의하기로 한다.
이후, 제 1, 제 2 게이트 (755,765)가 형성된 상태에서 도 7에 도시된 바와 같이 유리 기판(710)의 전면적에 걸쳐 반도체층(432,632)에서의 누설 전류를 방지하기 위하여 고농도 이온 도핑이 수행되고, 이후 열처리 공정이 수행된다.
이후, 도 8에 도시된 바와 같이 유리 기판(710)의 상면 전면적에 걸쳐 제 2 절연층(780)이 소정 두께로 형성되고, 도 1 또는 도 8에 도시된 바와 같이 제 2 절연층(780)의 전면적에 걸쳐 투명한 인듐 틴 옥사이드 물질로 도전성 투명 박막층(790)이 형성되고, 이 도전성 투명 박막층(790)은 패터닝되어 화소 전극이 형성된다. 이하, 790을 화소전극이라 칭한다.
화소 전극(790)까지 형성된 상태에서 제 2 절연층(780)중 고농도 이온 도핑된 반도체층(432,632)의 상부에 해당하는 곳에는 콘택홀이 형성되고, 제 2 절연층(780)의 상면에는 소오스/드레인 전극으로 사용될 소오스/드레인 메탈이 형성된 후, 패터닝되어 제 1, 제 2 TFT(400,600)에는 각각 소오스/드레인 전극(810,820,830,840)이 형성되어 평판 디스플레이 장치용 박막 트랜지스터가 제조된다.
이후, 유리 기판(710)의 전면적에 걸쳐 후박한 평탄화막(850)이 형성된 후, 평탄화막(850)중 화소 전극(790)을 덮고 있던 부분은 모두 제거된 상태에서 화소 전극(790)의 상면에는 유기 전계발광 물질(860)이 소정 두께로 도포되고, 유기 전계발광물질(860)의 상면에는 다시 알루미늄 등으로 캐소드 전극(870)이 형성되어 유기 전계발광 디바이스가 제작된다.
이상에서 상세하게 설명한 바에 의하면, 평판 디스플레이 장치용 박막 트랜지스터의 게이트를 알루미늄 합금 계열의 제 1 게이트, 제 1 게이트의 상면에 몰리브덴 합금 계열의 제 2 게이트를 이중 게이트로 형성함은 물론 제 1, 제 2 게이트의 에지를 라운딩하여 제작함으로써 알루미늄 게이트에서 발생하는 힐락 및 핀 홀을 방지할 수 있음은 물론 게이트의 상면에 형성되는 절연막에 크랙이 발생하여 평판 디스플레이 장치용 박막 트랜지스터의 성능 저하가 발생하는 것을 미연에 방지하는 다양한 효과를 갖는다.
Claims (3)
- 평판 디스플레이 장치용 박막 트랜지스터를 제조하는 방법에 있어서,소정 면적을 갖는 기판에 반도체층을 형성하는 단계와;상기 반도체층의 상면에 제 1 절연막을 형성하는 단계와;상기 제 1 절연막의 상면에 형성된 알루미늄 계열의 제 1 게이트를 형성한 후 상기 제 1 게이트의 상면에 몰리브덴 계열의 제 2 게이트를 형성하여 게이트를 형성하는 단계와;상기 게이트의 상면에 제 2 절연막을 형성하는 단계와;상기 반도체층이 노출되도록 상기 제 2 절연막에 콘택홀을 형성한 후, 상기 콘택홀이 채워지도록 상기 제 2 절연막의 상면에 패터닝된 소오스/드레인 전극을 형성하는 단계를 포함하는 평판 디스플레이 장치용 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 게이트 및 제 2 게이트의 에지는 소정 곡률을 갖도록 등방성 식각되는 평판 디스플레이 장치용 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 게이트는 알루미늄, 알루미늄 합금 중 어느 하나이고, 상기 제 2 게이트는 몰리브덴, 몰리브덴 합금 중 어느 하나인 평판 디스플레이 장치용 박막 트랜지스터의 제조 방법.
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256060B2 (en) | 2004-11-12 | 2007-08-14 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| US7348197B2 (en) | 2004-09-09 | 2008-03-25 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display device and fabrication method thereof |
| US7414691B2 (en) | 2004-08-12 | 2008-08-19 | Lg Display Co., Ltd. | Liquid crystal display device with prevention of defective disconnection of drain/pixel electrodes by forming two conductive layers on top of entire pixel electrode and then removing a portion of both therefrom |
| US7474362B2 (en) | 2004-12-22 | 2009-01-06 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| US7492432B2 (en) | 2004-12-31 | 2009-02-17 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| US7595859B2 (en) | 2004-12-31 | 2009-09-29 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| US7612836B2 (en) | 2004-09-09 | 2009-11-03 | Lg Display Co., Ltd. | Liquid crystal display device and fabrication method thereof |
| US7632722B2 (en) | 2004-12-24 | 2009-12-15 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| US7638801B2 (en) | 2004-08-13 | 2009-12-29 | Lg Display Co., Ltd. | Liquid crystal display device and fabrication method thereof |
| US7701524B2 (en) | 2004-08-26 | 2010-04-20 | Lg Display Co., Ltd. | LCD device comprising the drain electrode connected to an upper and a side portion of the pixel electrode and fabrication method thereof |
| US7830476B2 (en) | 2004-12-31 | 2010-11-09 | Lg Display Co., Ltd. | Electroluminescence display device comprising a drain electrode being directly contacted with the upper surface of the first transparent conductive layer and the side surface of the second conductive layer and fabricating methods thereof |
| US8018545B2 (en) | 2004-08-26 | 2011-09-13 | Lg Display Co., Ltd. | Method of fabricating a liquid crystal display device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11206020A (ja) * | 1998-01-19 | 1999-07-30 | Hitachi Ltd | Ｐｗｍ制御装置 |
| WO1999039241A1 (en) * | 1998-01-30 | 1999-08-05 | Hitachi, Ltd. | Liquid crystal display device |
-
2001
- 2001-04-04 KR KR1020010018005A patent/KR100686331B1/ko active IP Right Grant
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414691B2 (en) | 2004-08-12 | 2008-08-19 | Lg Display Co., Ltd. | Liquid crystal display device with prevention of defective disconnection of drain/pixel electrodes by forming two conductive layers on top of entire pixel electrode and then removing a portion of both therefrom |
| US7927930B2 (en) | 2004-08-13 | 2011-04-19 | Lg Display Co., Ltd. | Method for fabricating a liquid crystal display device |
| US7638801B2 (en) | 2004-08-13 | 2009-12-29 | Lg Display Co., Ltd. | Liquid crystal display device and fabrication method thereof |
| US8018545B2 (en) | 2004-08-26 | 2011-09-13 | Lg Display Co., Ltd. | Method of fabricating a liquid crystal display device |
| US7701524B2 (en) | 2004-08-26 | 2010-04-20 | Lg Display Co., Ltd. | LCD device comprising the drain electrode connected to an upper and a side portion of the pixel electrode and fabrication method thereof |
| US7348197B2 (en) | 2004-09-09 | 2008-03-25 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display device and fabrication method thereof |
| US8049830B2 (en) | 2004-09-09 | 2011-11-01 | Lg Display Co., Ltd. | Liquid crystal display device and fabrication method thereof |
| US7612836B2 (en) | 2004-09-09 | 2009-11-03 | Lg Display Co., Ltd. | Liquid crystal display device and fabrication method thereof |
| US7619286B2 (en) | 2004-11-12 | 2009-11-17 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| US7256060B2 (en) | 2004-11-12 | 2007-08-14 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| US7474362B2 (en) | 2004-12-22 | 2009-01-06 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| US7632722B2 (en) | 2004-12-24 | 2009-12-15 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| US7999267B2 (en) | 2004-12-24 | 2011-08-16 | Lg Display Co., Ltd. | Liquid crystal display device |
| US7830476B2 (en) | 2004-12-31 | 2010-11-09 | Lg Display Co., Ltd. | Electroluminescence display device comprising a drain electrode being directly contacted with the upper surface of the first transparent conductive layer and the side surface of the second conductive layer and fabricating methods thereof |
| US7595859B2 (en) | 2004-12-31 | 2009-09-29 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| US7492432B2 (en) | 2004-12-31 | 2009-02-17 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
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| Publication number | Publication date |
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