KR20030045467A - 반도체 소자의 다층 금속배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 다층 금속배선 형성 방법에 관한 것으로, 특히 콘택홀 및 층간 절연막 상에 형성된 텅스텐(W) 패드(Pad)를 구비하여 상기 콘택홀을 오버랩(Over lap)하는 구조의 텅스텐 플러그(Plug)를 형성하므로, 종래의 텅스텐 플러그 상부 부위 면적보다 넓게 형성되고 텅스텐 플러그의 측벽에 금속배선과의 접촉면이 새로 생겨 금속배선과의 접촉면적이 증가되므로 소자의 집적화로 축소된 접촉 면적을 보충할 수 있고 또한, 종래의 텅스텐 플러그보다 단면적이 크므로 텅스텐 플러그 자체의 전기적인 저항이 저하되어 금속배선과 텅스텐 플러그간의 전기적인 접촉이 강화되므로 소자의 안정성, 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 반도체 소자의 다층 금속배선 형성 방법에 관한 것으로, 특히 콘택홀 및 층간 절연막 상에 형성된 텅스텐(W) 패드(Pad)를 구비하여 상기 콘택홀을 오버랩(Over lap)하는 구조의 텅스텐 플러그(Plug)를 형성하여 소자의 안정성, 수율 및 신뢰성을 향상시키는 반도체 소자의 다층 금속배선 형성 방법에 관한 것이다.
도 1a 내지 도 1d는 종래의 일 예에 따른 반도체 소자의 다층 금속배선 형성 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 금속배선 콘택홀을 갖는 층간 산화막(12)을 형성한다.
그리고, 상기 층간 산화막(12)을 포함한 전면에 제 1 Ti/TiN층(13)과 텅스텐층(15)을 순차적으로 형성한다.
도 1b를 참조하면, 상기 층간 산화막(12)을 식각 방지막으로 상기 텅스텐층(15)과 제 1 Ti/TiN층(13)을 평탄화 식각하여 텅스텐 플러그(17)를 형성한다.
이때, 상기 평탄화 식각 공정은 플라즈마(Plasma)를 사용한 전면 식각을 사용하여 실시하거나 화학적 기계 연마 방법을 사용하여 실시한다.
도 1c를 참조하면, 상기 텅스텐 플러그(17)를 포함한 층간 산화막(12) 상에 제 2 Ti/TiN층(19), 알루미늄(Al)층(21), 제 3 Ti/TiN층(23) 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 금속배선이 형성될 부위에만 남도록 노광 및 현상하여 감광막 패턴(25)을 형성한다.
이때, 상기 감광막의 노광 및 현상 공정 시 미스 얼라인(Misalign), 선 끝 축소 현상 및 틀어짐 현상(A)이 발생된다.
도 1d를 참조하면, 상기 감광막 패턴(25)을 마스크로 상기 제 3 Ti/TiN층(23), 알루미늄층(21) 및 제 2 Ti/TiN층(19)을 식각하여 Ti/TiN/Al/Ti/TiN 적층 구조의 금속배선을 형성한 다음, 상기 감광막 패턴(25)을 제거한다.
여기서, 종래의 일 예에 따른 반도체 소자의 다층 금속배선 형성 방법은 소자의 집적도가 높아질수록 그리고 선 끝 축소 현상 등의 이유에 의해 금속배선과 텅스텐 플러그 사이의 오버랩 마진(Overlap margin) 확보가 어렵다.
상기 금속배선과 텅스텐 플러그 사이의 오버랩 마진을 증가시키기 위해 금속배선을 더 크게 형성하는 방법을 사용할 수 있었다.
도 2a 내지 도 2d는 종래의 다른 예에 따른 반도체 소자의 다층 금속배선 형성 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(11) 상에 금속배선 콘택홀을 갖는 층간 산화막(12)을 형성한다.
그리고, 상기 층간 산화막(12)을 포함한 전면에 제 1 Ti/TiN층(13)과 텅스텐층(15)을 순차적으로 형성한다.
도 2b를 참조하면, 상기 층간 산화막(12)을 식각 방지막으로 상기 텅스텐층(15)과 제 1 Ti/TiN층(13)을 평탄화 식각하여 텅스텐 플러그(17)를 형성한다.
이때, 상기 평탄화 식각 공정은 플라즈마를 사용한 전면 식각을 사용하여 실시하거나 화학적 기계 연마 방법을 사용하여 실시한다.
도 2c를 참조하면, 상기 텅스텐 플러그(17)를 포함한 층간 산화막(12) 상에 제 2 Ti/TiN층(19), 알루미늄층(21), 제 3 Ti/TiN층(23) 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 금속배선이 형성될 부위에만 남도록 노광 및 현상하여 감광막 패턴(25)을 형성한다.
이때, 상기 감광막 패턴(25) 형성 공정 시 설계 상으로 규정된 금속배선보다 실제 금속배선이 더 크게 형성되도록 상기 감광막의 현상 부위를 좁게 조절하여 진행하기 때문에 상기 감광막의 두께로 인한 미세 패턴이 불가능하여 상기 감광막의 현상 부위에 감광막 잔류층(B)이 발생된다.
그리고, 상기 감광막의 노광 및 현상 공정 시 미스 얼라인, 선 끝 축소 현상 및 틀어짐 현상(A)이 발생된다.
도 2d를 참조하면, 상기 감광막 패턴(25)을 마스크로 상기 제 3 Ti/TiN층(23), 알루미늄층(21) 및 제 2 Ti/TiN층(19)을 식각하여 Ti/TiN/Al/Ti/TiN 적층 구조의 금속배선을 형성한 다음, 상기 감광막 패턴(25)을 제거한다.
이때, 상기 감광막 패턴(25)에 감광막 잔류층(B)이 발생되기 때문에 상기 금속배선간의 단락 현상(C)이 발생된다.
상술한 바와 같이, 종래의 반도체 소자의 다층 금속배선 형성 방법은 다음과같은 이유에 의해 금속배선과 텅스텐 플러그 사이의 전기적인 접촉이 취약해지는 문제점이 있었다.
첫째, 소자의 집적도가 높아질수록 금속배선과 텅스텐 플러그 사이의 오버랩 마진 확보가 어렵다.
둘째, 상기 금속배선 형성 공정 시 마스킹 역할을 하는 감광막 패턴의 미스얼라인 및 선 끝 축소 현상이 발생되기 때문에 상기 금속배선과 텅스텐 플러그 사이의 접촉 면적이 작아지고 불안정하다.
셋째, 금속배선과 텅스텐 플러그 사이의 오버랩 마진을 증가시키기 위해 금속배선을 더 크게 형성할 수 있으나 금속배선간의 간격 저하로 금속배선간의 단락 현상이 발생된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 콘택홀 및 층간 절연막 상에 형성된 텅스텐 패드를 구비하여 상기 콘택홀을 오버랩 하는 구조의 텅스텐 플러그를 형성하여 금속배선과 텅스텐 플러그간의 전기적인 접촉이 강화되는 반도체 소자의 다층 금속배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 일 예에 따른 반도체 소자의 다층 금속배선 형성 방법을 도시한 단면도.
도 2a 내지 도 2d는 종래의 다른 예에 따른 반도체 소자의 다층 금속배선 형성 방법을 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 반도체 소자의 다층 금속배선 형성 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 31 : 반도체 기판 12, 32 : 층간 산화막
13, 33 : 제 1 Ti/TiN층 15, 35 : 텅스텐층
17, 37 : 텅스텐 플러그 19, 39 : 제 2 Ti/TiN층
21, 41 : 알루미늄층 23, 43 : 제 3 Ti/TiN층
25 : 감광막 패턴 36 : 제 1 감광막 패턴
45 : 제 2 감광막 패턴
본 발명의 반도체 소자의 다층 금속배선 형성 방법은 기판 상에 콘택홀 갖는 층간 절연막을 형성하는 단계, 상기 콘택홀 양측의 층간 절연막 상에 형성된 도전성 패드를 구비하며 상기 콘택홀을 매립하는 플러그를 형성하는 단계, 상기 플러그를 포함한 전면에 도전층을 형성하는 단계 및 상기 도전층을 금속배선용 마스크로식각하여 상기 플러그와 전기적으로 연결된 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
본 발명의 원리는 콘택홀을 구비한 층간 절연막 상에 텅스텐을 형성한 후 상기 텅스텐을 소정 두께 식각하고 패터닝 공정을 진행하여 상기 층간 절연막 상에 텅스텐 패드를 구비한 텅스텐 플러그를 형성하므로, 종래의 텅스텐 플러그 상부 부위 면적보다 넓게 형성되고 텅스텐 플러그의 측벽에 금속배선과의 접촉면이 새로 생겨 금속배선과의 접촉면적을 증가시키기 위한 것이다.
상기와 같은 본 발명에 따른 반도체 소자의 다층 금속배선 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 다층 금속배선 형성 방법을 나타내기 위한 공정 단면도이다.
본 발명의 실시 예에 따른 반도체 소자의 다층 금속배선 형성 방법은 도 3a를 참조하면, 반도체 기판(31) 상에 금속배선 콘택홀을 갖는 층간 산화막(32)을 형성한다.
그리고, 상기 층간 산화막(32)을 포함한 전면에 제 1 Ti/TiN층(33)과 텅스텐층(35)을 순차적으로 형성한다.
이때, 상기 텅스텐층(35)을 화학적 기상 증착 방법에 의해 형성하고, 그 증착 방식의 특성으로 상기 텅스텐층(35)의 상부가 평탄화 된다.
그리고, 상기 제 1 Ti/TiN층(33)의 Ti는 접착제의 역할을 하고 TiN는 확산 방지막의 역할을 한다.
도 3b에서와 같이, 상기 텅스텐층(35)를 화학적 기계 연마 공정 또는 SF6를 활성화시킨 플라즈마를 사용한 전면 식각 공정으로 소정 두께만큼 식각한다.
이때, 상기 텅스텐층(35)의 식각 공정으로 전면에 상기 텅스텐층(35)이 잔재한다.
도 3c에서와 같이, 상기 텅스텐층(35) 상에 제 1 감광막을 도포하고, 상기 제 1 감광막을 텅스텐 패드가 형성될 부위에만 남도록 노광 및 현상하여 제 1 감광막 패턴(36)을 형성한다.
이때, 상기 제 1 감광막을 후속 공정인 상기 잔재한 텅스텐층(35)의 패터닝 공정 시 식각 마스크로 사용될 만큼 얇게 형성한다.
그리고, 상기 제 1 감광막의 두께가 얇기 때문에 미세 패턴 공정이 가능하다.
도 3d에서와 같이, 상기 제 1 감광막 패턴(36)을 마스크로 SF6를 활성화시킨 플라즈마를 사용한 식각 공정으로 상기 텅스텐층(35)을 식각하여 텅스텐 패드를 구비한 텅스텐 플러그(37)를 형성한 다음, 상기 제 1 감광막 패턴(36)을 제거한다.
도 3e에서와 같이, 상기 텅스텐 플러그(37)를 포함한 제 1 Ti/TiN층(33) 상에 제 2 Ti/TiN층(39), 알루미늄층(41), 제 3 Ti/TiN층(43) 및 제 2 감광막을 순차적으로 형성한다.
이때, 상기 제 2, 제 3 Ti/TiN층(39,43)의 Ti는 접착제의 역할을 하고, 상기 제 2 Ti/TiN층(39)의 TiN는 확산 방지막의 역할을 하며, 상기 제 3 Ti/TiN층(43)의TiN는 반사 방지막의 역할을 한다.
그리고, 상기 제 2 감광막을 금속배선이 형성될 부위에만 남도록 노광 및 현상하여 제 2 감광막 패턴(45)을 형성한다.
이때, 상기 제 2 감광막의 노광 및 현상 공정 시 미스 얼라인, 선 끝 축소 현상 및 틀어짐 현상(A)이 발생된다.
도 3f에서와 같이, 상기 제 2 감광막 패턴(45)을 마스크로 Cl2+ BCl3를 활성화시킨 플라즈마를 사용한 건식 식각 공정에 의해 상기 제 3 Ti/TiN층(43), 상기 알루미늄층(41) 및 제 2 Ti/TiN층(39)을 식각하여 Ti/TiN/Al/Ti/TiN 적층 구조의 금속배선을 형성한 다음, 상기 제 2 감광막 패턴(45)을 제거한다.
이때, 상기 Cl2+ BCl3를 활성화시킨 플라즈마를 사용한 건식 식각 공정 시 상기 텅스텐 플러그(37)는 식각되지 않는다.
본 발명의 반도체 소자의 다층 금속배선 형성 방법은 콘택홀 및 층간 절연막 상에 형성된 텅스텐 패드를 구비하여 상기 콘택홀을 오버랩하는 구조의 텅스텐 플러그를 형성하므로, 다음과 같은 이유에 의해 금속배선과 텅스텐 플러그간의 전기적인 접촉이 강화되어 소자의 안정성, 수율 및 신뢰성을 향상시키는 효과가 있다.
첫째, 종래의 텅스텐 플러그 상부 부위 면적보다 넓게 형성되어 금속배선과의 접촉면적이 증가되어 소자의 집적화로 축소된 접촉 면적을 보충한다.
둘째, 텅스텐 플러그의 측벽에 금속배선과의 접촉면이 새로 생겨 소자의 집적화로 축소된 접촉 면적을 보충한다.
셋째, 종래의 텅스텐 플러그보다 단면적이 크므로 텅스텐 플러그 자체의 전기적인 저항이 저하된다.
Claims (8)
- 기판 상에 콘택홀 갖는 층간 절연막을 형성하는 단계;상기 콘택홀 양측의 층간 절연막 상에 형성된 도전성 패드를 구비하며 상기 콘택홀을 매립하는 플러그를 형성하는 단계;상기 플러그를 포함한 전면에 도전층을 형성하는 단계;상기 도전층을 금속배선용 마스크로 식각하여 상기 플러그와 전기적으로 연결된 금속배선을 형성하는 단계를 포함하는 반도체 소자의 다층 금속배선 형성 방법.
- 제 1 항에 있어서,상기 도전층을 제 1 Ti/TiN층/알루미늄층/제 2 Ti/TiN층의 적층 구조로 형성함을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
- 제 2 항에 있어서,상기 도전층의 식각 공정은 Cl2+ BCl3를 활성화시킨 플라즈마를 사용한 건식 식각 공정에 의해 실시함을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
- 기판 상에 콘택홀을 갖는 층간 절연막을 형성하는 단계;상기 구조물 상에 베리어층과 금속층을 순차적으로 형성하는 단계;상기 금속층을 전면 식각 하되, 상기 금속층이 전면에 잔재하는 단계;패드 마스크를 사용한 식각 공정에 의해 상기 잔재한 금속층을 식각하여 금속층 패드를 구비한 플러그를 형성하는 단계;상기 플러그를 포함한 전면에 도전층을 형성하는 단계;상기 도전층을 금속배선용 마스크로 식각하여 상기 플러그와 전기적으로 연결된 금속배선을 형성하는 단계를 포함하는 반도체 소자의 다층 금속배선 형성 방법.
- 제 4 항에 있어서,상기 금속층을 텅스텐으로 형성함을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
- 제 5 항에 있어서,상기 금속층의 전면 식각 공정은 화학적 기계 연마 공정 또는 SF6를 활성화시킨 플라즈마를 사용한 전면 식각 공정으로 실시함을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
- 제 4 항에 있어서,상기 도전층을 제 1 Ti/TiN층/알루미늄층/제 2 Ti/TiN층의 적층 구조로 형성함을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
- 제 7 항에 있어서,상기 도전층의 식각 공정은 Cl2+ BCl3를 활성화시킨 플라즈마를 사용한 건식 식각 공정에 의해 실시함을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
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