DE19826689A1

DE19826689A1 - Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung

Info

Publication number: DE19826689A1
Application number: DE19826689A
Authority: DE
Inventors: Kazuo Tomita
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-10-29
Filing date: 1998-06-16
Publication date: 1999-05-12
Anticipated expiration: 2018-06-17
Also published as: KR19990036498A; CN1104037C; JP3856544B2; JPH11135746A; US6023083A; US6344406B2; KR100272989B1; US6284618B1; TW459280B; DE19826689B4; CN1215910A; US20010023122A1

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Herstel lungsverfahren einer Halbleitervorrichtung.

Speziell betrifft sie eine Struktur einer Halbleitervorrichtung, die ein Trennen von zwei Leitern, das durch eine Verschiebung der Überlagerung verursacht ist, derart unterdrückt, daß ein Kondensator mit exzellenten Eigenschaften erhalten wird, und ein Herstellungsverfahren derselben.

Fig. 14 zeigt eine Struktur einer Halbleitervorrichtung, die in der japanischen Patentanmeldung JP 8-306664 A beschrieben ist. In Fig. 14 bezeichnet das Be zugszeichen 101 ein Halbleitersubstrat, bezeichnet das Bezugszeichen 102 einen Isolierfilm, der auf dem Halbleitersubstrat 101 vorgesehen ist, und be zeichnet das Bezugszeichen 103 einen in dem Isolierfilm 102 vergrabenen Kontakt mit einer Bodenseite, die an eine Oberfläche des Halbleitersubstrates 101 anstößt. Der Kontakt 103 enthält eine erste Kontaktschicht 104, die mit einer internen Wand und einer Bodenfläche des Kontaktloches, das in dem Iso lierfilm 102 gebildet ist, verbunden ist, und einen Stöpsel 105, der auf der ersten Kontaktschicht 104 vorgesehen ist und in dem Kontaktloch vergraben ist.

Weiterhin ist eine obere Verdrahtung 107 auf dem Kontaktloch 103 über einer zweiten Kontaktschicht 106 gebildet. Ein aus einem Isoliermaterial gebildeter Schutzfilm 108 ist an einer oberen Fläche der oberen Verdrahtung 107 gebil det. Eine aus einem Isolierfilm gebildete Seitenwand 109 ist an Seitenab schnitte der oberen Verdrahtung 107 und des Schutzfilmes 108 vorgesehen. Die zweite Kontaktschicht 106 ist an unteren Flächen der Seitenwand 109 und der oberen Verdrahtung 107 vorgesehen.

Fig. 15 bis 18 sind Querschnittansichten, die nacheinander ein Herstellungsver fahren der in Fig. 14 gezeigten Halbleitervorrichtung zeigen. Wie in Fig. 15 gezeigt ist, wird ein Kontaktloch zuerst in einem auf einem Halbleitersubstrat 101 vorgesehen Isolierfilm 102 gebildet. Es wird eine erste Kontaktschicht 104 zumindest auf der internen Wand und einer Bodenoberfläche des Kontaktloches vorgesehen, und es wird ein leitender Film, der als Stöpsel 105 dient, gebildet. Somit wird das Kontaktloch mit einem leitenden Material gefüllt. Dann wird die gesamte Fläche einem Zurückätzen derart ausgesetzt, daß der Stöpsel 105 und die erste Kontaktschicht 104, die auf dem Isolierfilm 102 vorgesehen sind, entfernt werden. Folglich verbleiben die erste Kontaktschicht 104 und der Stöpsel 105 nur in dem Kontaktloch. Somit wird ein Kontakt 103 gebildet.

Danach werden eine zweite Kontaktschicht 106a, ein leitender Film 107a, der als eine obere Verdrahtung 107 dient, und ein Schutzfilm 108a nacheinander auf dem Kontakt 103 und dem Isolierfilm 102 vorgesehen, wie in Fig. 16 ge zeigt ist.

Danach wird ein Resistmuster 110 mit einer Breite, die fast gleich zu einem Durchmesser des Kontaktloches 103 ist, auf dem Schutzfilm 108a, der oberhalb des Kontaktloches 103 gebildet ist, gebildet, wie in Fig. 17 gezeigt ist. Der Schutzfilm 108a und der leitende Film 107a werden nacheinander einem ani sotropen Ätzen unter Verwendung des Resistmusters 110 als Ätzmaske ausge setzt. Folglich werden ein Schutzfilm 108 und die obere Verdrahtung 107 er halten. Zu dieser Zeit verursacht eine Verschiebung der Überlagerung eine Verschiebung in einem Bereich, der mit W bezeichnet ist, derart, daß die Kon taktfläche des Kontaktes 103 und der oberen Verdrahtung 107 reduziert wird. Nach dieser Bearbeitung wird das Resistmuster 110 entfernt.

Dann wird ein Siliziumoxidfilm auf freigelegten Flächen der zweiten Kontakt schicht 106a, des Schutzfilmes 108 und der oberen Verdrahtung 107 durch ein CVD-Verfahren vorgesehen, wie in Fig. 18 gezeigt ist. Danach wird ein anisotropes Ätzen derart ausgeführt, daß eine Seitenwand 109, die einen Iso lierfilm auf Seitenabschnitten des Schutzfilmes 108 und der oberen Verdrah tung 107 aufweist, gebildet wird. Danach wird die zweite Kontaktschicht 106a einem Ätzen unter Verwendung der Seitenwand 109 und des Schutzfilmes 108 als Ätzmasken ausgesetzt. Folglich verbleibt eine zweite Kontaktschicht 106 auf unteren Flächen der Seitenwand 109 und der oberen Verdrahtung 107. Somit wird die in Fig. 14 gezeigte Halbleitervorrichtung erhalten.

Bei der so gebildeten Halbleitervorrichtung, die in Fig. 14 gezeigt ist, verur sachen der Kontakt 103 und die obere Verdrahtung 107 die Verschiebung (W) der Überlagerung. Die zweite Kontaktschicht 106, die auf der unteren Fläche der oberen Verdrahtung 107 vorgesehen ist, erstreckt sich ebenfalls über die untere Fläche der Seitenwand 109. Daher ist es möglich, eine Schwierigkeit, daß die erste Kontaktschicht 104, die den Kontakt 103 bildet, einem Überätzen ausgesetzt wird, wenn das Ätzen zum Bemustern der oberen Verdrahtung 107 durchgeführt wird, zu lösen.

Ein nachteiliger Einfluß der Verschiebung der Überlagerung hat jedoch sehr viel mehr Gewicht bei feineren Strukturen von Elementen, wie z. B. ein Kon takt, eine Verdrahtung und ähnlichem. Beispielsweise in dem Fall, bei dem der Kontakt 103 und die obere Verdrahtung 107 die Verschiebung (W) der Über lagerung verursachen und sie, wie in Fig. 19 gezeigt ist, überhaupt nicht über lagert sind, kann die elektrische Verbindung nur über ein Ende der zweiten Kontaktschicht 106, die zwischen dem Kontakt 103 und der oberen Verdrah tung 107 vorgesehen ist, erzielt werden. Obwohl eine Unterbrechung nicht verursacht wird, wird ein Widerstand erhöht, da die Dicke der zweiten Kon taktschicht 106 klein ist. Daher können exzellente elektrische Eigenschaften nicht erreicht werden.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung vorzu sehen, die eine ausgezeichnete elektrische Verbindung eines Kontaktes zu einer Verdrahtung oder einer Elektrode zum elektrischen Verbinden mit dem Kontakt aufweisen kann, sogar wenn eine Beeinflussung einer Verschiebung der Über lagerung mit feineren Strukturen der Elemente erhöht wird, und ein Herstel lungsverfahren einer Halbleitervorrichtung vorzusehen.

Die Aufgabe wird durch die Halbleitervorrichtung des Anspruches 1 oder durch das Herstellungsverfahren einer Halbleitervorrichtung des Anspruches 8 oder 10 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Ein erster Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrichtung mit einem auf einem Substrat gebildeten Isolierfilm, einem aus einem leitenden Material gebildeten Kontakt, der in dem Isolierfilm vorgesehen ist und in einem von einer Bodenfläche des Isolierfilmes zu einer Deckfläche des Isolierfilmes gebildeten Kontaktloch vergraben ist, einem Leitermuster, das auf dem Iso lierfilm gebildet ist, und einer aus einem leitenden Material gebildeten Seiten wand, die wie ein Rahmen auf einer Seitenfläche des Leitermusters vorgesehen ist, gerichtet, wobei das Leitermuster und der Kontakt über die Seitenwand oder direkt miteinander elektrisch verbunden sind.

Ein zweiter Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrich tung entsprechend dem ersten Aspekt der vorliegenden Erfindung gerichtet, wobei die wie ein Rahmen auf der Seitenfläche des Leitermusters vorgesehene Seitenwand auf dem Kontakt angeordnet ist, und ein Teil der Seitenwand in dem Kontaktloch vergraben ist.

Ein dritter Aspekt der vorliegenden Erfindung ist auf die Halbleitervorrichtung des ersten Aspektes der vorliegenden Erfindung gerichtet, wobei das Leiter muster und die Seitenwand eine Verdrahtung bilden.

Ein vierter Aspekt der vorliegenden Erfindung ist auf die Halbleitervorrichtung des ersten Aspektes der vorliegenden Erfindung gerichtet und weist weiterhin einen auf den Oberflächen des Leitermusters und der Seitenwand gebildeten dielektrischen Film und eine auf einer Oberfläche des dielektrischen Filmes vorgesehene Zellplatte auf, wobei das Leitermuster und die Seitenwand einen Speicherknoten bilden und ein Kondensator durch den Speicherknoten, den dielektrischen Film und die Zellplatte gebildet ist.

Ein fünfter Aspekt der vorliegenden Erfindung ist auf die Halbleitervorrichtung entsprechend des vierten Aspektes der vorliegenden Erfindung gerichtet, wobei eine Filmdicke des Leitermusters kleiner ist als eine vertikale Abmessung der Seitenwand und wobei das Leitermuster und die Seitenwand einen zylindrischen Speicherknoten bilden.

Ein sechster Aspekt der vorliegenden Erfindung ist auf die Halbleitervorrich tung entsprechend dem vierten Aspekt der vorliegenden Erfindung gerichtet, wobei eine Oberfläche des Speicherknotens, die in Kontakt mit dem dielektri schen Film ist, rauh gehalten ist.

Ein siebter Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrich tung entsprechend dem ersten Aspekt der vorliegenden Erfindung gerichtet, wobei ein Abstand zwischen zwei benachbarten Leitermustern gleich zu einer minimalen Abmessung ist und ein Abstand zwischen den wie ein Rahmen auf Flächen auf Seiten, bei denen die beiden Leitermuster einander gegenüber liegend vorgesehen sind, vorgesehenen Seitenwänden kleiner ist als die mini male Abmessung.

Ein achter Aspekt der vorliegenden Erfindung ist auf ein Herstellungsverfahren einer Halbleitervorrichtung mit den Schritten des Bildens eines Kontaktloches in einem auf einem Substrat vorgesehen Isolierfilm von einer Deckfläche des Isolierfilmes zu einer Bodenfläche des Isolierfilmes, des Vorsehens eines lei tenden Materiales auf dem Isolierfilm und des Füllens eines Inneren des Kon taktloches mit dem leitenden Material derart, daß ein Kontakt erhalten wird, des Bildens eines Resistmusters oberhalb des Kontaktes durch Durchführen eines photolithographischen Schrittes auf dem leitenden Material, des selek tiven Durchführens eines anisotropen Ätzens für das leitende Material unter Verwenden des Resistmusters als Ätzmaske derart, daß ein Leitermuster erhal ten wird, wodurch das Resistmuster entfernt wird, des Bildens eines leitenden Filmes auf einer Oberfläche des Leitermusters und der des Isolierfilmes ein schließlich des Kontaktes und des Durchführens eines anisotropen Ätzens für den leitenden Film unter Verwendung der Oberfläche des Isolierfilmes als Ätz stopp derart, daß eine mit einer Seitenfläche des Leitermusters verbundene leitende Seitenwand zurückbleibt, gerichtet.

Ein neunter Aspekt der vorliegenden Erfindung ist auf ein Herstellungsverfah ren einer Halbleitervorrichtung entsprechend dem achten Aspekt der vorliegen den Erfindung gerichtet und enthält die Schritte des Bildens eines dielektri schen Filmes auf einer Oberfläche eines Speicherknotens einschließlich des Leitermusters und der Seitenwand und des Bildens einer Zellplatte auf dem dielektrischen Film, wobei ein Kondensator, der den Speicherknoten, der den dielektrischen Film und die Zellplatte enthält, gebildet wird.

Ein zehnter Aspekt der vorliegenden Erfindung ist auf das Herstellungsverfah ren einer Halbleitervorrichtung entsprechend dem achten Aspekt der vorliegen den Erfindung gerichtet, wobei der Kontakt und das Leitermuster über die Seitenwand, die wie ein Rahmen auf der Seitenfläche des Leitermusters vorge sehen ist, elektrisch verbunden werden, wenn zumindest ein Teil einer Deck fläche des Kontaktes und des Leitermusters nicht überlagert sind.

Ein elfter Aspekt der vorliegenden Erfindung ist auf ein Herstellungsverfahren einer Halbleitervorrichtung gerichtet und enthält die Schritte des Bildens eines Kontaktloches in einem auf einem Substrat vorgesehen Isolierfilm von einer Deckfläche des Isolierfilmes zu einer Bodenfläche des Isolierfilmes, des Vorse hens eines leitenden Materiales auf dem Isolierfilm und des Füllens eines Inne ren des Kontaktloches mit dem leitenden Material derart, daß ein Kontakt er halten wird, des Bildens einer Maskenschicht auf dem leitenden Material, des Bildens eines Resistmusters oberhalb des Kontaktes durch Durchführen eines photolithographischen Schrittes auf der Maskenschicht, des selektiven Durch führens eines anisotropen Ätzens für die Maskenschicht und des leitenden Materiales unter Verwendung des Resistmusters als eine Ätzmaske derart, daß eine Maske und ein Leitermuster erhalten werden, wodurch das Resistmuster entfernt wird, des Bildens eines leitenden Filmes auf Oberflächen der Maske und des Leitermusters und einer Oberfläche des Isolierfilmes einschließlich der Oberfläche des Kontaktes, des Durchführens eines anisotropen Ätzens für den leitenden Film unter Verwendung der Oberfläche des Isolierfilmes als ein Ätz stopp derart, daß eine mit den Seitenflächen der Maske und des Leitungs musters verbundene Seitenwand zurückbleibt, wodurch ein zylindrischer Spei cherknoten, der das Leitermuster und die Seitenwand enthält, erhalten wird, des Bildens eines dielektrischen Filmes auf einer Oberfläche des zylindrischen Speicherknotens und des Bildens einer Zellplatte auf der Oberfläche des die lektrischen Filmes.

Ein zwölfter Aspekt der vorliegenden Erfindung ist auf das Herstellungsverfah ren einer Halbleitervorrichtung entsprechend dem elften Aspekt der vorliegen den Erfindung gerichtet, wobei der Kontakt und das Leitermuster durch die Seitenwand, die in Form eines Rahmens auf der Seitenfläche des Leitermusters vorgesehen ist, elektrisch verbunden werden, wenn zumindest ein Teil einer Deckfläche des Kontaktes und das Leitermuster nicht überlagert sind.

Entsprechend dem ersten und zweiten Aspekt der vorliegenden Erfindung kann, sogar wenn der Kontakt und das Leitermuster aufgrund einer Verschiebung der Photolithographie nicht überlagert sind, eine Breite des Leitermusters effektiv erhöht werden, da die aus dem leitenden Material gebildete Seitenwand mit der Seitenfläche des Leitermusters verbunden ist. Folglich können der Kontakt und das Leitermuster durch die Seitenwand elektrisch gut miteinander verbunden werden. Wenn eine Oberseite des Kontaktes einem Überätzen aufgrund einer Verschiebung der Überlagerung derart ausgesetzt wird, daß eine Ausnehmung erzeugt wird, wird ein ausgenommener Abschnitt mit dem die Seitenwand bil dende leitenden Material gefüllt. Folglich können ausgezeichnete elektrische Eigenschaften erhalten werden.

Entsprechend dem dritten Aspekt der vorliegenden Erfindung ist die Verdrah tung, die das Leitermuster und die leitende Seitenwand enthält, gebildet. Folg lich kann, wenn eine Mehrzahl von Leitermustern nacheinander mit einer mini malen Musterbemessung vorgesehen sind, eine Verdrahtungsbreite effektiv durch eine horizontale Abmessung der Seitenwand erhöht werden und ein Ab stand zwischen den Verdrahtungen kann reduziert werden, ohne einen Ele mentbildungsbereich auszudehnen.

Entsprechend dem vierten Aspekt der vorliegenden Erfindung kann ein Einfluß der Verschiebung der Überlagerung des Kontaktes und des Speicherknotens reduziert werden und eine exzellente elektrische Verbindung kann erhalten werden. Zusätzlich ist es möglich, eine Halbleitervorrichtung zu erhalten, die einen hochintegrierten Kondensator enthält.

Entsprechend dem fünften Aspekt der vorliegenden Erfindung wird der zylin drische Speicherknoten gebildet. Folglich ist es möglich, eine Halbleitervor richtung zu erhalten, die einen Kondensator mit großer Kapazität aufweist.

Entsprechend dem sechsten Aspekt der vorliegenden Erfindung ist die Ober fläche des Speicherknotens rauh gebildet bzw. aufgerauht. Folglich ist es mög lich, eine Halbleitervorrichtung mit einem Kondensator mit größerer Kapazität zu erhalten.

Entsprechend dem siebten Aspekt der vorliegenden Erfindung kann, wenn eine Mehrzahl von Leitermustern seriell mit einer minimalen Musterabmessung vor gesehen sind, eine Verdrahtungsbreite effektiv durch die horizontale Abmes sung der Seitenwand erhöht werden und ein Abstand zwischen den Verdrahtun gen kann reduziert werden, ohne einen Elementbildungsbereich auszudehnen.

Entsprechend dem achten Aspekt der vorliegenden Erfindung kann die Ver schiebung der Überlagerung des Kontaktes und des Leitermusters durch Bilden der leitenden Seitenwand korrigiert werden. Weiterhin kann die Verdrah tungsbreite größer gemacht werden, ohne einen Verdrahtungsabstand zu erhö hen.

Entsprechend dem neunten Aspekt der vorliegenden Erfindung kann ein Einfluß der Verschiebung der Überlagerung des Kontaktes und des Speicherknotens reduziert werden und eine exzellente elektrische Verbindung kann erzielt wer den. Zusätzlich ist es möglich, eine Halbleitervorrichtung zu erhalten, die einen hochintegrierten Kondensator enthält.

Entsprechend dem zehnten Aspekt der vorliegenden Erfindung ist es, sogar wenn die obere Fläche des Kontaktes und das Leitermuster oder der Speicher knoten aufgrund der Verschiebung der Überlagerung nicht überlagert sind, möglich, eine ausgezeichnete elektrische Verbindung mit dem Kontakt durch die leitende Seitenwand, die wie ein Rahmen auf der Seitenfläche des Leiter musters oder des Speicherknotens vorgesehen ist, zu erzielen.

Entsprechend dem elften Aspekt der vorliegenden Erfindung kann ein Einfluß der Verschiebung der Überlagerung des Kontaktes und des Speicherknotens reduziert werden und kann eine exzellente elektrische Verbindung erzielt wer den. Zusätzlich kann eine Halbleitervorrichtung mit einem Kondensator, der eine große Kapazität aufweist, durch Bilden des zylindrischen Speicherknotens erzielt werden.

Entsprechend dem zwölften Aspekt der vorliegenden Erfindung ist es, sogar wenn die Deckfläche des Kontaktes und das Leitermuster oder der Speicher knoten aufgrund der Verschiebung der Überlagerung nicht überlagert sind, möglich, eine exzellente elektrische Verbindung mit dem Kontakt durch die leitende Seitenwand, die wie ein Rahmen auf der Seitenfläche des Leiter musters oder Speicherknotens vorgesehen ist, zu erzielen.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Querschnittsansicht, die eine Struktur einer Halbleitervorrichtung entsprechend einem ersten Ausführungsbeispiel zeigt;

Fig. 2 eine Querschnittsansicht, die einen Schritt eines Herstellungsverfahrens der Halbleitervorrichtung entsprechend dem ersten Ausführungsbeispiel zeigt;

Fig. 3 eine Querschnittsansicht, die einen Schritt des Herstellungsverfahrens der Halbleitervorrichtung des ersten Ausführungsbeispieles zeigt;

Fig. 4 eine Querschnittsansicht, die einen Schritt eines Herstellungsverfahrens der Halbleitervorrichtung entsprechend dem ersten Ausführungsbeispiel zeigt;

Fig. 5 eine Querschnittsansicht, die einen Schritt des Herstellungsverfahrens der Halbleitervorrichtung des ersten Ausführungsbeispiel zeigt;

Fig. 6 eine Querschnittsansicht, die einen Schritt des Herstellungsverfahrens der Halbleitervorrichtung des ersten Ausführungsbeispiel zeigt;

Fig. 7 eine Querschnittsansicht, die einen Schritt des Herstellungsverfahrens der Halbleitervorrichtung des ersten Ausführungsbeispiel zeigt;

Fig. 8 eine Querschnittsansicht, die eine Struktur einer Halbleitervorrichtung entsprechend einem zweiten Ausführungsbeispiel zeigt;

Fig. 9 eine Querschnittsansicht, die eine andere Struktur der Halbleitervor richtung entsprechend dem zweiten Ausführungsbeispiel zeigt;

Fig. 10 eine Querschnittsansicht, die eine Struktur einer Halbleitervorrich tung entsprechend einem dritten Ausführungsbeispiel zeigt;

Fig. 11 eine Querschnittsansicht, die einen Schritt eines Herstellungsver fahrens der Halbleitervorrichtung des dritten Ausführungsbeispieles zeigt;

Fig. 12 eine Querschnittsansicht, die einen Schritt des Herstellungsverfahrens der Halbleitervorrichtung entsprechend dem dritten Ausführungsbeispiel zeigt;

Fig. 13 eine Querschnittsansicht, die einen Schritt des Herstellungsverfahrens der Halbleitervorrichtung des dritten Ausführungsbeispieles zeigt;

Fig. 14 eine Querschnittsansicht, die eine Struktur einer Halbleitervorrichtung des Standes der Technik zeigt;

Fig. 15 eine Querschnittsansicht, die einen Schritt eines Herstellungsverfahrens der Halbleitervorrichtung des Standes der Technik zeigt;

Fig. 16 eine Querschnittsansicht, die einen Schritt des Herstellungsverfahrens der Halbleitervorrichtung des Standes der Technik zeigt;

Fig. 17 eine Querschnittsansicht, die einen Schritt des Herstellungsverfahrens der Halbleitervorrichtung des Standes der Technik zeigt;

Fig. 18 eine Querschnittsansicht, die einen Schritt des Herstellungsverfahrens der Halbleitervorrichtung des Standes der Technik zeigt und

Fig. 19 eine Querschnittsansicht, die eine Struktur der Halbleitervorrichtung entsprechend dem Stand der Technik zeigt.

1. Ausführungsbeispiel

Fig. 1 ist eine Querschnittsansicht, die eine Struktur einer Halbleitervorrich tung entsprechend einem ersten Ausführungsbeispiel zeigt. In Fig. 1 bezeichnet das Bezugszeichen 1 ein Halbleitersubstrat, bezeichnet das Bezugszeichen 2 einen aus einem Siliziumoxidfilm, der auf dem Halbleitersubstrat 1 gebildet ist, gebildeten Isolierfilm, bezeichnen die Bezugszeichen 3a und 3b Kontakte, die in dem Isolierfilm 2 vergraben sind und an einen leitenden Bereich, der in einem Oberflächenbereich des Halbleitersubstrates 1 gebildet ist, anstoßen, be zeichnen die Bezugszeichen 4a und 4b Verdrahtungen, die mit dem Kontakt 3a bzw. 3b direkt oder über einen anderen leitenden Film verbunden sind, bezeich nen die Bezugszeichen 5a und 5b aus einem leitenden Material gebildete Sei tenwände, die mit Seitenabschnitten der Verdrahtung 4a verbunden sind, und bezeichnen die Bezugszeichen 5c und 5d aus einem leitenden Material gebildete Seitenwände, die mit Seitenabschnitten der Verdrahtung 4b verbunden sind.

Die Verdrahtung 4a und der Kontakt 3a bzw. die Verdrahtung 4b und der Kontakt 3b sind mit einer Verschiebung der Überlagerung gebildet. Eine Deck fläche bzw. obere Fläche des Kontaktes 3a und eine Bodenfläche der Verdrah tung 4a sind teilweise miteinander in Kontakt. Da die Seitenwand 5b vorge sehen ist, ist der Kontakt 3a elektrisch mit der Verdrahtung 4a in einer guten Bedingung verbunden. Der Kontakt 3b und die Verdrahtung 4b sind nicht überlagert, aber zueinander benachbart gebildet und über die Seitenwand 5d elektrisch miteinander verbunden.

Eine Raum zwischen den Verdrahtungen 4a und 4b weist beispielsweise eine minimale Musterabmessung (minimale Sampling-Abmessung) von 0,25 µm auf. Folglich ist ein Abstand zwischen einem peripheren Ende der Seitenwand 5b, die mit der Verdrahtung 4a verbunden ist, und dem der mit der benachbarten Verdrahtung 4b verbundenen Seitenwand 5c kleiner als die minimale Muster abmessung.

Weiterhin sind die unteren Abschnitte der Seitenwände 5b und 5d in dem Iso lierfilm 2 vergraben und die Oberflächen der Seitenwände 5b und 5d, die auf den Kontakten 3a und 3b vorgesehen sind, sind auf einem Niveau mit einer Oberfläche des Isolierfilmes 2 oder höher als die Oberfläche des Isolierfilmes 2.

Fig. 2 bis 7 sind Querschnittsansichten, die nacheinander ein Herstellungsver fahren der Halbleitervorrichtung in Fig. 1 zeigen. Wie in Fig. 2 bis 4 gezeigt ist, wird zuerst ein Kontaktloch mit einem Öffnungsdurchmesser der kleiner ist als eine minimale Musterabmessung in einem Isolierfilm 2 durch ein Poly maskenöffnungsverfahren gebildet. Zuerst werden der Isolierfilm 2 mit einer Dicke von ungefähr 600,0 nm (6000 Å), der aus einem Siliziumoxidfilm gebildet ist, ein Polysiliziumfilm 6a mit einer Dicke von ungefähr 300,0 nm (3000 Å) und ein Siliziumoxidfilm mit einer Dicke von ungefähr 300,0 nm (3000 Å) nachein ander auf einem Halbleitersubstrat 1 (p-Siliziumsubstrat, spezifischer Wider stand: 10 Ω.cm) gebildet, wie in Fig. 2 gezeigt ist. Dann wird ein Resist muster 8 als Ätzmaske zum Bemustern des Siliziumoxidfilmes 7 gebildet. Ein Abstand zwischen zwei benachbarten Resistmustern 8 wird auf eine minimale Musterabmessung von beispielsweise 0,25 µm eingestellt. Der Siliziumoxidfilm 7 wird einem anisotropen Ätzen unter Verwendung des Resistmusters 8 als eine Ätzmaske derart ausgesetzt, daß die Musterbildung durchgeführt wird.

Als nächstes wird das Resistmuster 8 entfernt und ein Siliziumoxidfilm wird durch ein CVD-Verfahren vorgesehen, wie in Fig. 3 gezeigt ist. Dann wird eine Seitenwand 7a wie ein Rahmen an einem Seitenabschnitt des Siliziumoxidfilmes 7 durch Durchführen des anisotropen Ätzens bemustert. Danach wird der Polysiliziumfilm 6a unter Verwendung des Siliziumoxidfilmes 7 und der Seitenwand 7a als Ätzmasken einem anisotropen Ätzen derart ausgesetzt, daß eine Bemusterung durchgeführt wird. Somit wird ein aus Polysilizium gebilde tes Maskenmuster 6 erhalten.

Danach wird der Isolierfilm 2 unter Verwendung des Maskenmusters 6 derart einem anisotropen Ätzen ausgesetzt, daß ein Kontaktloch 9 gebildet wird, wie in Fig. 4 gezeigt ist. Zu dieser Zeit können der Siliziumoxidfilm 7 und die Sei tenwand 7a ebenfalls durch Ätzen entfernt werden. Nachdem das Maskenmuster 6 der Bemusterung ausgesetzt ist, können der Siliziumoxidfilm 7 und die Seitenwand 7a entfernt werden, bevor das Kontaktloch gebildet wird. Nachdem das Kontaktloch 9 gebildet ist, wird beispielsweise ein Resist in einer Öffnung des Kontaktloches 9 vergraben. Somit wird das Maskenmuster 6 ebenfalls durch Ätzen entfernt.

Das so erhaltene Kontaktloch 9 weist einen Öffnungsdurchmesser auf, der um eine Breite, die das Doppelte einer Breite der Seitenwand 7a ist, kleiner ist als die minimale Musterabmessung. Das Kontaktloch 9 mit dem Öffnungsdurch messer, der kleiner ist als die minimale Musterabmessung, kann durch ein ande res Herstellungsverfahren gebildet werden.

Wie in Fig. 5 gezeigt ist, wird ein dotierter Polysiliziumfilm 3 mit einer Dicke von ungefähr 600,0 nm (6000 Å) auf dem Isolierfilm 2 durch das CVD-Verfahren gebildet und wird in dem Kontaktloch 9 derart vergraben, daß die Kontakte 3a und 3b gebildet werden. Weiterhin wird ein Resistmuster 10 mit entsprechen den Formen der Verdrahtungen 4a und 4b als eine Ätzmaske auf der Oberfläche des dotierten Polysiliziumfilmes 3 gebildet.

Es wird angenommen, daß der Abstand zwischen zwei benachbarten Resist mustern 10 der minimalen Musterabmessung entspricht. Ideal ist es, wenn das Resistmuster 10 vollständig den Kontakten 3a und 3b überlagert ist. In einigen Fällen ist jedoch das Resistmuster 10 aufgrund einer Verschiebung nicht voll ständig den Kontakten 3a und 3b überlagert. In dem vorliegenden Ausfüh rungsbeispiel wird der Fall, bei dem die Verschiebung der Überlagerung verur sacht wird, beschrieben.

Dann wird der dotierte Polysiliziumfilm 3 unter Verwendung des Resistmusters 10 als Ätzmaske einem anisotropen Ätzen derart ausgesetzt daß die Verdrah tungen 4a und 4b erhalten werden, wie in Fig. 6 gezeigt ist. Zu dieser Zeit wird der dotierte Polysiliziumfilm 3 dem Ätzen mit der Ätzbedingung ausgesetzt, bei der ein Selektivitätsverhältnis des Ätzens vollständig für den Siliziumoxidfilm gehalten werden kann durch beispielsweise Verwenden eines gemischten Gases von Cl₂ und O₂ mit einer ECR-Vorrichtung bzw. Elektronenzyklotronresonanz vorrichtung. Das Resistmuster 10 wird durch ein Verfahren, wie z. B. Naßätzen, entfernt. Durch das Ätzen werden Bereich in oberen Abschnitten der Kontakte 3a und 3b, die nicht durch das Resistmuster 10 überlagert sind, einem Überät zen derart ausgesetzt, daß Ausnehmungen A und B gebildet werden.

Als nächstes wird ein dotierter Polysiliziumfilm 11 mit einer Dicke von unge fähr 150,0 nm (1500 Å) auf den Oberflächen der Verdrahtungen 4a und 4b und des Isolierfilmes 2 und des Inneren der Ausnehmungen A und B vorgesehen, wie in Fig. 7 gezeigt ist. Der dotierte Polysiliziumfilm 11 wird beispielsweise durch ein CVD-Verfahren oder ein Sputterverfahren gebildet. Dann wird unter Verwendung des Isolierfilmes 2 als ein Ätzstopper ein anisotropes Ätzen bzw. ein anisotropes RIE durchgeführt, wodurch der dotierte Polysiliziumfilm 11 in die mit den Seitenabschnitten der Verdrahtungen 4a und 4b verbundenen Seitenwände 5a, 5b, 5c und 5d gebildet wird, wie in Fig. 1 gezeigt ist. Zu die ser Zeit werden ein Teil der Seitenwände 5b und 5d ebenfalls in den Aus nehmungen A und B derart vergraben, daß der gleiche Zustand wie in dem Fall, bei dem die Ausnehmungen A und B nicht auf den Kontakten 3a und 3b gebil det sind, effektiv erzielt werden kann.

Bei der so gebildeten Halbleitervorrichtung können die entsprechenden Über gänge der Kontakte 3a und 3b mit kleineren Durchmessern als die minimale Musterabmessung und der feinen Verdrahtungen 4a und 4b durch Vorsehen der aus einem leitenden Material auf den Seitenabschnitten der Verdrahtungen 4a und 4b gebildeten Seitenwände 5a, 5b, 5c und 5d (wie ein Rahmen) sicher vor gesehen werden. Somit können ausgezeichnete elektrische Eigenschaften erzielt werden. Durch das durchzuführende anisotrope Ätzen, wenn die Verdrahtungen 4a und 4b der Bemusterung ausgesetzt werden, können die in den oberen Ab schnitten der Kontakte 3a und 3b gebildeten Ausnehmungen A und B mit den Seitenwänden 5a, 5b, 5c und 5d gefüllt werden. Somit kann verhindert werden, daß ein effektiver Kontaktdurchmesser verringert wird.

Bei der so gebildeten Halbleitervorrichtung ist weiterhin ein Raum zwischen den Verdrahtungen 4a und 4b gleich zu der minimalen Musterabmessung und die Seitenwände 5a, 5b, 5c und 5d sind mit den Seitenabschnitten der Verdrah tungen 4a und 4b verbunden. Folglich kann eine effektive Verdrahtungsbreite größer gemacht werden, ohne einen Verdrahtungsabstand zu erhöhen, und eine hohe Integration der Elemente kann erzielt werden, ohne eine Elementbil dungsfläche zu erhöhen. In anderen Worten kann die hohe Integration durch Verringern des Raumes zwischen den Verdrahtungen erzielt werden. Beispiels weise ist die effektive Verdrahtungsbreite das gesamte bzw. die Summe der horizontalen Abmessung der Verdrahtung 4a und der Seitenwände 5a und 5b. Das gleiche trifft auf die Verdrahtung 4b zu.

Es wurde oben nur ein Beispiel der Abmessung des Element beschrieben. Ob wohl ein Beispiel beschrieben wurde, bei dem die Verdrahtungen 4a und 4b aus einem dotierten Polysiliziumfilm mit einer Dicke von ungefähr 600,0 nm (6000 Å) gebildet sind, kann beispielsweise ein dotierter Polysiliziumfilm mit einer Dicke von ungefähr 10,0 bis 2000,0 nm (100-20 000 Å) in Abhängigkeit einer geeigneten Vorrichtung verwendet werden. Ähnlich kann das zum Erzie len der Seitenwände 5a, 5b, 5c und 5d vorgesehene dotierte Polysilizium 11 eine Dicke von ungefähr 5,0 bis 300,0 nm (50-3000 Å) aufweisen.

Weiterhin ist ein Material zum Bilden der Verdrahtung 4a und 4b nicht auf do tiertes Polysilizium beschränkt, sondern kann ein anderes leitendes Material sein, wie z. B. WSi, TiSi, MoSi, Al, AlCu, TiN, Ti, Pt, Ru oder RuO₂. Der Fall, bei dem der Kontaktdurchmesser kleiner ist als der minimale Musterdurchmes ser, wurde als ein Beispiel beschrieben, bei dem das Element eine feinere Struktur aufweist. Das oben genannte ist jedoch darauf nicht beschränkt. Es ist verständlich, daß eine ausgezeichnete elektrische Verbindung erhalten werden kann, wenn die Kontakte 3a und 3b die Verdrahtungen 4a und 4b ohne Ver schiebung überlagern.

2. Ausführungsbeispiel

Bei dem ersten Ausführungsbeispiel wurde ein Beispiel beschrieben, bei dem die Verdrahtung 4a und die Seitenwände 5a und 5b oder die Verdrahtung 4b und die Seitenwände 5c und 5d effektiv als Verdrahtungen dienen. Bei dem zweiten Ausführungsbeispiel wird ein Fall beschrieben, bei dem eine der Ver drahtung 4a entsprechende Elektrode 4aa und Seitenwände 5a und 5b, die wie ein Rahmen an den Seitenabschnitten der Elektrode 4aa vorgesehen sind und aus einem leitenden Material gebildet sind, effektiv als ein Speicherknoten, der eine der Elektroden des Kondensators ist, verwendet werden.

Fig. 8 ist eine Querschnittsansicht, die eine Struktur einer Halbleitervorrich tung entsprechend dem zweiten Ausführungsbeispiel zeigt. In Fig. 8 bezeichnen die Bezugszeichen 4aa und 4bb Elektroden, die elektrisch mit in einem Iso lierfilm 2 vergrabenen Kontakten 3a und 3b verbunden sind. Die Bezugszeichen 12a und 12b bezeichnen jeweils einen Speicherknoten, der durch die Elektrode 4aa bzw. 4bb und die Seitenwände 5a und 5b bzw. die Seitenwände 5c und 5d, die mit den Seitenabschnitten der Elektrode 4aa bzw. 4bb verbunden sind, ge bildet ist. Das Bezugszeichen 13 bezeichnet einen auf den Oberflächen der Speicherknoten 12a und 12b vorgesehenen dielektrischen Film. Das Bezugs zeichen 14 bezeichnet eine auf einer Oberfläche des dielektrischen Filmes 13 vorgesehene Zellplatte. Die Bezugszeichen 15a und 15b bezeichnen Konden satoren, die den Speicherknoten 12a bzw. 12b, den dielektrischen Film 13 und die Zellplatte 14 enthalten. Die gleichen Bezugszeichen wie die in der obigen Beschreibung bezeichnen die gleichen oder entsprechende Abschnitte.

Als nächstes wird ein Herstellungsverfahren der in Fig. 8 gezeigten Halbleiter vorrichtungen im folgenden beschrieben. Zuerst wird eine Herstellung entspre chend den in Fig. 2 bis 4 entsprechend dem ersten Ausführungsbeispiel gezeig ten Schritten durchgeführt. Somit wird ein Kontaktloch 9 in einem auf einem Halbleitersubstrat 1 gebildeten Isolierfilm 2 gebildet. Dann wird ein dotierter Polysiliziumfilm 3 mit einer Dicke von ungefähr 600,0 nm (6000 Å) in der glei chen Art wie in Fig. 4 vorgesehen. Während das Resistmuster 10 mit einer Form entsprechend den Formen der Verdrahtungen 4a und 4b in dem ersten Ausführungsbeispiel gebildet wurde, weist ein Resistmuster eine Form entspre chend den Formen der Elektroden 4aa und 4bb, die die Speicherknoten bilden in dem zweiten Ausführungsbeispiel auf.

Danach wird eine Bearbeitung entsprechend den in Fig. 6 und 7 gezeigten Schritten entsprechend dem ersten Ausführungsbeispiel durchgeführt. Weiter hin werden aus einem leitenden Material gebildete Seitenwände 5a, 5b, 5c und 5d auf Seitenabschnitten der Elektroden 4aa und 4bb vorgesehen. Als nächstes wird ein dielektrischer Film 13, der einen Siliziumoxidfilm, einen Silizium nitridfilm und einen zusammengesetzten Film (einen ON-Film) aus einem Oxid film und einen Nitridfilm enthält, mit einer Dicke von zumindest 5,0 nm (50 Å) auf den Oberflächen der Elektroden 4aa und 4bb und der Seitenwände 5a, 5b, 5c und 5d vorgesehen. Danach wird eine aus dotierten Polysilizium gebildete Zellplatte, die eine Dicke von ungefähr 150,0 nm (1500 Å) aufweist, auf der Oberfläche des dielektrischen Filmes 13 gebildet. Somit werden die Konden satoren 15a und 15b, die in Fig. 8 gezeigt sind, erhalten.

Bei der in Fig. 8 gezeigten Halbleitervorrichtungen sind die Seitenwände 5a, 5b, 5c und 5d auf den Seitenabschnitten der Elektroden 4aa und 4bb gebildet und die Speicherknoten 12a und 12b sind durch die Elektroden 4aa bzw. 4bb und die Seitenwände 5a und 5b bzw. die Seitenwände 5c und 5d gebildet.

Folglich kann ein Oberflächenbereich des Speicherknotens verglichen mit dem Fall, bei dem der Speicherknoten nur durch die Elektroden 4aa und 4bb gebil det ist, erhöht werden. Folglich können die Kapazitäten der Kondensatoren 15a und 15b erhöht werden. Nachdem die Seitenwände 5a, 5b, 5c und 5d gebildet sind, können freigelegte Flächen der Speicherknoten 12a und 12b derart aufge rauht werden, daß der Oberflächenbereich weiter erhöht wird, wodurch die Ka pazitäten der Kondensatoren 15a und 15b erhöht werden.

Die oberen Enden der Speicherknoten 12a und 12b werden abgerundet. Daher kann verhindert werden, daß eine Verschlechterung der Durchbruchsspannung und eine Erzeugung eines Leckstromes durch ein elektrostatisches Fokussieren verursacht wird.

Es kann ebenfalls in dem Fall, bei dem die Speicherknoten 12a und 12b des Stapeltyps mit dickem Film und die Kontakte 3a und 3b keinen Überlagerungs spielraum aufweisen, ein exzellenter Verbindungszustand erreicht werden, da die aus einem leitenden Material gebildeten Seitenwände 5a, 5b, 5c und 5d vorgesehen sind, wie in dem ersten Ausführungsbeispiel beschrieben ist.

Obwohl die Seitenwände 5a, 5b, 5c und 5d in der obigen Beschreibung aus do tierten Polysilizium gebildet sind, können sie aus einem anderen Material, wie z. B. dotierten amorphen Silizium oder einem Metall, wie z. B. Ta, Ti, TiN, Pt, Ru oder RuO bzw. RuO₂, gebildet sein. Alternativ ist es möglich, ein Verfahren zu verwenden, bei dem die Seitenwände 5a, 5b, 5c und 5d aus einem Polysili zium ohne Dotierung gebildet werden und dann beispielsweise Arsen (in dem Fall des p-Typs) mit 50 keV, 4×10¹⁵/cm² und einem Implantationswinkel von 7° derart implantiert wird, daß ein leitendes Material gebildet wird.

Der dielektrische Film 13 kann ein Siliziumoxidfilm, ein Siliziumnitridfilm, ein ON-Film, ein hoher bzw. stark dielektrischer Film, wie z. B. Ta₂O₅ oder (Ba, Sr) TiO₃, oder ein ferroelektrischer Film, wie z. B. BaTiO₃, SrTiO₃, PbTiO₃, PbZrO₃, LiNbO₃, PZT oder PLZT, sein. Wie in Fig. 9 gezeigt ist, sind die Speicherknoten 12aa und 12bb mit aufgerauhten Oberflächen derart gebildet, daß die Kapazitäten der Kondensatoren 15a und 15b erhöht werden können. Es ist selbstverständlich, daß eine Abmessung einer Komponente in Abhängigkeit einer geeigneten Vorrichtung variiert werden kann.

3. Ausführungsbeispiel

Eine Halbleitervorrichtung mit einem Kondensator, der eine größere Kapazität als die von jedem der Kondensatoren 15a und 15b entsprechend dem zweiten Ausführungsbeispiel aufweist, wird in einem dritten Ausführungsbeispiel be schrieben. Fig. 10 ist eine Querschnittsansicht, die eine Struktur der Halblei tervorrichtung entsprechend dem dritten Ausführungsbeispiel zeigt. In Fig. 10 bezeichnen die Bezugszeichen 16a und 16b aus einem leitenden Material gebil dete Elektroden, die eine kleinere Dicke aufweisen als eine vertikale Abmes sung von jeder der Seitenwände 5a, 5b, 5c und 5d, die mit Seitenabschnitten der Elektroden verbunden sind. Das Bezugszeichen 17a bezeichnet einen durch die Elektrode 16a und die mit den Seitenabschnitten der Elektrode 16a verbun denen Seitenwände 5a und 5b gebildeten zylindrischen Speicherknoten. Das Bezugszeichen 17b bezeichnet einen durch die Elektrode 16b und die Seiten wände 5c und 5d gebildeten zylindrischen Speicherknoten.

Obwohl die Seitenwände 5a und 5b und die Seitenwände 5c und 5d durch sepa rate Bezeichnungen in Fig. 10 bezeichnet sind, sind die Seitenwände 5a und 5b beispielsweise fortlaufend, seriell bzw. gleichzeitig als ein Zylinder, der sich in einer vertikalen Richtung entlang der Peripherie einer Elektrode 16a erstreckt, gebildet. Das gleiche trifft auf die Seitenwände 5c und 5d zu. Die Bezugszei chen 18a und 18b bezeichnen durch die Speicherknoten 17a bzw. 17b, einen dielektrischen Film 13 und eine Zellplatte 14 gebildete Kondensatoren.

Ein Herstellungsverfahren der in Fig. 10 gezeigten Halbleitervorrichtung wird im folgenden beschrieben. Zuerst wird eine Bearbeitung entsprechend den Schritten, die in Fig. 2 bis 4 gezeigt sind, des Herstellungsverfahrens entspre chend dem ersten Ausführungsbeispiel durchgeführt. Somit wird ein Kontakt loch 9 in einem auf einem Halbleitersubstrat 1 vorgesehen Isolierfilm 2 gebil det. Wie in Fig. 11 gezeigt ist, wird dann ein dotierter Polysiliziumfilm 16 mit einer Dicke von ungefähr 150,0 nm (1500 Å) durch ein CVD-Verfahren derart gebildet, daß ein Kontaktloch 9 gefüllt wird. Folglich werden die Kontakte 3a und 3b erhalten. Weiterhin wird ein BPTEOS-Film 19 (Maskenschicht) mit einer Dicke von ungefähr 600,0 nm (6000 Å) vorgesehen. Ein Resistmuster 20 mit einer Form entsprechend den Formen der Elektroden 16a und 16b wird auf einer Oberfläche des BPTEOS-Filmes 19 gebildet. Es wird angenommen, daß ein Abstand zwischen zwei benachbarten Resistmustern 20 einer minimalen Musterabmessung (0,25 µm) entspricht.

Als nächstes werden der BPTEOS-Film 19 und der dotierte Polysiliziumfilm 16 unter Verwendung des Resistmusters 20 als Ätzmaske einem Ätzen ausgesetzt, wie in Fig. 12 gezeigt ist. Das Ätzen wird beispielsweise unter Verwendung eines gemischten Gases aus CHF₃, Ar und O₂ mit einer ECR-Vorrichtung und der Bedingung, daß ein Selektivitätsverhältnis des Ätzens vollständig für einen Siliziumoxidfilm erhalten werden kann, durchgeführt. Folglich werden BPTEOS-Muster 19a und 19b (Masken) und Elektroden 16a und 16b erhalten. Durch das Ätzen werden nicht durch das Resistmuster 20 überdeckte Bereiche in oberen Abschnitten der Kontakte 3a und 3b, d. h. Bereiche, die eine Ver schiebung der Überdeckung entsprechen, einem Überätzen ausgesetzt. Folglich werden Ausnehmungen A und B gebildet. Dann wird das Resistmuster 20 ent fernt.

Danach wird dotiertes Polysilizium mit einer Dicke von ungefähr 150,0 nm (1500 Å) auf freigelegten Oberflächen des Isolierfilmes 2, der BPTEOS-Muster 19a und 19b, der Elektroden 16a und 16b und der Kontakte 3a und 3b vorgese hen und wird einem Zurückätzen durch beispielsweise ein RIE-Verfahren derart ausgesetzt, daß die Seitenwände 5a, 5b, 5c und 5d gebildet werden, wie in Fig. 13 gezeigt ist. Ebenfalls bei der Halbleitervorrichtung entsprechend dem drit ten Ausführungsbeispiel werden die Seitenwände 5b und 5d derart gebildet, daß sie in die Ausnehmungen A und B auf der Oberseite der Kontakte 3a und 3b derart gefüllt werden, daß die effektiven Oberflächen der Kontakte 3a und 3b höher bzw. gleich wie eine Oberfläche des Isolierfilmes 2 eingestellt wer den, in der gleichen Art wie in dem ersten Ausführungsbeispiel. Weiterhin kön nen die Elektrode 16b und der Kontakt 3b, die aufgrund der Verschiebung nicht überlagert sind, ebenfalls durch die aus einem leitenden Material gebil dete Seitenwand 5d gut elektrisch verbunden werden. In dieser Stufe werden ein zylindrischer Speicherknoten 17a, der die Seitenwände 5a und 5b und die Elektrode 16a enthält, und ein zylindrischer Speicherknoten 17b, der die Sei tenwände 5c und 5d und die Elektrode 16b enthält, erhalten.

Danach werden die auf den Elektroden 16a und 16b vorgesehenen BPTEOS-Muster 19a und 19b durch Ätzen selektiv entfernt. Zum Erhalten eines Selek tivitätsverhältnisses zu anderen Komponenten in Abhängigkeit einer Vorrich tung ist es ebenfalls möglich, Muster entsprechend den BPTEOS-Mustern 19a und 19b unter Verwendung eines anderen Materials als BPTEOS zu bilden.

Die nachfolgenden Schritte sind die gleichen wie die Schritte des Bildens des dielektrischen Filmes 13 und der Zellplatte 14 in dem zweiten Ausführungs beispiel. Die in Fig. 10 gezeigte Halbleitervorrichtung mit den Kondensatoren 18a und 18b kann durch sequentielles Bilden des dielektrischen Filmes 13 und der Zellplatte 14 auf zumindest den freigelegten Oberflächen der Seitenflächen 5a, 5b, 5c und 5d und der Elektroden 16a und 16b erhalten werden.

Bei einer solchen Halbleitervorrichtung sind die Flächen der Speicherknoten 17a und 17b auf den Seiten der Elektroden 16a und 16b freigelegt und zylin drisch gebildet, wodurch ein Oberflächenbereich erhöht ist. Folglich können die Kapazitäten der Kondensatoren 18a und 18b effektiv mit der Hochintegration durch Einstellen eines Abstandes zwischen den Speicherknoten 17a und 17b kleiner als eine minimale Musterabmessung erhöht werden. Es ist klar ersicht lich, daß Kondensatoren 18a und 18b mit höheren Kapazitäten durch Aufrauhen der Oberflächen der Speicherknoten 17a und 17b in der gleichen Art wie in dem in Fig. 9 gezeigten Fall entsprechend dem zweiten Ausführungsbeispiel erzielt werden können.

Claims

1. Halbleitervorrichtung mit
einem auf einem Substrat (1) vorgesehenen Isolierfilm (2),
einem Kontakt (3a, 3b), der aus einem leitenden Material (3), das in dem Iso lierfilm (2) vorgesehen ist und in einem von einer Bodenfläche des Isolierfilmes (2) zu einer Deckfläche des Isolierfilmes (2) gebildeten Kontaktloch vergraben ist, gebildet ist,
einem auf dem Isolierfilm (2) gebildeten Leitermuster (4a, 4b, 4aa, 4bb, 16a, 16b) und
einer aus einem leitenden Material (11) gebildeten Seitenwand (5a, 5b, 5c, 5d), die wie ein Rahmen auf einer Seitenfläche des Leitermusters (4a, 4b, 4aa, 4bb, 16a, 16b) vorgesehen ist,
wobei das Leitermuster (4a, 4b, 4aa, 4bb, 16a, 16b) und der Kontakt (3a, 3b) elektrisch über die Seitenwand (5a, 5b, 5c, 5d) oder direkt miteinander ver bunden sind.

2. Halbleitervorrichtung nach Anspruch 1, bei der
die wie ein Rahmen auf der Seitenfläche des Leitermusters (4a, 4b, 4aa, 4bb, 16a, 16b) vorgesehene Seitenwand (5a, 5b, 5c, 5d) auf dem Kontakt (3a, 3b) angeordnet ist, und
ein Teil der Seitenwand (5a, 5b, 5c, 5d) in dem Kontaktloch (9) vergraben ist.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der das Leitermuster (4a, 4b) und die Seitenwand (5a, 5b, 5c, 5d) eine Verdrah tung bilden.

4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, weiter mit einem auf den Oberflächen des Leitermusters (4a, 4b, 4aa, 4bb, 16a, 16b) und der Seitenwand (5a, 5b, 5c, 5d) vorgesehenen dielektrischen Film (13) und einer auf einer Oberfläche des dielektrischen Filmes (13) vorgesehenen Zell platte (14),
wobei das Leitermuster (4aa, 4bb, 16a, 16b) und die Seitenwand (5a, 5b, 5c, 5d) einen Speicherknoten (12a, 12b) bilden und
ein Kondensator (15a, 15b) durch den Speicherknoten (12a, 12b), den dielek trischen Film (13) und die Zellplatte (14) gebildet ist.

5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, bei der
eine Filmdicke des Leitermusters (16a, 16b) kleiner ist als eine vertikale Ab messung der Seitenwand (5a, 5b, 5c, 5d) und
das Leitermuster (16a, 16b) und die Seitenwand (5a, 5b, 5c, 5d) einen zylindri schen Speicherknoten (17a, 17b) bilden.

6. Halbleitervorrichtung nach Anspruch 4 oder 5, wobei der eine in Kontakt mit dem dielektrischen Film (13) stehende Oberfläche des Spei cherknotens (12a, 12b) rauh gehalten ist.

7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, bei der
ein Abstand zwischen zwei benachbarten Leitungsmustern (4a, 4b, 4aa, 4bb, 16a, 16b) einer minimalen Abmessung entspricht und
ein Abstand zwischen den Seitenwänden (5a, 5b, 5c, 5d), die wie ein Rahmen auf Flächen auf Seiten, bei welchen die zwei Leitermuster (4a, 4b, 4aa, 4bb, 16a, 16b) einander gegenüberliegend vorgesehen sind, vorgesehen sind, kleiner ist als die minimale Abmessung.

8. Herstellungsverfahren einer Halbleitervorrichtung mit den Schritten:
Bilden eines Kontaktloches (9) in einem auf einem Substrat (1) vorgesehenen Isolierfilm (2) von einer Deckfläche des Isolierfilmes (2) zu einer Bodenfläche des Isolierfilmes,
Vorsehen eines leitenden Materiales (3) auf dem Isolierfilm (2) und Füllen ei nes Inneren des Kontaktloches (9) mit dem leitenden Material (3) derart, daß ein Kontakt (3a, 3b) erhalten wird,
Bilden eines Resistmusters (10) oberhalb des Kontaktes (3a, 3b) durch Durch führen eines photolithographischen Schrittes auf dem leitenden Material (3), selektives Durchführen eines anisotropen Ätzens für das leitende Material (3) unter Verwendung des Resistmusters (10) als eine Ätzmaske derart, daß ein Leitermuster (4a, 4b, 4aa, 4bb) erhalten wird, wodurch das Resistmuster (10) entfernt wird,
Bilden eines leitenden Filmes (11) auf einer Oberfläche des Leitermusters (4a, 4b, 4aa, 4bb) und der des Isolierfilmes (2) einschließlich des Kontaktes (3a, 3b) und
Durchführen eines anisotropen Ätzens für den leitenden Film (11) unter Ver wendung der Oberfläche des Isolierfilmes (2) als ein Ätzstopp derart, daß eine mit einer Seitenfläche des Leitermusters (4a, 4b, 4aa, 4bb) verbundene, lei tende Seitenwand (5a, 5b, 5c, 5d) zurückgelassen wird.

9. Herstellungsverfahren nach Anspruch 8, weiter mit den Schritten:
Bilden eines dielektrischen Filmes (13) auf einer Oberfläche eines Speicherkno tens (12a, 12b), der das Leitermuster (4aa, 4bb) und die Seitenwand (5a, 5b, 5c, 5d) enthält, und
Bilden einer Zellplatte (14) auf dem dielektrischen Film (13),
wobei ein den Speicherknoten (12a, 12b), den dielektrischen Film (13) und die Zellplatte (14) enthaltender Kondensator (15a, 15b) gebildet wird.

10. Herstellungsverfahren einer Halbleitervorrichtung mit den Schritten:
Bilden eines Kontaktloches (9) in einem auf einem Substrat (1) vorgesehen Isolierfilm (2) von einer Deckfläche des Isolierfilmes (2) zu einer Bodenfläche des Isolierfilmes (2),
Vorsehen eines leitenden Materiales (16) auf dem Isolierfilm (2) und Füllen ei nes Inneren des Kontaktloches (9) mit dem leitenden Material (16) derart, daß ein Kontakt (3a, 3b) erhalten wird,
Bilden einer Maskenschicht (19) auf dem leitenden Material (16),
Bilden eines Resistmusters (20) oberhalb des Kontaktes (3a, 3b) durch Durch führen eines photolithographischen Schrittes auf der Maskenschicht (19), selektives Durchführen eines anisotropen Ätzens für die Maskenschicht (19) und das leitende Material (16) unter Verwendung des Resistmusters (20) als eine Ätzmaske derart, daß eine Maske (19a, 19b) und ein Leitermuster (16a, 16b) erhalten werden, wodurch das Resistmuster (20) entfernt wird,
Bilden eines leitenden Filmes auf den Oberflächen der Maske (19a, 19b) und dem Leitermuster (16a, 16b) und einer Oberfläche des Isolierfilmes (2) ein schließlich einer Oberfläche des Kontaktes (3a, 3b),
Durchführen eines anisotropen Ätzens für den leitenden Film unter Verwen dung der Oberfläche des Isolierfilmes (2) als ein Ätzstopp derart, daß eine mit den Seitenflächen der Maske (19a, 19b) und des Leitermusters (16a, 16b) ver bundene, leitende Seitenwand (5a, 5b, 5c, 5d) zurückgelassen wird, wodurch ein zylindrischer Speicherknoten (17a, 17b), der das Leitermuster (16a, 16b) und die Seitenwand (5a, 5b, 5c, 5d) enthält, erhalten wird,
Bilden eines dielektrischen Filmes (13) auf einer Oberfläche des zylindrischen Speicherknotens (17a, 17b) und
Bilden einer Zellplatte (14) auf einer Oberfläche des dielektrischen Filmes (13).

11. Herstellungsverfahren nach einem der Ansprüche 8 bis 10, bei dem der Kontakt (3a, 3b) und das Leitermuster (4a, 4b, 4aa, 4bb, 16a, 16b) elek trisch durch die Seitenwand (5a, 5b, 5c, 5d), die wie ein Rahmen auf der Sei tenfläche des Leitermusters (4a, 4b, 4aa, 4bb, 16a, 16b) vorgesehen ist, ver bunden wird, wenn zumindest ein Teil einer Deckfläche des Kontaktes (3a, 3b) und das Leitermuster (4a, 4b, 4aa, 4bb, 16a, 16b) nicht überlagert werden.