JP2015002191A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 第１導体上に形成された絶縁膜を貫通し、第１導体に達するスルーホールの底部の径を拡大する。
【解決手段】 半導体装置の製造方法は、半導体基板上に設けられた第１層間絶縁膜に第１導体を形成する工程と、第１導体を覆うように第１層間絶縁膜上に、第１ストッパー層間膜、第２層間絶縁膜、第２ストッパー層間膜及び第３層間絶縁膜を順次形成する工程と、第１導体に対応する位置に、第３層間絶縁膜、第２ストッパー層間膜及び第２層間絶縁膜を貫き、第１内径を有する第１コンタクトホールを形成する工程と、第２層間絶縁膜における第１コンタクトホールの内径を第１内径より大きい第２内径に拡大する工程と、第１ストッパー層間膜に、第１コンタクトホールに連続し、かつ第１内径より大きい第３内径を有する第２コンタクトホールを形成し、第１導体を露出させる工程と、を含む。
【選択図】図１（ｂ）

Description

本発明は、半導体装置に関し、特に、半導体装置の製造方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などに代表される半導体装置の高密度化に伴って、半導体装置を構成している様々な構成要素の占有面積が縮小されてきている。複数の構成要素を積層する構造を採用する半導体装置では、各要素の占有面積の縮小が、製造過程における下層側の構成要素と上層側の構成要素の位置ずれを許容する重ね合わせマージンの減少を招く。重ね合わせマージンの不足は、重ね合わされる構成要素がコンタクトプラグのような導電体である場合に、位置ずれによる接触面積の減少及びそれによるコンタクト抵抗の増大や、断線といった問題をもたらす。
この問題を解決する関連技術の一つとして、特許文献１に開示された半導体装置の製造方法がある。
この方法は、まず、コンタクトプラグが形成された（第１）層間絶縁膜上に（第２）層間絶縁膜、エッチストップ膜及び（第３）層間絶縁膜を順に積層する。次に、コンタクトプラグに達するスルーホールを形成するため、異方性エッチングにより（第３）層間絶縁膜とエッチストップ膜にスルーホールの上部分を形成する。スルーホールの上部分の側壁にエッチ保護膜を形成したあと、等方性エッチングにより（第２）層間絶縁膜にスルーホールの下部分を形成する。こうして形成されたスルーホールの下部分は、上部分に比べて大きな径を持つ。その結果、コンタクトプラグとスルーホール内に形成されるビアプラグとの間の接触面積を大きくすることができ、これらの間のコンタクト抵抗を低減することができる。
特開２００７−１５００８３号公報
特許文献１に開示された半導体装置の製造方法では、コンタクトプラグが形成された（第１）層間絶縁膜の上に（第２）層間絶縁膜が形成されている。このため、（第２）層間絶縁膜を等方性エッチングすると（第１）層間絶縁膜までエッチングされる虞がある。このため、スルーホールの下部分を十分に拡幅することができない。
本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板上に設けられた第１層間絶縁膜に第１導体を形成する工程と、前記第１導体を覆うように前記第１層間絶縁膜上に、第１ストッパー層間膜、第２層間絶縁膜、第２ストッパー層間膜及び第３層間絶縁膜を順次形成する工程と、前記第１導体に対応する位置に、前記第３層間絶縁膜、前記第２ストッパー層間膜及び前記第２層間絶縁膜を貫き、第１内径を有する第１コンタクトホールを形成する工程と、前記第２層間絶縁膜における前記第１コンタクトホールの内径を前記第１内径より大きい第２内径に拡大する工程と、前記第１ストッパー層間膜に、前記第１コンタクトホールに連続し、かつ前記第１内径より大きい第３内径を有する第２コンタクトホールを形成し、前記第１導体を露出させる工程と、を含むことを特徴とする。
また、本発明の他の実施の形態にかかる半導体装置は、半導体基板上に順に積層された第１層間絶縁膜、第１ストッパー層間膜、第２層間絶縁膜、及び第２ストッパー層間膜と、前記第１層間絶縁膜に形成された第１導体と、前記第１ストッパー層間膜、前記第２層間絶縁膜、及び前記第２ストッパー層間膜を貫いて前記第１導体に接続される下部分と前記第２ストッパー層間膜よりも上方へ突き出す上部分とを含むクラウン形状の第２導体と、を含み、前記下部分の外径は前記上部分の外径よりも大きい、ことを特徴とする。
本発明によれば、第１層間絶縁膜と第２層間絶縁膜との間に第１ストッパー層間膜を介在させたことにより、第１コンタクトホールの第２層間絶縁膜の部分を拡幅する際に、第１層間絶縁膜がエッチングされる虞がない。このため、第１コンタクトホールの第２層間絶縁膜の部分を最大限に拡幅することができる。そして、この第１コンタクトホールの最大限に拡幅された部分を利用して、第１ストッパー層間膜に第２コンタクトホールを形成するようにしたことで、第１層間絶縁膜をエッチングすることなく、第１導体の径よりも大きい第２コンタクトホールを形成することができる。その結果、第２コンタクトホール内に形成される第２導体と第１導体との間の接触面積を拡大しコンタクト抵抗を低減することができる。
本発明の第１の実施の形態に係る半導体装置の一部の平面レイアウトを示す横断面図である。 図１（ａ）のＢ−Ｂ’線断面図である。 図１（ｂ）の破線枠Ｃ内の拡大図である。 本発明の第１の実施の形態に係る半導体装置の変形例を説明するための図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための断面図である。 図２に示す工程に続く工程を説明するための断面図である。 図３に示す工程に続く工程を説明するための断面図である。 図４に示す工程に続く工程を説明するための断面図である。 図５に示す工程に続く工程を説明するための断面図である。 図６に示す工程に続く工程を説明するための断面図である。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
まず、図１（ａ），１（ｂ）及び１（ｃ）を参照して、本発明の第１の実施の形態に係る半導体装置の構成について説明する。
図１（ａ）は、本発明の第１の実施の形態に係る半導体装置の一部分の平面レイアウトを示す図であって、図１（ｂ）のＡ−Ａ’線断面図、図１（ｂ）は、図１（ａ）のＢ−Ｂ’線断面図、図１（ｃ）は、図１（ｂ）の破線枠Ｃ内の拡大図である。図示の半導体装置１００は、ＤＲＡＭ（Dynamic Random Access Memory）であるが、本願発明はＤＲＡＭ以外の半導体装置にも適用可能である。
図１（ａ）に示すように、半導体装置１００は、メモリセル領域２００と周辺回路領域３００とを含む。
メモリセル領域２００には、複数のメモリセルがＸ，Ｙ方向に沿って配列形成されている。各メモリセルは、セルトランジスタ（図示せず）と（セル）キャパシタ１０とを含む。各キャパシタ１０は、下部電極７と、その内周面及び外周面を覆うように形成された容量絶縁膜８と、下部電極７を埋め込むように容量絶縁膜８上に形成された上部電極９とを含む。なお、図１（ａ）では、上部電極９がストライプ状に描かれているが、図１（ｂ）から理解されるように、上部電極９は全てのセルキャパシタ１０を覆うように形成される。
各キャパシタ１０の中心位置は、メモリセル領域２００において、Ｘ方向に延在する仮想直線とＹ方向に延在している仮想直線の交点上にある。複数のキャパシタは、Ｘ方向及びＹ方向に関して等間隔に正方格子状に配置されている。しかしながら、キャパシタ１０の配置は、この例に限らず、種々の配置が可能である。
各下部電極７の外周面の一部にはサポート膜１８が接続されている。サポート膜１８は、各下部電極７とその周囲に位置する少なくとも一つの他の下部電極７との間を連結するように配置される。図１（ａ）では、サポート膜１８がストライプ状に配置された例を示しているが、これに限らず、ハニカム状や、島状等、他の形状であってよい。
周辺回路領域３００には、メモリセルを駆動するための周辺回路（図示せず）が配置される。周辺回路は、層間絶縁膜１２を含む複数の層で覆われており、これらを貫通して形成されるコンタクトプラグ１５に電気的に接続されている。
図１（ｂ）を参照すると、半導体装置１００は半導体基板１を有している。半導体基板１として、例えば、シリコン基板を用いることができる。
半導体基板１のメモリセル領域２００及び周辺回路領域３００には、夫々図示しない複数の素子が形成されている。例えば、半導体基板１のメモリセル領域２００には、複数の活性領域（図示せず）を区画する素子分離領域（図示せず）が形成されている。各活性領域には、一対の不純物拡散層（図示せず）が形成されている。また、半導体基板１上には、複数の活性領域を連続して横断するようにゲート絶縁膜とゲート電極（共に図示せず）とが積層されている。これら一対の活性領域、ゲート絶縁膜及びゲート電極により、セルトランジスタであるＭＯＳ（Metal Oxide Semiconductor）トランジスタが構成される。
複数の素子が形成されたシリコン基板１上には、これら複数の素子を覆う層間絶縁膜２が形成されている。
メモリセル領域２００の層間絶縁膜２の上面には、複数のビット線１９と、その上に積層されたマスク膜２０が設けられている。複数のビット線１９は、それぞれＹ方向に延在し、Ｘ方向に間隔を置いて並べられている。各ビット線１９は、Ｙ方向に並ぶ複数のセルトランジスタの一方の不純物拡散領域に電気的に接続されている。図示しない一対の第１コンタクトプラグが、各セルトランジスタに対応するように層間絶縁膜２を貫通して設けられており、その一方が、セルトランジスタの一方の不純物拡散領域と対応するビット線１９との間を電気的に接続する。
ビット線１９とマスク膜２０の側面には、サイドウォール絶縁膜２１が設けられている。層間絶縁膜２の上面は、ビット線１９及びサイドウォール絶縁膜２１と、第１層間絶縁膜３とで覆われている。図１（ｂ）には表されていないが、第１層間絶縁膜３は、メモリセル領域２００にも存在する。
第１層間絶縁膜３を貫通するように、複数の第１導体４（４ａ，４ｂ）が形成されている。メモリセル領域２００の複数の第１導体４ａは、セルトランジスタに夫々対応し、かつサイドウォール絶縁膜２１に接するように形成されている。第１導体４ａの各々は、層間絶縁膜２を貫通する第１コンタクトプラグの他方を介して、対応するセルトランジスタの他方の不純物拡散領域に電気的に接続されている。
第１層間絶縁膜３、マスク膜２０及びサイドウォール膜２１を覆うように、第１ストッパー層間膜５Ａ、第２層間絶縁膜２２及び第２ストッパー層間膜５Ｂが、順次積層されている。なお、今後は、第１ストッパー層間膜５Ａと第２ストッパー層間膜５Ｂを合わせて、ストッパー層間膜５と称することがある。
メモリセル領域２００では、第１導体４ａに夫々対応する位置に、第２ストッパー層間膜５Ｂ、第２層間絶縁膜２２及び第１ストッパー層化膜５Ａを貫通するホール１１が形成されている。ホール１１内には、下部電極７の下部分が設けられ、ホール１１の内壁面に下部電極７の外壁面が接している。下部電極７は、第２ストッパー層間膜５Ｂから上方へ突き出す上部分を含み、全体としてクラウン（王冠）形状を呈している。
ここで、図１（ｃ）を参照すると、ストッパー層間膜５の膜中における下部電極７の外径Ｘ１は、第２ストッパー層間膜５Ｂよりも上に位置する下部電極７の上部分の外径Ｘ２よりも大きい。また、下部電極７の底面は、一部が第１導体４ａの上面に接し、残りは第１導体４ａの上面よりも深さＺ１だけ下方に位置している。つまり、下部電極７は、第１導体４ａの上面並びに側面の一部に接続されている。また、第２層間絶縁膜２２の膜中における下部電極７の外径Ｘ３は、外径Ｘ２よりも大きい。図１（ｃ）では、外径Ｘ３は、外径Ｘ２だけでなく外径Ｘ１よりも大きいが、外径Ｘ２よりも大きければ、外径Ｘ１よりも小さくてもよい。
図１（ｄ）は、半導体装置１００の変形例を示す図であって、図１（ｃ）に対応する部分を示す図である。
図１（ｄ）に示す例では、第１ストッパー層間膜５Ａ、第２層間絶縁膜２２及び第２ストッパー層間膜５Ｂを積層させた後、さらに、第４層間絶縁膜２３と第３ストッパー層間膜５Ｃを積層させている。そして、これらの膜を貫通するホール１１Ａを形成し、ホール１１Ａ内から上方に延びるクラウン形状の下部電極７Ａが設けられている。
第４層間絶縁膜２３の膜中における下部電極７Ａの外径は、第２層間絶縁膜２２の膜中における下部電極７Ａの外径Ｘ３に等しい。また、第３ストッパー層間膜５Ｃの膜中における下部電極７Ａの外径は、第１ストッパー層間膜５Ａの膜中における下部電極７Ａの外径Ｘ１に等しい。また、外径Ｘ１、Ｘ２及びＸ３の相対関係は、図１（ｃ）に示す場合と同じでよい。
再び、図１（ｂ）を参照すると、下部電極７の上部外周面の一部には、サポート膜１８が接続されている。サポート膜１８は、隣接する下部電極７同士を相互に支持し、これらの下部電極７が互いに接触しないようにする役割を果たしている。
下部電極７の内外周側面、内周側底面並びに上面は、容量絶縁膜８と上部電極９で覆われている。上述したように、下部電極７、容量絶縁膜８及び上部電極９がセルキャパシタ１０を構成する。なお、下部電極７の内周側は、容量絶縁膜８介して上部電極９で埋め込まれているが、容量絶縁膜８の表面を薄い上部電極膜で覆い、残りの空間を充填膜で埋め込んでから、その上部にプレート電極を形成するようにしてもよい。
メモリセル領域２００の上部電極９を覆い、周辺回路領域３００を埋め込むように、層間絶縁膜１２が設けられている。メモリセル領域２００では、層間絶縁膜１２を貫通するコンタクトプラグ１３が、上部電極９に接続されている。また、周辺回路領域３００では、層間絶縁膜１２、第２ストッパー層間膜５Ｂ、第２層間絶縁膜２２及び第１ストッパー層間膜５Ａを貫通するコンタクトプラグ１５が、第１導体４ｂに接続されている。
層間絶縁膜１２上には、コンタクトプラグ１３，１５に夫々接続される配線１６が設けらている。また、層間絶縁膜１２上には、配線１６を覆うように層間絶縁膜１７が設けられている。
上述した半導体装置１００では、下部電極７の底部の外径Ｘ１が上部の外径Ｘ２よりも大きい。また、外径Ｘ１は、第１導体４の外径よりも大きい。そして、この大きい外径Ｘ１を有する下部電極７の底面を第１導体４に接続するようにしている。この構成によれば、製造途中に下部電極７の位置ずれが生じた場合に、接触面積の低下を防止又は抑制し、接続抵抗の増大を防止又は抑制することができる。加えて、下部電極７の外周面には外径の相違による凹凸が形成されているので、下部電極７と層間絶縁膜並びにストッパー層間膜との間の密着性が向上し、下部電極７のＺ方向の変形を防止することができる。
次に、半導体装置１００の製造方法について図２乃至図７を参照して説明する。半導体装置１００は、特に下部電極７の形状に特徴があるので、以下では、主として下部電極７を含むメモリセル領域２００の形成工程について説明する。
図２乃至図７は、図１（ｂ）における破線枠Ｅに対応する部分の拡大図である。
まず、図２を参照する。半導体基板１、例えばシリコン基板、を用意し、その一面側に図示しない複数のセルトランジスタを配列形成する。周知の方法を用いて、ゲート絶縁膜及びゲート電極、並びにソース・ドレインとなる不純物拡散層を形成する。
次に、形成された複数のセルトランジスタを覆うように、半導体基板１上に層間絶縁膜２を形成する。それから、層間絶縁膜２を貫通し、不純物拡散層にそれぞれ接続する図示しない複数の第１コンタクトプラグを形成する。
次に、層間絶縁膜２の上に、たとえばタングステン（Ｗ）からなる複数のビット線１９を形成する。各ビット線１９は、対を成す不純物拡散層の一方に接続され、かつＹ方向に並ぶ複数の第１コンタクトプラグに接続されるように形成される。また、ビット線１９の上面を覆う、例えばシリコン窒化膜（ＳｉＮ）からなる、マスク膜２０を形成する。続いて、ビット線１９及びマスク膜２０のＸ方向の側面部を覆うように、例えばシリコン窒化膜からなる、サイドウォール絶縁膜２１を形成する。
次に、ビット線１９、マスク膜２０及びサイドウォール絶縁膜２１の周囲を埋め込み、マスク膜２０およびサイドウォール絶縁膜２１と上面を一致させた、例えばシリコン酸化膜からなる第１層間絶縁膜３（図１（ｂ）参照）を形成する。それから、第１層間絶縁膜３を貫通し、かつ対を成す不純物拡散層の他方にそれぞれ接続される例えばタングステンから成る複数の第１導体４（４ａ）を、そのＸ方向の側面がサイドウォール絶縁膜２１に接触するように形成する。
層間絶縁膜２から第１層間絶縁膜３までの形成は、それぞれ周知の方法を用いることができる。
次に、第１導体４、マスク膜２０、サイドウォール絶縁膜１９及び第１層間絶縁膜３の上面を覆うように、例えば、シリコン窒化膜からなる第１ストッパー層間膜５Ａを成膜する。第１ストッパー層間膜５Ａの形成には、例えば、ＡＬＤ（Atomic Layer Deposition）法を用いることでき、またその膜厚は、３０ｎｍとすることができる。
次に、第１ストッパー層間膜５Ａの上面を覆うように、例えばシリコン酸化膜からなる第２層間絶縁膜２２を形成する。第２層間絶縁膜２２は、後に行なわれるエッチングに際し、後述する第３層間絶縁膜６よりもエッチングレートが高くなるように形成する。例えば、第２層間絶縁膜２２の形成には、原料ガスとしてテトラエトキシシラン（Tetraethoxysilane（Tetra Ethyl Ortho Silicate:ＴＥＯＳ）：Ｓｉ(ＯＣ２Ｈ５）4）と酸素（Ｏ２）を用いるＣＶＤ（Chemical Vapor Deposition）法を用いることができる。成膜条件として、ＴＥＯＳの流量を２５０ｓｃｃｍ（Standard Cubic Centimeter per Minute）、酸素（Ｏ２）の流量を２３００ｓｃｃｍにして、加熱温度を３６０℃、圧力を４００Ｐａ、高周波パワーを６５０Ｗとすることができる。また、第２層間絶縁膜２２の膜厚は、例えば１００ｎｍとすることができる。
次に、第２層間絶縁膜２２上に第２ストッパー層間膜５Ｂを形成する。第２ストッパー層間膜５Ｂを形成は、第１ストッパー層間膜５Ａの形成と同じ工程で行なうことができる。また、第２ストッパー層間膜５Ｂの膜厚は、第１ストッパー層間膜５Ａの膜厚と同じにする。
次に、第２ストッパー層間膜５Ｂの上面を覆うように、例えばシリコン酸化膜からなる第３層間絶縁膜６を形成する。第３層間絶縁膜６は、後に行なわれるエッチングに際し、第２層間絶縁膜２２よりもエッチングレートが低くなるように形成する。例えば、第３層間絶縁膜６の形成には、原料ガスとしてモノシラン（ＳｉＨ4）と亜酸化窒素（Ｎ２Ｏ）とヘリウム（Ｈｅ）を用いるＣＶＤ法を用いることができる。成膜条件として、モノシラン（ＳｉＨ4）の流量を１００ｓｃｃｍ、亜酸化窒素（Ｎ２Ｏ）の流量を１００００ｓｃｃｍ、ヘリウム（Ｈｅ）の流量を９０００ｓｃｃｍにして、加熱温度を４００℃、圧力を５．５Ｔｏｒｒ、高周波パワーを１６０Ｗとすることができる。また、第３層間絶縁膜６の膜厚は、例えば１μｍとすることができる。
次に、第３層間絶縁膜６の上面を覆うように、例えばシリコン窒化膜からなるサポート膜１８を成膜する。サポート膜１８は、ＡＬＤ法を用いて形成することができ、その膜厚を１３０ｎｍとすることができる。
次に、図３を参照する。フォトリソグラフィ法とドライエッチング法を用いて、サポート膜１８と、第３層間絶縁膜６と、第２ストッパー層間膜５Ｂと、第２層間絶縁膜２２を貫通する複数のホール２４を形成する。各ホール２４の底面には、第１ストッパー層間膜５Ａの一部が露出する。複数のホール２４は、第１導体４（４ａ）に対応する位置にそれぞれ形成される。各ホールの内径Ｘ４（第１内径）は、第１導体の外径よりも若干大きい例えば４０ｎｍとする。
次に、図４を参照する。ウェットエッチング法によって、ホール２４の内壁を構成している第３層間絶縁膜６の一部と第２層間絶縁膜２２の一部を除去し、新たな第１コンタクトホール２４Ａを形成する。前述のように、第３層間絶縁膜６及び第２層間絶縁膜２２をシリコン酸化膜で構成し、サポート膜１８及びストッパー層間膜５をシリコン窒化膜で構成することにより、第３層間絶縁膜６及び第２層間絶縁膜２２の選択的エッチングを可能にする。このエッチングには、弗化水素（ＨＦ）と水（Ｈ２Ｏ）を１：５００の割合で混合したエッチング液を２３℃で用いることができる。
新たに形成された第１コンタクトホール２４Ａの内径は、部分によって異なる。詳述すると、サポート膜１８並びにストッパー層間膜５（５Ａ、５Ｂ）はシリコン窒化膜で構成されているためエッチングされない。したがって、第２ストッパー層間膜５Ｂとサポート膜１８における第１コンタクトホール２４Ａの内径は、Ｘ４＝４０ｎｍのままである。
一方、第３層間絶縁膜６と第２層間絶縁膜２２における第１コンタクトホール２４Ａの内径は、夫々Ｘ２（第４内径）及びＸ３（第２内径）に拡大されている。上述した成膜条件及びエッチング条件では、第３層間絶縁膜６と第２層間絶縁膜２２の選択比は、１：１．２となる。これは、例えば、第３層間絶縁膜６を５ｎｍ厚除去すると、第２層間絶縁膜２２は６ｎｍ厚除去されることを意味する。つまり、第３層間絶縁膜６における第１コンタクトホール２４Ａの内径Ｘ２が５０ｎｍとなるように、５ｎｍ厚の第３層間絶縁膜６を除去すると、第２層間絶縁膜２２における第１コンタクトホール２４Ａの内径Ｘ３は５２ｎｍとなる。
内径Ｘ２とＸ３との差は、上述したように第３層間絶縁膜６と第２層間絶縁膜２２の成膜方法の相違に起因する。特に、成膜温度の影響が大きく、成膜温度が低いと膜密度が低下してウエットエッチレートが早くなる。
ここで、内径Ｘ３を大きくし過ぎると、互いに隣接する第１コンタクトホール２４Ａ同士が接触する。これを回避するために、除去できる第２層間絶縁膜２２の最大膜厚ｄＭＡＸ［ｎｍ］を制限する必要がある。例えば、第１コンタクトホール２４Ａのピッチ（配置間隔）をＸ５として、除去できる第２層間絶縁膜２２の最大膜厚ｄＭＡＸ［ｎｍ］は、（Ｘ５−Ｘ４−５）／２とすることができる。
なお、上記例では、ＨＦ系エッチング液を用いたが、アンモニア（ＮＨ3）系エッチング液を用いてもよい。例えば、アンモニア（ＮＨ3）と水（Ｈ２Ｏ）を１：２００の割合で混合したエッチング液を７５℃で用いることができる。このようなアンモニア系エッチング液を用いても、上記と同様に、内径Ｘ３を大きくすることができる。
次に、図５を参照する。ドライエッチング法によって、第１コンタクトホール２４Ａに連続する内径Ｘ４の第２コンタクトホール（予備的ホール）２４Ｂを、第１ストッパー膜５Ａに形成する。第２コンタクトホール２４Ｂの底部には、第１導体４（４ａ）の上面の少なくとも一部が露出する。
第２コンタクトホール２４Ｂを形成するドライエッチングでは、サポート膜１８をマスクとして利用する。サポート膜１８は、第１ストッパー膜と同様にシリコン窒化膜から構成されているので、第１ストッパー膜５Ａをエッチングしている間にエッチングされて膜厚が減少する。上記例では、第１ストッパー膜５Ａの膜厚が３０ｎｍであり、サポート膜１８の膜厚が１３０ｎｍであるので、第１ストッパー膜５Ａに第２コンタクトホール２４Ｂを形成している間に、サポート膜１８の膜厚は１３０ｎｍから１００ｎｍに減少する。
次に、図６を参照する。ウエットエッチング法によって、第２コンタクトホール２４Ｂの内壁を構成している第１ストッパー層間膜５Ａの一部を除去し、その内径をＸ１（第３内径）に拡大する。このウエットエッチングには、１３０〜１６０℃の燐酸（Ｈ３ＰＯ４）を用いることができる。
第１ストッパー層間膜５Ａをウエットエッチングする際、第１ストッパー層間膜５Ａと同じくシリコン窒化膜である第２ストッパー層間膜５Ｂ及びサポート膜１８の一部も除去される。また、第１ストッパー層間膜５Ａの一部が除去されたことでマスク膜２０及びサイドウォール絶縁膜２１の一部が露出し、これらの膜もシリコン窒化膜で構成されているので、その一部が除去される。こうして、新たなホール１１が形成される。
ホール１１の内径は、部分によって異なる。第２ストッパー層間膜５Ｂにおけるホール１１の内径は、第１ストッパー層間膜５Ａにおけるホールの内径Ｘ１に等しい。サポート膜１８におけるホール１１の内径もまた、第１ストッパー層間膜５Ａにおけるホールの内径Ｘ１に等しい。シリコン酸化膜である第２層間絶縁膜２２並びに第３層間絶縁膜６におけるホール１１の内径は、それぞれＸ３及びＸ２に維持される。例えば、このウエットエッチングにより５．５ｎｍ厚のストッパー膜５を除去するものとすると、内径Ｘ１は５１ｎｍになる。この場合、Ｘ３（＝５２ｎｍ）＞Ｘ１（＝５１ｎｍ）＞Ｘ２（＝５０ｎｍ）の関係が成り立つ。しかしながら、ストッパー膜５のウエットエッチング量を増加させて、Ｘ１＞Ｘ３＞Ｘ２の関係が成り立つようにしてもよい。
また、ホール１１の底部には、第１導体４（４ａ）が突出している。第１ストッパー層間膜５Ａがウエットエッチングされると、第１導体４（４ａ）、サイドウォール絶縁膜２１及びマスク膜２０の一部が露出する。タングステンである第１導体４（４ａ）はエッチングされないが、シリコン窒化膜であるサイドウォール絶縁膜２１とマスク膜２０はその一部が除去されるからである。その結果、ホール１１の底部には、第１導体４（４ａ）の上面と側面の一部が露出する。
次に、図７を参照する。ホール１１の内壁を覆うように、下部電極７となる導電膜（第２導体）を形成する。例えば、ＳＦＤ（Sequential Flow Deposition）法によって、導電膜として窒化チタン（ＴｉＮ）を成膜する。このとき、ホール１１を完全に埋め込まず、空間が残留するように導電膜を成膜する。第１導体４（４ａ）がホール１１の底面から突き出しているので、導電膜は、第１導体４（４ａ）の上面のみならず側面にも接触する。これにより、下部電極７が第１導体４（４ａ）の上面にのみ接触する場合に比べ、第１導体４（４ａ）と下部電極７との間の接触面積を増加させ、接触抵抗を低減できる。その結果、位置ずれに起因する接触面積の低下及び接触抵抗の増加を防止又は抑制することができる。
次に、フォトリソグラフィ法とドライエッチング法によって、サポート膜１８の上面に形成された導電膜を除去し、ホール１１内に導電膜を残す。ホール１１内に残る導電膜が下部電極７となる。こうして形成された下部電極７の底部における外径はＸ１に等しい。これは、単純にスルーホールを形成してその内部に下部電極を形成した場合（内径Ｘ４に相当）に比べて大きく、また、第１導体４の外径よりも大きい。また、関連技術のように不必要に層間絶縁膜がエッチングされることがなく、制御性がよい。
この後、公知の方法により第３層間絶縁膜を完全に除去する。それから、図１（ｂ）に示すように、露出する下部電極７の表面（内周面、外周面、底面及び上面）を覆うように、容量絶縁膜８を形成し、さらに上部電極９を形成する。こうしてキャパシタ１０が完成する。次に、キャパシタ１０を埋め込むように層間絶縁膜１２を形成する。続いて、層間絶縁膜１２を貫くコンタクトプラグ１３，１５を形成し、これらコンタクトプラグに接続される配線１６を形成する。さらに層間絶縁膜１７で配線１６を覆い、半導体装置１００が完成する。
以上説明したように、本実施形態による半導体デバイスの製造方法によれば、第１導体４の上方に第１ストッパー膜５Ａと、成膜温度が低い第２層間絶縁膜２２と、第２ストッパー膜５Ｂと、成膜温度が高い第３層間絶縁膜６を順次形成する。そして、これらの膜を貫通するホール２４，２４Ａ，２４Ｂを形成し、ウェットエッチング法によってホール２４，２４Ａ，２４Ｂの内径を一部分ずつ拡大し、下部電極７の型枠となるホール１１を形成する。ストッパー膜５及び第２層間絶縁膜２２のそれぞれにおけるホール１１の内径を第３層間絶縁膜６における内径よりも大きくしているので、下部電極７の底面の外径は、単純にスルーホールを形成してその内部に下部電極を形成した場合に比べて大きい。また、エッチストップ膜と層間絶縁膜の２層膜を用いる場合に比べ、制御性よくホールの内径を拡大することができ、下部電極７の底面の外径を第１導体４の外径よりも大きくできる。
以上、本発明について実施の形態に即して説明した、本発明は上記実施の形態に限定されることなく種々の変形・変更が可能である。例えば、上記実施の形態では第１導体がプラグである場合を想定しているが、第１導体は配線であってもよい。また、上述した、成膜方法やエッチング方法、寸法等は一例であり、これら目的に応じて任意に選択することが可能である。
１００ 半導体装置
２００ メモリセル領域
３００ 周辺回路領域
１ 半導体基板
２ 層間絶縁膜
３ 第１層間絶縁膜
４，４ａ，４ｂ 第１導体
５Ａ 第１ストッパー層間膜
５Ｂ 第２ストッパー層間膜
５Ｃ 第３ストッパー層間膜
６ 第３層間絶縁膜
７，７Ａ 下部電極
８ 容量絶縁膜
９ 上部電極
１０ キャパシタ
１１，１１Ａ ホール
１２ 層間絶縁膜
１３，１５ コンタクトプラグ
１６ 配線
１７ 層間絶縁膜
１８ サポート膜
１９ ビット線
２０ マスク膜
２１ サイドウォール絶縁膜
２２ 第２層間絶縁膜
２３ 第４層間絶縁膜
２４ ホール
２４Ａ 第１コンタクトホール
２４Ｂ 第２コンタクトホール

Claims (11)

  1. 半導体基板上に設けられた第１層間絶縁膜に第１導体を形成する工程と、
    前記第１導体を覆うように前記第１層間絶縁膜上に、第１ストッパー層間膜、第２層間絶縁膜、第２ストッパー層間膜及び第３層間絶縁膜を順次形成する工程と、
    前記第１導体に対応する位置に、前記第３層間絶縁膜、前記第２ストッパー層間膜及び前記第２層間絶縁膜を貫き、第１内径を有する第１コンタクトホールを形成する工程と、
    前記第２層間絶縁膜における前記第１コンタクトホールの内径を前記第１内径より大きい第２内径に拡大する工程と、
    前記第１ストッパー層間膜に、前記第１コンタクトホールに連続し、かつ前記第１内径より大きい第３内径を有する第２コンタクトホールを形成し、前記第１導体を露出させる工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第２層間絶縁膜における前記第１コンタクトホールの内径を前記第２内径に拡大する工程中に、前記第３層間絶縁膜における前記第１コンタクトホールの内径は前記第１内径より大きい第４内径に拡大され、
    前記第３内径は、前記第４内径よりも大きいことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２層間絶縁膜における前記第１コンタクトホールの内径を前記第２内径に拡大する工程中に、前記第２ストッパー層間膜における前記第１コンタクトホールの内径は前記第１内径に維持される、
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第２コンタクトホールを形成する工程は、
    前記第１ストッパー層間膜に前記第１内径を有する予備的ホールを形成する工程と、
    前記予備的ホールの内径を前記第２内径に拡大して前記第２コンタクトホールとする工程と、
    を含むことを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
  5. 前記予備的ホールの内径を前記第２内径に拡大する工程中に、前記第２ストッパー層間膜における前記第１コンタクトホールの内径は拡大される、ことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第２コンタクトホールを形成した後、前記第１コンタクトホールと前記第２コンタクトホールの内壁を覆い、かつ前記第１導体に接続される第２導体を形成する工程をさらに含むことを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置の製造方法。
  7. 半導体基板上に順に積層された第１層間絶縁膜、第１ストッパー層間膜、第２層間絶縁膜、及び第２ストッパー層間膜と、
    前記第１層間絶縁膜に形成された第１導体と、
    前記第１ストッパー層間膜、前記第２層間絶縁膜、及び前記第２ストッパー層間膜を貫いて前記第１導体に接続される下部分と前記第２ストッパー層間膜よりも上方へ突き出す上部分とを含むクラウン形状の第２導体と、を含み、
    前記下部分の外径は前記上部分の外径よりも大きい、ことを特徴とする半導体装置。
  8. 前記第２導体の前記第２層間絶縁膜に接する部分の外径は、前記第１ストッパー層間膜に接する部分の外径よりも大きい、ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第２導体の前記第１ストッパー層間膜に接する部分の外径は、前記第１導体の外径よりも大きい、ことを特徴とする請求項７又は８に記載の半導体装置。
  10. 前記第２導体は、キャパシタの一方の電極であることを特徴とする請求項７，８又は９に記載の半導体装置。
  11. 前記キャパシタは、ＤＲＡＭのセルキャパシタであることを特徴とする請求項１０に記載の半導体装置。
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