JPH07118520B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH07118520B2 JPH07118520B2 JP62302464A JP30246487A JPH07118520B2 JP H07118520 B2 JPH07118520 B2 JP H07118520B2 JP 62302464 A JP62302464 A JP 62302464A JP 30246487 A JP30246487 A JP 30246487A JP H07118520 B2 JPH07118520 B2 JP H07118520B2
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- 239000004065 semiconductor Substances 0.000 title claims description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 6
- 239000012528 membrane Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 186
- 229910004298 SiO 2 Inorganic materials 0.000 description 47
- 239000010410 layer Substances 0.000 description 19
- 238000009413 insulation Methods 0.000 description 14
- 150000002500 ions Chemical class 0.000 description 12
- 238000005530 etching Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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Description
【発明の詳細な説明】 〔概 要〕 本発明は半導体記憶装置及びその製造方法、特に高集
積、高性能のダイナミックランダムアクセスメモリ（DR
AM）セルの構造とその形成方法に関し、 ビット線や蓄積電極等のコンタクトホールを深く形成す
ることなく、ゲート電極やビット線等の絶縁耐性を向上
させると共に素子の平坦化と精度良い窓開けとを同時に
得ること、及び、メモリセルの蓄積電極面積を同一平面
内に立体的に増加させて、蓄積容量を増加させることを
目的とし、 半導体基板11に不純物拡散層13,14及びゲート電極WL3、
WL4から成る転送トランジスタT1と、ビット線BL1と、そ
の両者の上部に形成された蓄積電極22a、誘電体膜23及
び対向電極24から成る蓄積容量Clとを備え、前記ゲート
電極WL3、WL4及びビット線BL1の側壁の絶縁膜が該ゲー
ト電極WL3、WL4及び該ビット線BL1の上部の絶縁膜より
も厚い膜厚絶縁構造を有し、前記ビット線BL1が、前記
膜厚絶縁構造部分の一部に開口された第１の開口部17を
介して一方の不純物拡散層13に接続され、前記蓄積電極
22aが、前記膜厚絶縁構造部分の一部に開口された第２
の開口部21を介して他方の不純物拡散層14に接続されて
いることを含み構成する。
積、高性能のダイナミックランダムアクセスメモリ（DR
AM）セルの構造とその形成方法に関し、 ビット線や蓄積電極等のコンタクトホールを深く形成す
ることなく、ゲート電極やビット線等の絶縁耐性を向上
させると共に素子の平坦化と精度良い窓開けとを同時に
得ること、及び、メモリセルの蓄積電極面積を同一平面
内に立体的に増加させて、蓄積容量を増加させることを
目的とし、 半導体基板11に不純物拡散層13,14及びゲート電極WL3、
WL4から成る転送トランジスタT1と、ビット線BL1と、そ
の両者の上部に形成された蓄積電極22a、誘電体膜23及
び対向電極24から成る蓄積容量Clとを備え、前記ゲート
電極WL3、WL4及びビット線BL1の側壁の絶縁膜が該ゲー
ト電極WL3、WL4及び該ビット線BL1の上部の絶縁膜より
も厚い膜厚絶縁構造を有し、前記ビット線BL1が、前記
膜厚絶縁構造部分の一部に開口された第１の開口部17を
介して一方の不純物拡散層13に接続され、前記蓄積電極
22aが、前記膜厚絶縁構造部分の一部に開口された第２
の開口部21を介して他方の不純物拡散層14に接続されて
いることを含み構成する。
本発明は半導体記憶装置及びその製造方法に関するもの
であり、更に詳しく言えば、高集積、構成のダイナミッ
クランダムアクセスメモリ（DRAM）セルの構造とその形
成方法に関するものである。
であり、更に詳しく言えば、高集積、構成のダイナミッ
クランダムアクセスメモリ（DRAM）セルの構造とその形
成方法に関するものである。
第３図は従来例に係るDRAMセルに係る説明図である。
同図（ａ）はDRAMセルの電気回路図である。図におい
て、Ｔはデータ（電荷）を転送するMOSトランジスタ等
により構成される転送トランジスタ、Ｃは電荷を蓄積す
る蓄積容量、WLはワード線、BLはビット線である。な
お、６は蓄積電極、７は誘電体膜、８は対向電極であ
る。
て、Ｔはデータ（電荷）を転送するMOSトランジスタ等
により構成される転送トランジスタ、Ｃは電荷を蓄積す
る蓄積容量、WLはワード線、BLはビット線である。な
お、６は蓄積電極、７は誘電体膜、８は対向電極であ
る。
同図（ｂ）はDRAMセル構造を示す断面図である。図にお
いて、１はｐ型エピタキシャル層等のSi基板、２は選択
ロコス法等により形成されるフィールド酸化膜（SiO
2膜）、３、４はAs+イオン等を拡散して形成されるn+不
純物拡散層であり、転送トランジスタＴのソース又はド
レインである。５はワード線WLを絶縁する絶縁膜であ
り、CVD酸化膜（Si3N4膜）等である。
いて、１はｐ型エピタキシャル層等のSi基板、２は選択
ロコス法等により形成されるフィールド酸化膜（SiO
2膜）、３、４はAs+イオン等を拡散して形成されるn+不
純物拡散層であり、転送トランジスタＴのソース又はド
レインである。５はワード線WLを絶縁する絶縁膜であ
り、CVD酸化膜（Si3N4膜）等である。
なお同図（ｂ）の破線円に示す部分Ａは半導体素子の微
細化、高集化に伴い、絶縁膜が薄くなり絶縁耐力が落
ち、ショートや誤動作の原因となる薄膜部分である。６
は、ポリSi膜に不純物イオンをドープして形成される電
極であり、蓄積容量Ｃを構成する蓄積電極である。
細化、高集化に伴い、絶縁膜が薄くなり絶縁耐力が落
ち、ショートや誤動作の原因となる薄膜部分である。６
は、ポリSi膜に不純物イオンをドープして形成される電
極であり、蓄積容量Ｃを構成する蓄積電極である。
７は、SiO2膜やSi3N4膜等の絶縁膜により形成される誘
電体膜である。８はポリSi膜に不純物イオンをドープし
て形成される電極であり、蓄積容量Ｃを構成する対向電
極である。９は対向電極８を絶縁する絶縁膜であり、PC
G膜等である。10はビット線BLのコンタクトホールであ
る。
電体膜である。８はポリSi膜に不純物イオンをドープし
て形成される電極であり、蓄積容量Ｃを構成する対向電
極である。９は対向電極８を絶縁する絶縁膜であり、PC
G膜等である。10はビット線BLのコンタクトホールであ
る。
なおWLは、ポリSi膜等により形成される転送トランジス
タＴのゲート電極であり、ワード線である。また、BLは
不純物をドープしたポリSi膜又はポリサイド膜により形
成されるビット線である。
タＴのゲート電極であり、ワード線である。また、BLは
不純物をドープしたポリSi膜又はポリサイド膜により形
成されるビット線である。
ところで従来例によれば、半導体記憶装置の集積度の増
加と半導体素子の微細化とに従って、DRAMのメモリセル
の面積はますます縮小化される。このため下記のような
問題点がある。
加と半導体素子の微細化とに従って、DRAMのメモリセル
の面積はますます縮小化される。このため下記のような
問題点がある。
（１）蓄積電極面積に依存するメモリセルの蓄積容量Ｃ
が少なくなる。
が少なくなる。
（２）蓄積容量Ｃが減少したことによりα線入射による
ソフトエラーが増大する。
ソフトエラーが増大する。
（３）ビット線BLコンタクトホールのアスペクト比が大
きくなりパターン形成が困難になる。
きくなりパターン形成が困難になる。
（４）ビット線BL同志の分離部分の間隔が狭い。
（５）ビット線BLとワード線WLとの位置合わせ余裕が少
なくなる。
なくなる。
（６）ワード線WLやビット線BLの絶縁耐圧が落ちて誤動
作やショート等をする。
作やショート等をする。
なお、特開昭59−231851号に見られるような半導体メモ
リセルや、特開昭62−145765号に見られるようなMOSDRA
Mによれば、ワード線及びビット線上にキャパシタを積
層した構造が開示されている。前者では、ワード線とビ
ット線、ビット線と蓄積容量の間が、例えば、数千Å程
度の絶縁層間膜によって絶縁される。また、後者によれ
ば、CVD法によって形成されたPSG膜により、ワード線と
ビット線、ビット線と蓄積容量の間が絶縁される。
リセルや、特開昭62−145765号に見られるようなMOSDRA
Mによれば、ワード線及びビット線上にキャパシタを積
層した構造が開示されている。前者では、ワード線とビ
ット線、ビット線と蓄積容量の間が、例えば、数千Å程
度の絶縁層間膜によって絶縁される。また、後者によれ
ば、CVD法によって形成されたPSG膜により、ワード線と
ビット線、ビット線と蓄積容量の間が絶縁される。
いずれものメモリセルも、ワード線とフィールド絶縁膜
の段差をそのまま反映したキャパシタ構造が開示されて
いる。特に、後者ではワード線の下地段差を積極的に利
用している。
の段差をそのまま反映したキャパシタ構造が開示されて
いる。特に、後者ではワード線の下地段差を積極的に利
用している。
しかし、このような構造は段差が障害となり、半導体デ
バイスの平坦化や浅いコンタクトホールの形成（高集積
化）の妨げとなる。また、微小電流を読み出すビット線
に接近して設けられる他の配線パターンとの干渉を招く
恐れがある。
バイスの平坦化や浅いコンタクトホールの形成（高集積
化）の妨げとなる。また、微小電流を読み出すビット線
に接近して設けられる他の配線パターンとの干渉を招く
恐れがある。
本発明はかかる従来例の問題点に鑑み創作されたもので
あり、ビット線や蓄積電極等のコンタクトホールを深く
形成することなく、ゲート電極やビット線等の絶縁耐性
を向上させると共に素子の平坦化と精度良い窓開けとを
同時に得ること、及び、メモリセルの蓄積電極面積を同
一平面内に立体的に増加させて、蓄積容量を増加させる
ことを可能とする半導体記憶装置及びそれらの製造方法
の提供を目的とする。
あり、ビット線や蓄積電極等のコンタクトホールを深く
形成することなく、ゲート電極やビット線等の絶縁耐性
を向上させると共に素子の平坦化と精度良い窓開けとを
同時に得ること、及び、メモリセルの蓄積電極面積を同
一平面内に立体的に増加させて、蓄積容量を増加させる
ことを可能とする半導体記憶装置及びそれらの製造方法
の提供を目的とする。
本発明の半導体記憶装置及びその製造方法は、その一実
施例を第１〜第４図に示すように、半導体基板11に不純
物拡散層13,14及びゲート電極WL3、WL4から成る転送ト
ランジスタT1と、ビット線BL1と、その両者の上部に形
成された蓄積電極22a、誘電体膜23及び対向電極24から
成る蓄積容量C1とを備え、前記ゲート電極WL3、WL4及び
ビット線BL1の側壁の絶縁膜が該ゲート電極WL3、WL4及
び該ビット線BL1の上部の絶縁膜よりも厚い膜厚絶縁構
造を有し、前記ビット線BL1が、前記膜厚絶縁構造部分
の一部に開口された第１の開口部17を介して一方の不純
物拡散層13に接続され、前記蓄積電極22aが、前記膜厚
絶縁構造部分の一部に開口された第２の開口部21を介し
て他方の不純物拡散層14に接続されていることを特徴と
する。
施例を第１〜第４図に示すように、半導体基板11に不純
物拡散層13,14及びゲート電極WL3、WL4から成る転送ト
ランジスタT1と、ビット線BL1と、その両者の上部に形
成された蓄積電極22a、誘電体膜23及び対向電極24から
成る蓄積容量C1とを備え、前記ゲート電極WL3、WL4及び
ビット線BL1の側壁の絶縁膜が該ゲート電極WL3、WL4及
び該ビット線BL1の上部の絶縁膜よりも厚い膜厚絶縁構
造を有し、前記ビット線BL1が、前記膜厚絶縁構造部分
の一部に開口された第１の開口部17を介して一方の不純
物拡散層13に接続され、前記蓄積電極22aが、前記膜厚
絶縁構造部分の一部に開口された第２の開口部21を介し
て他方の不純物拡散層14に接続されていることを特徴と
する。
本発明の半導体記憶装置は、好ましくは、半導体基板上
に形成されたフィールド絶縁膜及びゲート絶縁膜と、前
記フィールド絶縁膜及びゲート絶縁膜上に形成された多
結晶シリコンを含むワード線と、前記ワード線の上方向
の膜厚よりも該ワード線の横方向の膜厚が大きくされた
第１の絶縁構造と、前記第１の絶縁構造部分の一部に開
口された第１の開口部を介して前記半導体基板に接続さ
れ、該第１の絶縁構造上に形成された多結晶シリコンを
含むビット線と、前記ビット線の上方向の膜厚よりも該
ビットの横方向の膜厚が大きくされた第２の絶縁構造
と、前記ワード線及び前記ビット線の上部に形成された
蓄積電極、誘電体膜及び対向電極から成る蓄積容量とを
有し、前記蓄積電極が、前記第１及び第２の絶縁構造部
分の一部に開口された第２の開口部を介して前記半導体
基板に接続されていることを特徴とする。
に形成されたフィールド絶縁膜及びゲート絶縁膜と、前
記フィールド絶縁膜及びゲート絶縁膜上に形成された多
結晶シリコンを含むワード線と、前記ワード線の上方向
の膜厚よりも該ワード線の横方向の膜厚が大きくされた
第１の絶縁構造と、前記第１の絶縁構造部分の一部に開
口された第１の開口部を介して前記半導体基板に接続さ
れ、該第１の絶縁構造上に形成された多結晶シリコンを
含むビット線と、前記ビット線の上方向の膜厚よりも該
ビットの横方向の膜厚が大きくされた第２の絶縁構造
と、前記ワード線及び前記ビット線の上部に形成された
蓄積電極、誘電体膜及び対向電極から成る蓄積容量とを
有し、前記蓄積電極が、前記第１及び第２の絶縁構造部
分の一部に開口された第２の開口部を介して前記半導体
基板に接続されていることを特徴とする。
本発明の半導体記憶装置の製造方法は、半導体基板11上
のフィールド絶縁膜12及びゲート絶縁膜上にゲート電極
WL3,WL4を形成する工程と、前記ゲート電極WL3,WL4の側
壁の絶縁膜が該ゲート電極WL3、WL4の上部の絶縁膜より
も厚い第１の絶縁構造を形成する工程と、前記第１の絶
縁構造部分を局部的に開口して前記半導体基板11を露出
する第１の開口部17を形成する工程と、前記第１の開口
部17と第１の絶縁構造上とにビット線BL1を形成する工
程と、前記ビット線BL1の側壁の絶縁膜を該ビット線BL1
の上部の絶縁膜よりも厚くする第２の絶縁構造を形成す
る工程と、前記第１及び第２の絶縁構造部分を局部的に
開口して前記半導体基板11を露出する第２の開口部21を
形成する工程と、前記第２の開口部21と第２の絶縁構造
上とに蓄積電極22aを形成する工程と、前記蓄積電極22a
に誘電体膜23及び対向電極24を形成して蓄積容量C1を形
成する工程とを有することを特徴とする。
のフィールド絶縁膜12及びゲート絶縁膜上にゲート電極
WL3,WL4を形成する工程と、前記ゲート電極WL3,WL4の側
壁の絶縁膜が該ゲート電極WL3、WL4の上部の絶縁膜より
も厚い第１の絶縁構造を形成する工程と、前記第１の絶
縁構造部分を局部的に開口して前記半導体基板11を露出
する第１の開口部17を形成する工程と、前記第１の開口
部17と第１の絶縁構造上とにビット線BL1を形成する工
程と、前記ビット線BL1の側壁の絶縁膜を該ビット線BL1
の上部の絶縁膜よりも厚くする第２の絶縁構造を形成す
る工程と、前記第１及び第２の絶縁構造部分を局部的に
開口して前記半導体基板11を露出する第２の開口部21を
形成する工程と、前記第２の開口部21と第２の絶縁構造
上とに蓄積電極22aを形成する工程と、前記蓄積電極22a
に誘電体膜23及び対向電極24を形成して蓄積容量C1を形
成する工程とを有することを特徴とする。
本発明の半導体記憶装置は、好ましくは、半導体基板上
のフィールド絶縁膜及びゲート絶縁膜上に多結晶シリコ
ンを含む第１の導電体膜をパターンニングしてワード線
を形成する工程と、前記ワード線の上方向の膜厚よりも
該ワード線の横方向の膜厚を大きする第１の絶縁構造を
形成する工程と、前記第１の絶縁構造部分の一部を開口
して前記半導体基板を露出する第１の開口部を形成する
工程と、前記第１の開口部及び第１の絶縁構造上に多結
晶シリコンを含む第２の導電体膜をパターニングしてビ
ット線を形成する工程と、前記ビット線の上方向の膜厚
よりも該ビット線の横方向の膜厚を大きくする第２の絶
縁構造を形成する工程と、前記第１及び第２の絶縁構造
部分の一部を開口して前記半導体基板を露出する第２の
開口部を形成する工程と、前記第２の開口部及び第２の
絶縁構造上に多結晶シリコンを含む第３の導電体膜をパ
ターニングして蓄積電極を形成する工程と、前記蓄積電
極に誘電体膜及び対向電極を形成して蓄積容量を形成す
る工程とを有することを特徴とし、上記目的を達成す
る。
のフィールド絶縁膜及びゲート絶縁膜上に多結晶シリコ
ンを含む第１の導電体膜をパターンニングしてワード線
を形成する工程と、前記ワード線の上方向の膜厚よりも
該ワード線の横方向の膜厚を大きする第１の絶縁構造を
形成する工程と、前記第１の絶縁構造部分の一部を開口
して前記半導体基板を露出する第１の開口部を形成する
工程と、前記第１の開口部及び第１の絶縁構造上に多結
晶シリコンを含む第２の導電体膜をパターニングしてビ
ット線を形成する工程と、前記ビット線の上方向の膜厚
よりも該ビット線の横方向の膜厚を大きくする第２の絶
縁構造を形成する工程と、前記第１及び第２の絶縁構造
部分の一部を開口して前記半導体基板を露出する第２の
開口部を形成する工程と、前記第２の開口部及び第２の
絶縁構造上に多結晶シリコンを含む第３の導電体膜をパ
ターニングして蓄積電極を形成する工程と、前記蓄積電
極に誘電体膜及び対向電極を形成して蓄積容量を形成す
る工程とを有することを特徴とし、上記目的を達成す
る。
本発明の半導体記憶装置によれば、第１の絶縁構造の横
方向での膜厚により深さが決定され、該ゲート電極WL3
の側壁の横方向で第１の絶縁構造部分の一部に開口され
た第１の開口部17にビット線BL1が設けられ、また、第
１及び第２絶縁構造の横方向での膜厚により深さが決定
され、該ゲート電極WL3の側壁の横方向で第１及び第２
絶縁構造部分の一部に開口された第２の開口部21に蓄積
電極22aが設けられるため、シールドビット線構造にお
けるゲート電極WL3とビット線BL1との間や、ゲート電極
WL3と蓄積電極22aとの間、ビット線BL1と蓄積電極22aと
の間の絶縁耐性の強化及びゲート電極WL3,WL4やビット
線BL1上で横方向の絶縁膜16,20が最適に平坦化された膜
厚絶縁構造を有する基板上で、メモリセルの蓄積電極面
積を同一平面内に立体的に増加させて、蓄積容量を増加
させることができる。
方向での膜厚により深さが決定され、該ゲート電極WL3
の側壁の横方向で第１の絶縁構造部分の一部に開口され
た第１の開口部17にビット線BL1が設けられ、また、第
１及び第２絶縁構造の横方向での膜厚により深さが決定
され、該ゲート電極WL3の側壁の横方向で第１及び第２
絶縁構造部分の一部に開口された第２の開口部21に蓄積
電極22aが設けられるため、シールドビット線構造にお
けるゲート電極WL3とビット線BL1との間や、ゲート電極
WL3と蓄積電極22aとの間、ビット線BL1と蓄積電極22aと
の間の絶縁耐性の強化及びゲート電極WL3,WL4やビット
線BL1上で横方向の絶縁膜16,20が最適に平坦化された膜
厚絶縁構造を有する基板上で、メモリセルの蓄積電極面
積を同一平面内に立体的に増加させて、蓄積容量を増加
させることができる。
本発明の半導体記憶装置の製造方法によれば、ワード線
の側部に垂直段差を緩和する第１の絶縁構造が形成され
ているため、該第１の絶縁構造の横方向での絶縁膜の膜
厚によって深さが制限される第１の開口部の形成を目的
とした中で、該ワード線を覆う第１の絶縁平坦化構造を
得ることができる。また、第１の開口部の深さには第１
の絶縁構造の側壁部の絶縁膜の膜厚が加算されないた
め、半導体基板に至る第１の開口部を第１の絶縁構造の
横方向での絶縁膜の膜厚次第で浅く形成できる。
の側部に垂直段差を緩和する第１の絶縁構造が形成され
ているため、該第１の絶縁構造の横方向での絶縁膜の膜
厚によって深さが制限される第１の開口部の形成を目的
とした中で、該ワード線を覆う第１の絶縁平坦化構造を
得ることができる。また、第１の開口部の深さには第１
の絶縁構造の側壁部の絶縁膜の膜厚が加算されないた
め、半導体基板に至る第１の開口部を第１の絶縁構造の
横方向での絶縁膜の膜厚次第で浅く形成できる。
同様に、ビット線の側部に垂直段差を緩和する第２の絶
縁構造が形成されているため、第２の絶縁構造の横方向
での膜厚によって深さが制限される第２の開口部の形成
を目的とした中で、該ビット線を覆う第２の絶縁平坦化
構造を得ることができる。また、第２の開口部の深さに
は、ワード線の側壁部の絶縁膜と、ビット線の側壁部の
絶縁膜の膜厚が加算されないため、第２の開口部を第1,
第２の絶縁構造における横方向での絶縁膜の膜厚次第で
浅く形成できる。
縁構造が形成されているため、第２の絶縁構造の横方向
での膜厚によって深さが制限される第２の開口部の形成
を目的とした中で、該ビット線を覆う第２の絶縁平坦化
構造を得ることができる。また、第２の開口部の深さに
は、ワード線の側壁部の絶縁膜と、ビット線の側壁部の
絶縁膜の膜厚が加算されないため、第２の開口部を第1,
第２の絶縁構造における横方向での絶縁膜の膜厚次第で
浅く形成できる。
これにより、シールドビット線構造におけるゲート電極
やビット線等の絶縁耐性を向上させると共に素子の平坦
化と精度良い窓開けとを同時に得ることが可能となる。
特に、コンタクトホールのステップカバレージの改善及
びビット線に接近して配置される他のワード線や蓄積電
極との干渉が防止できる。これにより、素子微細化の中
で高信頼度のDRAM等が提供される。
やビット線等の絶縁耐性を向上させると共に素子の平坦
化と精度良い窓開けとを同時に得ることが可能となる。
特に、コンタクトホールのステップカバレージの改善及
びビット線に接近して配置される他のワード線や蓄積電
極との干渉が防止できる。これにより、素子微細化の中
で高信頼度のDRAM等が提供される。
次に図を参照しながら本発明の実施例について説明す
る。
る。
第１、２図は本発明の実施例に係る半導体記憶装置及び
その製造方法の説明図であり、第１図は本発明の実施例
に係るDRAMセルの構造図を示している。
その製造方法の説明図であり、第１図は本発明の実施例
に係るDRAMセルの構造図を示している。
同図（ａ）、（ｂ）はDRAMセルの断面図であり、同図
（ｃ）はその平面図である。なお、同図（ａ）は同図
（ｃ）のＡ−Ａ′矢視断面図であり、同図（ｂ）は同図
（ｃ）のＢ−Ｂ矢視断面図である。
（ｃ）はその平面図である。なお、同図（ａ）は同図
（ｃ）のＡ−Ａ′矢視断面図であり、同図（ｂ）は同図
（ｃ）のＢ−Ｂ矢視断面図である。
図において、11はｎ型又はｐ型エピタキシャル層等のSi
基板、12はSi基板11を選択ロコス酸化して形成されたフ
ィールド酸化膜、13、14はAs+イオン等の不純物イオン
を熱拡散して形成されるn+不純物拡散層であり、転送ト
ランジスタT1のソースやドレインである。WL3、WL4はポ
リSi膜等により形成されるゲート電極であり、DRAMセル
におけるワード線である。
基板、12はSi基板11を選択ロコス酸化して形成されたフ
ィールド酸化膜、13、14はAs+イオン等の不純物イオン
を熱拡散して形成されるn+不純物拡散層であり、転送ト
ランジスタT1のソースやドレインである。WL3、WL4はポ
リSi膜等により形成されるゲート電極であり、DRAMセル
におけるワード線である。
16、15a、20はワード線（ゲート電極）WL3、WL4を絶縁
するSiO2膜やSi3N4膜等の絶縁膜であり、特に各電極の
側壁にSiO2膜15aを設けて配線の絶縁保護強化および垂
直段差の緩和をしている。
するSiO2膜やSi3N4膜等の絶縁膜であり、特に各電極の
側壁にSiO2膜15aを設けて配線の絶縁保護強化および垂
直段差の緩和をしている。
また、16、19a、20はビット線BLを絶縁する絶縁膜であ
り、ワード線WL3、WL4と同様に、ビット線BLの側壁にSi
O2膜19aを設けて、その絶縁保護強化および垂直段差の
緩和をしている。これにより転送トランジスタT1を構成
する。
り、ワード線WL3、WL4と同様に、ビット線BLの側壁にSi
O2膜19aを設けて、その絶縁保護強化および垂直段差の
緩和をしている。これにより転送トランジスタT1を構成
する。
なお、22aは所望の膜厚の不純物イオンを含有したポリS
i膜に形成された蓄積電極である。23は誘電体膜であ
り、蓄積電極22aを熱処理することにより形成される。
また24は不純物イオンを含有したポリSi膜により形成さ
れる対向電極であり、蓄積電極22aと誘電体膜23と共に
蓄積容量C1を形成する。
i膜に形成された蓄積電極である。23は誘電体膜であ
り、蓄積電極22aを熱処理することにより形成される。
また24は不純物イオンを含有したポリSi膜により形成さ
れる対向電極であり、蓄積電極22aと誘電体膜23と共に
蓄積容量C1を形成する。
なお、同図（ｃ）において、実線に示すWL3、WL4はワー
ド線（ゲート電極）、一点鎖線に示すBLはビット線であ
る。また二点鎖線に示す22aは蓄積電極であり、17はビ
ット線コンタクトホール、21は蓄積電極コンタクトホー
ルである。これ等によりDRAMセルを構成する。
ド線（ゲート電極）、一点鎖線に示すBLはビット線であ
る。また二点鎖線に示す22aは蓄積電極であり、17はビ
ット線コンタクトホール、21は蓄積電極コンタクトホー
ルである。これ等によりDRAMセルを構成する。
このようにして、ゲート電極WL3,WL4の側部に垂直段差
を緩和するSiO2膜15aが形成されているため、SiO2膜16
の膜厚によって深さが制限されるビット線コンタクトホ
ール17の形成を目的とした中で、該ゲート電極L3,WL4を
覆うSiO2膜16の平坦化構造を得ることができる。また、
ビット線コンタクトホール17の深さにはSiO2膜15aの膜
厚が加算されないため、半導体基板21のソースに至るビ
ット線コンタクトホール17をSiO2膜16の膜厚次第で浅く
形成できる。
を緩和するSiO2膜15aが形成されているため、SiO2膜16
の膜厚によって深さが制限されるビット線コンタクトホ
ール17の形成を目的とした中で、該ゲート電極L3,WL4を
覆うSiO2膜16の平坦化構造を得ることができる。また、
ビット線コンタクトホール17の深さにはSiO2膜15aの膜
厚が加算されないため、半導体基板21のソースに至るビ
ット線コンタクトホール17をSiO2膜16の膜厚次第で浅く
形成できる。
同様に、ビット線BL1の側部にSiO2膜19aを設けているた
め、SiO2膜16,20の膜厚によって深さが制限される蓄積
電極コンタクトホール21の形成を目的とした中で、SiO2
膜20の平坦化構造を得ることができる。また、蓄積電極
コンタクトホール21の深さには、SiO2膜15a,19aの膜厚
が加算されないため、蓄積電極コンタクトホール21をSi
O2膜16,20の膜厚次第で浅く形成できる。
め、SiO2膜16,20の膜厚によって深さが制限される蓄積
電極コンタクトホール21の形成を目的とした中で、SiO2
膜20の平坦化構造を得ることができる。また、蓄積電極
コンタクトホール21の深さには、SiO2膜15a,19aの膜厚
が加算されないため、蓄積電極コンタクトホール21をSi
O2膜16,20の膜厚次第で浅く形成できる。
これにより、ゲート電極WL3,WL4やビット線BL1等の絶縁
耐性を向上させると共に素子の平坦化と精度良い窓開け
とを同時に得ることが可能となる。特に、各コンタトホ
ール17,21のステップカバレージの改善及びビット線BL1
に接近して配置されるゲート電極WL3や蓄積電極22aとの
干渉が防止できる。
耐性を向上させると共に素子の平坦化と精度良い窓開け
とを同時に得ることが可能となる。特に、各コンタトホ
ール17,21のステップカバレージの改善及びビット線BL1
に接近して配置されるゲート電極WL3や蓄積電極22aとの
干渉が防止できる。
第２図は本発明の実施例に係るDRAMセルの形成工程図で
あり、同図（a1）〜（j1）は第１図（ｃ）、DRAMセルの
平面図のＡ−Ａ′矢視断面に係る形成工程を示し、同図
（a2）〜（j2）は同様にＢ−Ｂ′矢視断面図に係る形成
工程を示している。
あり、同図（a1）〜（j1）は第１図（ｃ）、DRAMセルの
平面図のＡ−Ａ′矢視断面に係る形成工程を示し、同図
（a2）〜（j2）は同様にＢ−Ｂ′矢視断面図に係る形成
工程を示している。
図において、まずｐ型又はｎ型エピタキシャル層等のSi
基板11を選択ロコス法等により熱酸化して、フィールド
酸化膜12を形成し、その後ポリSi膜等を選択的にフィー
ルド酸化膜12上にパターニングし、ゲート電極WL3、WL4
を形成する。なお、ゲート電極WL3、WL4はDRAMセルにお
けるワード線となる。次いで所望の、例えばAs+イオン
等の不純物イオンをSi基板11に注入する。その後熱処理
をし、n+不純物拡散層13、14を形成する。なおn+不純物
拡散層13、14は転送トランジスタT1のソース、ドレイン
となる（同図（a1）、（a2））。
基板11を選択ロコス法等により熱酸化して、フィールド
酸化膜12を形成し、その後ポリSi膜等を選択的にフィー
ルド酸化膜12上にパターニングし、ゲート電極WL3、WL4
を形成する。なお、ゲート電極WL3、WL4はDRAMセルにお
けるワード線となる。次いで所望の、例えばAs+イオン
等の不純物イオンをSi基板11に注入する。その後熱処理
をし、n+不純物拡散層13、14を形成する。なおn+不純物
拡散層13、14は転送トランジスタT1のソース、ドレイン
となる（同図（a1）、（a2））。
次いで、ゲート電極WL3、WL4を膜厚1000Å程度のSiO2膜
15により堆積する（同図（b1）、（b2））。
15により堆積する（同図（b1）、（b2））。
その後RIE法等の異方性エッチングによりSiO2膜15をド
ライエッチングしてゲート電極WL3、WL4の側壁にSiO2膜
15aを残す。なおエッチングガスは例えばCF4/O2を用い
る（同図（c1）、（c2））。
ライエッチングしてゲート電極WL3、WL4の側壁にSiO2膜
15aを残す。なおエッチングガスは例えばCF4/O2を用い
る（同図（c1）、（c2））。
次に、側壁にSiO2膜15aを残したゲート電極WL3、WL4を
膜厚1000Å程度のSiO2膜16により絶縁し、その後、不図
示のレジスト膜をマスクにしてSiO2膜16をRIE法等の異
方性エッチングにより開口し、開口部17を形成する。な
お、開口部17はビット線コンタクトホールとなる（同図
（d1）、（d2））。
膜厚1000Å程度のSiO2膜16により絶縁し、その後、不図
示のレジスト膜をマスクにしてSiO2膜16をRIE法等の異
方性エッチングにより開口し、開口部17を形成する。な
お、開口部17はビット線コンタクトホールとなる（同図
（d1）、（d2））。
さらに、開口部17を設けたSi基板11の全面に膜厚1000Å
程度の不純物イオンを含有したポリSi膜18を減圧CVD法
等により形成し、不図示のレジスト膜をマスクにして、
RIE法等によりパターニングする。なおパターニングさ
れたポリSi膜18は転送トランジスタT1におけるビット線
BL1となる（同図（e1）、（e2））。
程度の不純物イオンを含有したポリSi膜18を減圧CVD法
等により形成し、不図示のレジスト膜をマスクにして、
RIE法等によりパターニングする。なおパターニングさ
れたポリSi膜18は転送トランジスタT1におけるビット線
BL1となる（同図（e1）、（e2））。
次いで、ビット線BL上の全面にCVD法等により膜厚1000
Å程度のSiO2膜19を堆積する（同図（f1）、（f2））。
Å程度のSiO2膜19を堆積する（同図（f1）、（f2））。
その後、RIE法等の異方性エッチングによりSiO2膜19を
ドライエッチングして、ビット線BL1の側壁にSiO2膜19a
を残す。なおエッチングガスは同様にCF4/O2を用いる
（同図（g1）、（g2））。
ドライエッチングして、ビット線BL1の側壁にSiO2膜19a
を残す。なおエッチングガスは同様にCF4/O2を用いる
（同図（g1）、（g2））。
次いで、側壁にSiO2膜19aを残したビット線BLを膜厚100
0Å程度のSiO2膜又はSi3N4膜20により絶縁する（同図
（h1）、（h2））。
0Å程度のSiO2膜又はSi3N4膜20により絶縁する（同図
（h1）、（h2））。
さらに、不図示のレジスト膜をマスクとして、SiO2膜1
6、20を選択的に除去して、n+不純物拡散層13を露出
し、開口部21を設ける。なお、開口部21は蓄積電極コン
タクトホールとなる（同図（i1）、（i2））。
6、20を選択的に除去して、n+不純物拡散層13を露出
し、開口部21を設ける。なお、開口部21は蓄積電極コン
タクトホールとなる（同図（i1）、（i2））。
次いで、開口部21を設けたSi基板11の全面に所望の膜厚
による不純物イオンを含有したポリSi膜22を形成し、そ
の後不図示のレジスト膜をマスクにして、ポリSi膜22を
RIE法等の異方性エッチングによりパターニングする。
なお、ポリSi膜22をパターニングすることにより蓄積電
極22aを形成する。またエッチングガスはCCl4/O2を用い
る（同図（j1）、（j2））。
による不純物イオンを含有したポリSi膜22を形成し、そ
の後不図示のレジスト膜をマスクにして、ポリSi膜22を
RIE法等の異方性エッチングによりパターニングする。
なお、ポリSi膜22をパターニングすることにより蓄積電
極22aを形成する。またエッチングガスはCCl4/O2を用い
る（同図（j1）、（j2））。
なお、同図（j1）、（j2）の形成工程後は、従来と同様
に蓄積電極22aを熱処理して、SiO2膜等の誘電体膜23を
形成し、さらに対向電極24として不純物イオンを含有し
たポリSi膜を誘電体膜23の全面に形成する。これにより
第１図（ａ）、（ｂ）に示すようなDRAMセルを製造する
ことができる。
に蓄積電極22aを熱処理して、SiO2膜等の誘電体膜23を
形成し、さらに対向電極24として不純物イオンを含有し
たポリSi膜を誘電体膜23の全面に形成する。これにより
第１図（ａ）、（ｂ）に示すようなDRAMセルを製造する
ことができる。
このようにして、ゲート電極WL3,WL4の側部に垂直段差
を緩和するSiO2膜15aが形成されているため、SiO2膜16
の膜厚によって深さが制限されるビット線コンタクトホ
ール17の形成を目的とした中で、該ゲート電極L3,WL4を
覆うSiO2膜16の平坦化を図ることができる。また、ビッ
ト線コンタクトホール17の深さにはSiO2膜15aの膜厚が
加算されないため、半導体基板21のn+不純物拡散層14に
至る第１の開口部17をSiO2膜16の成膜を調整することで
浅く形成できる。
を緩和するSiO2膜15aが形成されているため、SiO2膜16
の膜厚によって深さが制限されるビット線コンタクトホ
ール17の形成を目的とした中で、該ゲート電極L3,WL4を
覆うSiO2膜16の平坦化を図ることができる。また、ビッ
ト線コンタクトホール17の深さにはSiO2膜15aの膜厚が
加算されないため、半導体基板21のn+不純物拡散層14に
至る第１の開口部17をSiO2膜16の成膜を調整することで
浅く形成できる。
同様に、ビット線BL1の側部にSiO2膜19aを形成している
ため、SiO2膜16,20の膜厚によって深さが制限される第
２の開口部21の形成を目的とした中で、SiO2膜20の平坦
化を図ることができる。また、第２の開口部21の深さに
は、SiO2膜15a,19aの膜厚が加算されないため、n+不純
物拡散層13に至る第２の開口部21をSiO2膜16,20の成膜
を調整することで浅く形成できる。
ため、SiO2膜16,20の膜厚によって深さが制限される第
２の開口部21の形成を目的とした中で、SiO2膜20の平坦
化を図ることができる。また、第２の開口部21の深さに
は、SiO2膜15a,19aの膜厚が加算されないため、n+不純
物拡散層13に至る第２の開口部21をSiO2膜16,20の成膜
を調整することで浅く形成できる。
これにより、ゲート電極WL3,WL4やビット線BL1等の絶縁
耐性を向上させると共に素子の平坦化と精度良い窓開け
とを両立させることが可能となる。特に、SiO2膜16,20
の膜厚を調整することにより、窓開け時のマスクとなる
レジスト膜を厚くする必要がなくなり、フォトリソグラ
フィ時の焦点深度の減少によってエッチング速度が遅く
なるといったようなマイクロローディング効果が増大す
るという不都合も生じなくなる。
耐性を向上させると共に素子の平坦化と精度良い窓開け
とを両立させることが可能となる。特に、SiO2膜16,20
の膜厚を調整することにより、窓開け時のマスクとなる
レジスト膜を厚くする必要がなくなり、フォトリソグラ
フィ時の焦点深度の減少によってエッチング速度が遅く
なるといったようなマイクロローディング効果が増大す
るという不都合も生じなくなる。
なお、本発明によれば、SiO2膜16の膜厚により深さが決
定され、該ゲート電極WL3の側壁の横方向でSiO2膜15a,1
6が介在された第１の開口部17にビット線BL1が形成さ
れ、また、SiO2膜16,20の膜厚により深さが決定され、
該ゲート電極WL3の側壁の横方向でSiO2膜15a,19a,20が
介在された第２の開口部21に蓄積電極22aが形成される
ため、ゲート電極WL3とビット線BL1との間や、ゲート電
極WL3と蓄積電極22aとの間の絶縁強化及びゲート電極WL
3,WL4やビット線BL1の絶縁膜16,20が平坦化された基板
上で、メモリセルの蓄積電極面積を同一平面内に立体的
に増加させて、蓄積容量を増加させることができる。
定され、該ゲート電極WL3の側壁の横方向でSiO2膜15a,1
6が介在された第１の開口部17にビット線BL1が形成さ
れ、また、SiO2膜16,20の膜厚により深さが決定され、
該ゲート電極WL3の側壁の横方向でSiO2膜15a,19a,20が
介在された第２の開口部21に蓄積電極22aが形成される
ため、ゲート電極WL3とビット線BL1との間や、ゲート電
極WL3と蓄積電極22aとの間の絶縁強化及びゲート電極WL
3,WL4やビット線BL1の絶縁膜16,20が平坦化された基板
上で、メモリセルの蓄積電極面積を同一平面内に立体的
に増加させて、蓄積容量を増加させることができる。
これにより、素子微細化の中で高信頼度のDRAM等が提供
される。
される。
以上説明したように本発明の半導体記憶装置によれば、
ゲート電極及びビット線の側壁の絶縁膜が該ゲート電極
及び該ビット線の上部の絶縁膜よりも厚い膜厚絶縁構造
を有しているため、ゲート電極の膜厚絶縁構造部分の横
方向の膜厚によって制限される第１の開口部を目的とし
た中で、該ゲート電極の絶縁膜の平坦化構造を得ること
ができ、第１の開口部をゲート電極の横方向の絶縁膜の
膜厚次第で浅く形成できる。
ゲート電極及びビット線の側壁の絶縁膜が該ゲート電極
及び該ビット線の上部の絶縁膜よりも厚い膜厚絶縁構造
を有しているため、ゲート電極の膜厚絶縁構造部分の横
方向の膜厚によって制限される第１の開口部を目的とし
た中で、該ゲート電極の絶縁膜の平坦化構造を得ること
ができ、第１の開口部をゲート電極の横方向の絶縁膜の
膜厚次第で浅く形成できる。
さらに、ビット線の膜厚絶縁構造部分の横方向の膜厚に
よって制限される第２の開口部を目的とした中で、該ビ
ット線の絶縁膜の平坦化構造を得ることができ、第２の
開口部をゲート電極及びビット電極の横方向の絶縁膜の
膜厚次第で浅く形成できる。
よって制限される第２の開口部を目的とした中で、該ビ
ット線の絶縁膜の平坦化構造を得ることができ、第２の
開口部をゲート電極及びビット電極の横方向の絶縁膜の
膜厚次第で浅く形成できる。
これにより、ゲート電極とビット線との間や、ゲート電
極と蓄積電極との間、ビット線と蓄積電極との間の絶縁
耐性の向上と共に、素子平坦化及び精度良い窓開けが同
時に得られる。
極と蓄積電極との間、ビット線と蓄積電極との間の絶縁
耐性の向上と共に、素子平坦化及び精度良い窓開けが同
時に得られる。
本発明の半導体記憶装置の製造方法によれば、ゲート電
極とビット線との間や、ゲート電極と蓄積電極との間の
絶縁強化及びゲート電極やビット線の絶縁膜が平坦化さ
れた基板上で、メモリセルの蓄積電極面積を同一平面内
に立体的に増加させて、蓄積容量を増加させることがで
きる。
極とビット線との間や、ゲート電極と蓄積電極との間の
絶縁強化及びゲート電極やビット線の絶縁膜が平坦化さ
れた基板上で、メモリセルの蓄積電極面積を同一平面内
に立体的に増加させて、蓄積容量を増加させることがで
きる。
これにより、高集積、超微細化するDRAMセル等の高信頼
度の半導体装置の製造に寄与するところが大きい。
度の半導体装置の製造に寄与するところが大きい。
第１図は本発明の実施例に係るDRAMセルの構造図、 第２図は本発明の実施例に係るDRAMセルの形成工程図、 第３図は従来例に係るDRAMセルの説明図である。 （符号の説明） T,T1……転送トランジスタ、 C,C1……蓄積容量、 1,11……Si基板（半導体基板）、 2,12……フィールド酸化膜（SiO2膜）、 3,13……ドレイン（不純物拡散層）、 4,14……ソース（不純物拡散層）、 5,15,15a……SiO2膜（第１の絶縁膜）、 6,22a……蓄積電極、 7,23……誘電体膜、 8,24……対向電極、 ９……PSG膜、 10……ビット線コンタクトホール、 16……SiO2膜（第２の絶縁膜）、 17……第１の開口部（ビット線コンタクトホール）、 18……ポリSi膜（第１の導電体膜）、 19,19a……SiO2膜（第３の絶縁膜）、 20……SiO2膜又はSi3N4膜（第４の絶縁膜）、 21……第２の開口部（蓄積電極コンタクトホール）、 22……ポリSi膜（第２の導電体膜）、 WL,WL1〜WL4……ワード線（ゲート電極）、 BL,BL1……ビット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8242 27/04 Ｈ０１Ｌ 27/04 Ｃ 9274−4Ｍ 21/95 21/90 Ｊ
Claims (4)
- 【請求項１】半導体基板（11）に不純物拡散層（13,1
4）及びゲート電極（WL3、WL4）から成る転送トランジ
スタ（T1）と、ビット線（BL1）と、その両者の上部に
形成された蓄積電極（22a）、誘電体膜（23）及び対向
電極（24）から成る蓄積容量（C1）とを備え、 前記ゲート電極（WL3、WL4）及びビット線（BL1）の側
壁の絶縁膜が該ゲート電極（WL3、WL4）及び該ビット線
（BL1）の上部の絶縁膜よりも厚い膜厚絶縁構造を有
し、 前記ビット線（BL1）が、前記膜厚絶縁構造部分の一部
に開口された第１の開口部（17）を介して一方の不純物
拡散層（13）に接続され、 前記蓄積電極（22a）が、前記膜厚絶縁構造部分の一部
に開口された第２の開口部（21）を介して他方の不純物
拡散層（14）に接続されていることを特徴とする半導体
記憶装置。 - 【請求項２】半導体基板上に形成されたフィールド絶縁
膜及びゲート絶縁膜と、 前記フィールド絶縁膜及びゲート絶縁膜上に形成された
多結晶シリコンを含むワード線と、 前記ワード線の上方向の膜厚よりも該ワード線の横方向
の膜厚が大きくされた第１の絶縁構造と、 前記第１の絶縁構造部分の一部に開口された第１の開口
部を介して前記半導体基板に接続され、該第１の絶縁構
造上に形成された多結晶シリコンを含むビット線と、 前記ビット線の上方向の膜厚よりも該ビット線の横方向
の膜厚が大きくされた第２の絶縁構造と、 前記ワード線及び前記ビット線の上部に形成された蓄積
電極、誘電体膜及び対向電極から成る蓄積容量とを有
し、 前記蓄積電極が、前記第１及び第２の絶縁構造部分の一
部に開口された第２の開口部を介して前記半導体基板に
接続されていることを特徴とする半導体記憶装置。 - 【請求項３】半導体基板（11）上のフィールド絶縁膜
（12）及びゲート絶縁膜上にゲート電極（WL3,WL4）を
形成する工程と、 前記ゲート電極（WL3,WL4）の側壁の絶縁膜が該ゲート
電極（WL3、WL4）の上部の絶縁膜よりも厚い第１の絶縁
構造を形成する工程と、 前記第１の絶縁構造部分を局部的に開口して前記半導体
基板（11）を露出する第１の開口部（17）を形成する工
程と、 前記第１の開口部（17）と第１の絶縁構造上とにビット
線（BL1）を形成する工程と、 前記ビット線（BL1）の側壁の絶縁膜を該ビット線（B
L1）の上部の絶縁膜よりも厚くする第２の絶縁構造を形
成する工程と、 前記第１及び第２の絶縁構造部分を局部的に開口して前
記半導体基板（11）を露出する第２の開口部（21）を形
成する工程と、 前記第２の開口部（21）と第２の絶縁構造上とに蓄積電
極（22a）を形成する工程と、 前記蓄積電極（22a）に誘電体膜（23）及び対向電極（2
4）を形成して蓄積容量（C1）を形成する工程とを有す
ることを特徴とする半導体記憶装置の製造方法。 - 【請求項４】半導体基板上のフィールド絶縁膜及びゲー
ト絶縁膜上に多結晶シリコンを含む第１の導電体膜をパ
ターンニングしてワード線を形成する工程と、 前記ワード線の上方向の膜厚よりも該ワード線の横方向
の膜厚を大きする第１の絶縁構造を形成する工程と、 前記第１の絶縁構造部分の一部を開口して前記半導体基
板を露出する第１の開口部を形成する工程と、 前記第１の開口部及び第１の絶縁構造上に多結晶シリコ
ンを含む第２の導電体膜をパターニングしてビット線を
形成する工程と、 前記ビット線の上方向の膜厚よりも該ビット線の横方向
の膜厚を大きくする第２の絶縁構造を形成する工程と、 前記第１及び第２の絶縁構造部分の一部を開口して前記
半導体基板を露出する第２の開口部を形成する工程と、 前記第２の開口部及び第２の絶縁構造上に多結晶シリコ
ンを含む第３の導電体膜をパターニングして蓄積電極を
形成する工程と、 前記蓄積電極に誘電体膜及び対向電極を形成して蓄積容
量を形成する工程とを有することを特徴とする半導体記
憶装置の製造方法。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62302464A JPH07118520B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体記憶装置及びその製造方法 |
| KR1019880015422A KR910009805B1 (ko) | 1987-11-25 | 1988-11-23 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
| EP95102886A EP0661752B1 (en) | 1987-11-25 | 1988-11-24 | Dynamic random access memory device and method for producing the same |
| EP88311107A EP0318277B1 (en) | 1987-11-25 | 1988-11-24 | Dynamic random access memory device and method for producing the same |
| DE3854421T DE3854421T2 (de) | 1987-11-25 | 1988-11-24 | Dynamische Speicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür. |
| DE3856543T DE3856543T2 (de) | 1987-11-25 | 1988-11-24 | Dynamische Spreicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür |
| US07/462,290 US4953126A (en) | 1987-11-25 | 1989-12-29 | Dynamic random access memory device including a stack capacitor |
| US07/536,757 US5128273A (en) | 1987-11-25 | 1990-06-12 | Method of making a dynamic random access memory cell with stacked capacitor |
| US08/291,581 US5572053A (en) | 1987-11-25 | 1994-08-16 | Dynamic random access memory cell having a stacked capacitor |
| US08/716,782 US6046468A (en) | 1987-11-25 | 1996-09-24 | Dynamic random access memory device and method for producing the same |
| US09/385,964 US6114721A (en) | 1987-11-25 | 1999-08-30 | Dynamic random access memory device and method for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62302464A JPH07118520B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01143351A JPH01143351A (ja) | 1989-06-05 |
| JPH07118520B2 true JPH07118520B2 (ja) | 1995-12-18 |
Family
ID=17909257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62302464A Expired - Fee Related JPH07118520B2 (ja) | 1987-11-25 | 1987-11-30 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118520B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006054674A1 (ja) | 2004-11-19 | 2006-05-26 | Toyoda Van Moppes Ltd. | 砥石車 |
| JP2007237333A (ja) * | 2006-03-08 | 2007-09-20 | Toyoda Van Moppes Ltd | 砥石車 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143845A (en) * | 1981-02-27 | 1982-09-06 | Fujitsu Ltd | Formation of multi-layer wiring composition |
| JPH0691219B2 (ja) * | 1985-12-20 | 1994-11-14 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS62224070A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体記憶装置 |
-
1987
- 1987-11-30 JP JP62302464A patent/JPH07118520B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01143351A (ja) | 1989-06-05 |
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