JPH05326692A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05326692A JPH05326692A JP13230192A JP13230192A JPH05326692A JP H05326692 A JPH05326692 A JP H05326692A JP 13230192 A JP13230192 A JP 13230192A JP 13230192 A JP13230192 A JP 13230192A JP H05326692 A JPH05326692 A JP H05326692A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し、厚さが例えば
１０００〔Å〕以下と極薄く、しかも、均一な単結晶シ
リコン膜からなる能動層をもち、且つ、表面が平坦であ
るＳＯＩ構造をもった半導体装置を容易に得ることがで
きるようにする。 【構成】 面方位（１００）の単結晶シリコン半導体基
板１の素子分離領域形成予定部分にエッチング・マスク
であるＳｉＯ2 膜２を形成し、表出されている単結晶シ
リコン半導体基板１をエッチングしてＳｉＯ2 膜２で覆
われている素子分離領域形成予定部分をメサ１Ａとし、
ＳｉＯ2 膜２を除去してから全面に酸素イオンの打ち込
みを行い且つアニールを行って該メサ１Ａをもつ単結晶
シリコン半導体基板１の表面形状を受け継いだ埋め込み
酸化膜３を形成し、表面を研磨しメサ１Ａの除去を行っ
て埋め込み酸化膜３で囲まれた単結晶シリコン半導体基
板１の一部からなる能動層１Ｂを形成する。
１０００〔Å〕以下と極薄く、しかも、均一な単結晶シ
リコン膜からなる能動層をもち、且つ、表面が平坦であ
るＳＯＩ構造をもった半導体装置を容易に得ることがで
きるようにする。 【構成】 面方位（１００）の単結晶シリコン半導体基
板１の素子分離領域形成予定部分にエッチング・マスク
であるＳｉＯ2 膜２を形成し、表出されている単結晶シ
リコン半導体基板１をエッチングしてＳｉＯ2 膜２で覆
われている素子分離領域形成予定部分をメサ１Ａとし、
ＳｉＯ2 膜２を除去してから全面に酸素イオンの打ち込
みを行い且つアニールを行って該メサ１Ａをもつ単結晶
シリコン半導体基板１の表面形状を受け継いだ埋め込み
酸化膜３を形成し、表面を研磨しメサ１Ａの除去を行っ
て埋め込み酸化膜３で囲まれた単結晶シリコン半導体基
板１の一部からなる能動層１Ｂを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（ｓｉｌｉｃｏ
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造の半導体装置を製
造する方法の改良に関する。
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造の半導体装置を製
造する方法の改良に関する。
【０００２】一般に、ＳＯＩ構造の半導体装置は、高速
動作性、高耐電圧性、放射線耐性、素子分離性などに優
れていることが知られ、次世代を担う半導体装置として
期待されているところであるが、それ等の性能を更に向
上する為には、可能な限り、良質且つ薄膜の単結晶シリ
コン膜を絶縁膜上に形成することが必要である。
動作性、高耐電圧性、放射線耐性、素子分離性などに優
れていることが知られ、次世代を担う半導体装置として
期待されているところであるが、それ等の性能を更に向
上する為には、可能な限り、良質且つ薄膜の単結晶シリ
コン膜を絶縁膜上に形成することが必要である。
【０００３】
【従来の技術】現在までに種々な構成のＳＯＩ構造が提
案され、また、そのうちの幾つかは実用に供されてい
る。 （１） ＳＯＳ（ｓｉｌｉｃｏｎ ｏｎ ｓａｐｐｈｉ
ｒｅ）基板を用いる方法は、サファイアが単結晶である
ことを利用し、その基板上に単結晶シリコン膜をエピタ
キシャル成長させる技術である。
案され、また、そのうちの幾つかは実用に供されてい
る。 （１） ＳＯＳ（ｓｉｌｉｃｏｎ ｏｎ ｓａｐｐｈｉ
ｒｅ）基板を用いる方法は、サファイアが単結晶である
ことを利用し、その基板上に単結晶シリコン膜をエピタ
キシャル成長させる技術である。
【０００４】（２） レーザ再結晶化法は、絶縁膜上に
多結晶シリコンやアモルファス・シリコンなどの非晶質
膜を堆積し、その上からレーザを照射して非晶質膜を溶
融してから単結晶化する技術である。
多結晶シリコンやアモルファス・シリコンなどの非晶質
膜を堆積し、その上からレーザを照射して非晶質膜を溶
融してから単結晶化する技術である。
【０００５】（３） ゾーン・メルト法は、ＳｉＯ2 膜
などの絶縁膜上に多結晶シリコンやアモルファス・シリ
コンなどの非晶質膜を堆積し、高温にしたカーボン・ヒ
ータなどの熱源を非晶質膜の直上を非接触の状態を保ち
ながら移動させて非晶質膜を溶融してから単結晶化する
技術である。
などの絶縁膜上に多結晶シリコンやアモルファス・シリ
コンなどの非晶質膜を堆積し、高温にしたカーボン・ヒ
ータなどの熱源を非晶質膜の直上を非接触の状態を保ち
ながら移動させて非晶質膜を溶融してから単結晶化する
技術である。
【０００６】（４） 貼り合わせ法は、シリコン単結晶
基板の片面にＳｉＯ2 膜を形成し、そのＳｉＯ2 膜を介
して別のシリコン支持基板を貼り合わせ、シリコン単結
晶基板を所望の厚さに研磨して薄膜化する技術である。
基板の片面にＳｉＯ2 膜を形成し、そのＳｉＯ2 膜を介
して別のシリコン支持基板を貼り合わせ、シリコン単結
晶基板を所望の厚さに研磨して薄膜化する技術である。
【０００７】
【発明が解決しようとする課題】前記（１）乃至（４）
に記述した各技術は、それぞれ長所及び短所をもってい
るのであるが、次に、主として短所を説明する。
に記述した各技術は、それぞれ長所及び短所をもってい
るのであるが、次に、主として短所を説明する。
【０００８】（１）についてサファイア基板上に単結晶
シリコン膜をエピタキシャル成長させる際、サファイア
とシリコンとの格子定数が一致しない為、成長させた単
結晶シリコン膜に多くの結晶欠陥が生成され、また、エ
ピタキシャル成長時或いは素子形成時にサファイアの構
成元素であるＡｌが単結晶シリコン膜中に拡散され素子
特性に影響を与える。また、単結晶シリコンを成長させ
る場合、常に、膜として連続的に成長するわけではな
く、初期段階では島状に成長し、そして、厚さが例えば
約３０００〔Å〕乃至５０００〔Å〕程度になると各島
が一体化されて均一膜となるものである。従って、厚さ
が例えば１０００〔Å〕程度である大面積の均一な単結
晶シリコン膜をエピタキシャル成長させることは不可能
である。
シリコン膜をエピタキシャル成長させる際、サファイア
とシリコンとの格子定数が一致しない為、成長させた単
結晶シリコン膜に多くの結晶欠陥が生成され、また、エ
ピタキシャル成長時或いは素子形成時にサファイアの構
成元素であるＡｌが単結晶シリコン膜中に拡散され素子
特性に影響を与える。また、単結晶シリコンを成長させ
る場合、常に、膜として連続的に成長するわけではな
く、初期段階では島状に成長し、そして、厚さが例えば
約３０００〔Å〕乃至５０００〔Å〕程度になると各島
が一体化されて均一膜となるものである。従って、厚さ
が例えば１０００〔Å〕程度である大面積の均一な単結
晶シリコン膜をエピタキシャル成長させることは不可能
である。
【０００９】（２）についてレーザ・ビーム径に依存し
た大きさの単結晶シリコン膜しか作成することができ
ず、いたる所に結晶界面が発生してしまう。この為、素
子を作り込んだ場合、特性に大きなばらつきを生ずるこ
とになる。また、再結晶化工程中に溶融シリコンの剥離
を生ずる旨の問題がある為、薄い再結晶化単結晶シリコ
ン膜を得ることは困難である。更にまた、レーザ・ビー
ムがスポット状であることから、再結晶化単結晶シリコ
ン膜の表面には凹凸を生ずる。然しながら、この技術
は、三次元集積回路を製造するのに不可欠である。
た大きさの単結晶シリコン膜しか作成することができ
ず、いたる所に結晶界面が発生してしまう。この為、素
子を作り込んだ場合、特性に大きなばらつきを生ずるこ
とになる。また、再結晶化工程中に溶融シリコンの剥離
を生ずる旨の問題がある為、薄い再結晶化単結晶シリコ
ン膜を得ることは困難である。更にまた、レーザ・ビー
ムがスポット状であることから、再結晶化単結晶シリコ
ン膜の表面には凹凸を生ずる。然しながら、この技術
は、三次元集積回路を製造するのに不可欠である。
【００１０】（３）について再結晶化固有の剥離が発生
することから、薄い再結晶化単結晶シリコン膜を得るこ
とは困難である。然しながら、全面に亙って良質な結晶
が得られる利点はあるが、結晶欠陥が線状に発生するの
で、これを避けて素子を作成しなければならない。
することから、薄い再結晶化単結晶シリコン膜を得るこ
とは困難である。然しながら、全面に亙って良質な結晶
が得られる利点はあるが、結晶欠陥が線状に発生するの
で、これを避けて素子を作成しなければならない。
【００１１】（４）について能動層である単結晶シリコ
ン膜を形成する為のシリコン単結晶基板を研磨して薄膜
化するので、完成された単結晶シリコン膜の結晶性は最
も良好であるが、ウエハ面内の膜厚を均一にすることが
困難であり、この面からの制約で能動層である単結晶シ
リコン膜を薄くすることができず、約０．５〔μｍ〕程
度が限界である。また、シリコン単結晶基板とシリコン
支持基板との貼り合わせは、ウエハ全面に亙って均一に
接着することが困難であり、従って、素子を作り込んで
チップ化した場合、貼り合わせ面が剥離する部分が生ず
る。
ン膜を形成する為のシリコン単結晶基板を研磨して薄膜
化するので、完成された単結晶シリコン膜の結晶性は最
も良好であるが、ウエハ面内の膜厚を均一にすることが
困難であり、この面からの制約で能動層である単結晶シ
リコン膜を薄くすることができず、約０．５〔μｍ〕程
度が限界である。また、シリコン単結晶基板とシリコン
支持基板との貼り合わせは、ウエハ全面に亙って均一に
接着することが困難であり、従って、素子を作り込んで
チップ化した場合、貼り合わせ面が剥離する部分が生ず
る。
【００１２】前記したようなことから、結晶性が良好
で、且つ、全面に亙って均一に薄膜化されている単結晶
シリコン膜の能動層をもった安価なＳＯＩ基板を得るこ
とは困難である。
で、且つ、全面に亙って均一に薄膜化されている単結晶
シリコン膜の能動層をもった安価なＳＯＩ基板を得るこ
とは困難である。
【００１３】本発明は、厚さが例えば１０００〔Å〕以
下と極薄く、しかも、均一な単結晶シリコン膜からなる
能動層をもち、且つ、表面が平坦であるＳＯＩ構造をも
った半導体装置を容易に得ることができるようにする。
下と極薄く、しかも、均一な単結晶シリコン膜からなる
能動層をもち、且つ、表面が平坦であるＳＯＩ構造をも
った半導体装置を容易に得ることができるようにする。
【００１４】
【課題を解決するための手段】本発明者等は多くの実験
を行った結果、優れたＳＯＩ構造を得るには、ＳＩＭＯ
Ｘ（ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ
ｏｘｙｇｅｎ）技術を応用すると良いことが判った。
を行った結果、優れたＳＯＩ構造を得るには、ＳＩＭＯ
Ｘ（ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ
ｏｘｙｇｅｎ）技術を応用すると良いことが判った。
【００１５】そこで、本発明に依る半導体装置の製造方
法では、面方位（１００）の単結晶シリコン半導体基板
（例えば単結晶シリコン半導体基板１）の素子分離領域
形成予定部分にエッチング・マスク（例えばパターニン
グされたＳｉＯ2 膜２）を形成する工程と、次いで、表
出されている単結晶シリコン半導体基板をエッチングし
て該エッチング・マスクで覆われている素子分離領域形
成予定部分をメサ（例えばメサ１Ａ）とする工程と、次
いで、該エッチング・マスクを除去してから全面に酸素
イオンの打ち込みを行い且つアニールを行って該メサを
もつ単結晶シリコン半導体基板の表面形状を受け継いだ
埋め込み酸化膜（例えば埋め込み酸化膜３）を形成する
工程と、次いで、表面を研磨し該メサの除去を行って該
埋め込み酸化膜で囲まれた該単結晶シリコン半導体基板
の一部からなる能動層（例えば能動層１Ｂ）を形成する
工程とが含まれてなることを特徴とする。
法では、面方位（１００）の単結晶シリコン半導体基板
（例えば単結晶シリコン半導体基板１）の素子分離領域
形成予定部分にエッチング・マスク（例えばパターニン
グされたＳｉＯ2 膜２）を形成する工程と、次いで、表
出されている単結晶シリコン半導体基板をエッチングし
て該エッチング・マスクで覆われている素子分離領域形
成予定部分をメサ（例えばメサ１Ａ）とする工程と、次
いで、該エッチング・マスクを除去してから全面に酸素
イオンの打ち込みを行い且つアニールを行って該メサを
もつ単結晶シリコン半導体基板の表面形状を受け継いだ
埋め込み酸化膜（例えば埋め込み酸化膜３）を形成する
工程と、次いで、表面を研磨し該メサの除去を行って該
埋め込み酸化膜で囲まれた該単結晶シリコン半導体基板
の一部からなる能動層（例えば能動層１Ｂ）を形成する
工程とが含まれてなることを特徴とする。
【００１６】
【作用】前記手段を採ることに依り、ＳＯＩ膜、即ち、
能動層は極薄く形成することができ、且つ、その厚さは
均一であると共に表面は平坦であり、しかも、素子分離
も同時に完成されるので簡単且つ容易であり、しかも、
その能動層は、元を質せば単結晶シリコン半導体基板の
一部であるから、結晶性が良好であることは謂うまでも
ない。また、能動層の厚さは単結晶シリコン半導体基板
をメサ・エッチングする深さで任意に選択することがで
き、実験に依れば、その深さ、従って、能動層の厚さは
０．０５〔μｍ〕以上であれば何等の制限も受けず、高
速動作性を向上したＭＩＳ集積回路を容易に実現するこ
とができる。
能動層は極薄く形成することができ、且つ、その厚さは
均一であると共に表面は平坦であり、しかも、素子分離
も同時に完成されるので簡単且つ容易であり、しかも、
その能動層は、元を質せば単結晶シリコン半導体基板の
一部であるから、結晶性が良好であることは謂うまでも
ない。また、能動層の厚さは単結晶シリコン半導体基板
をメサ・エッチングする深さで任意に選択することがで
き、実験に依れば、その深さ、従って、能動層の厚さは
０．０５〔μｍ〕以上であれば何等の制限も受けず、高
速動作性を向上したＭＩＳ集積回路を容易に実現するこ
とができる。
【００１７】
【実施例】図１乃至図４は本発明一実施例を解説する為
の工程要所に於ける半導体装置を表す要部切断側面図で
あり、以下、これ等の図を参照しつつ説明する。
の工程要所に於ける半導体装置を表す要部切断側面図で
あり、以下、これ等の図を参照しつつ説明する。
【００１８】図１参照 １−（１）例えば熱酸化法を適用することに依り、面方
位が（１００）である単結晶シリコン半導体基板１に厚
さが例えば３０００〔Å〕であるＳｉＯ2 膜２を形成す
る。
位が（１００）である単結晶シリコン半導体基板１に厚
さが例えば３０００〔Å〕であるＳｉＯ2 膜２を形成す
る。
【００１９】１−（２）リソグラフィ技術に於けるレジ
スト・プロセス、及び、エッチング・ガスをＣＦ4 ，Ｃ
ＨＦ3 ，Ａｒとするドライ・エッチング法を適用するこ
とに依り、ＳｉＯ2 膜２の選択的エッチングを行って素
子分離領域形成予定部分上を覆うＳｉＯ2 膜２のみを残
して他を除去する。
スト・プロセス、及び、エッチング・ガスをＣＦ4 ，Ｃ
ＨＦ3 ，Ａｒとするドライ・エッチング法を適用するこ
とに依り、ＳｉＯ2 膜２の選択的エッチングを行って素
子分離領域形成予定部分上を覆うＳｉＯ2 膜２のみを残
して他を除去する。
【００２０】図２参照 ２−（１）エッチャントを例えばＫＯＨとするウエット
・エッチング法を適用することに依り、ＳｉＯ2 膜２を
マスクとして単結晶シリコン半導体基板１のエッチング
を行って高さが１０００〔Å〕であるメサ１Ａを形成す
る。このエッチングに於いて、エッチャントにＫＯＨを
用いているが、ＫＯＨは単結晶シリコン半導体基板１の
面方位（１００）の面はエッチングするが、面方位（１
１１）の面はエッチングしないことから図示のようなメ
サ１Ａが形成されるものである。
・エッチング法を適用することに依り、ＳｉＯ2 膜２を
マスクとして単結晶シリコン半導体基板１のエッチング
を行って高さが１０００〔Å〕であるメサ１Ａを形成す
る。このエッチングに於いて、エッチャントにＫＯＨを
用いているが、ＫＯＨは単結晶シリコン半導体基板１の
面方位（１００）の面はエッチングするが、面方位（１
１１）の面はエッチングしないことから図示のようなメ
サ１Ａが形成されるものである。
【００２１】図３参照 ３−（１）ＨＦ５〔％〕水溶液に浸漬することに依っ
て、メサ１Ａを形成した際のマスクであるＳｉＯ2 膜２
を除去する。
て、メサ１Ａを形成した際のマスクであるＳｉＯ2 膜２
を除去する。
【００２２】３−（２）イオン注入法を適用することに
依り、ドーズ量を例えば２×１０17〔cm-2〕とし、ま
た、加速エネルギを例えば５０〔ｋｅＶ〕として酸素イ
オンの打ち込みを行い、その後、温度を例えば１３００
〔℃〕、また、時間を６〔時間〕とするＡｒ雰囲気中の
アニールを行って埋め込み酸化膜３を形成する。この埋
め込み酸化膜３は、メサ１Ａをもつ単結晶シリコン半導
体基板１の表面形状を受け継いで深さ１０００〔Å〕の
ところに形成される。
依り、ドーズ量を例えば２×１０17〔cm-2〕とし、ま
た、加速エネルギを例えば５０〔ｋｅＶ〕として酸素イ
オンの打ち込みを行い、その後、温度を例えば１３００
〔℃〕、また、時間を６〔時間〕とするＡｒ雰囲気中の
アニールを行って埋め込み酸化膜３を形成する。この埋
め込み酸化膜３は、メサ１Ａをもつ単結晶シリコン半導
体基板１の表面形状を受け継いで深さ１０００〔Å〕の
ところに形成される。
【００２３】図４参照 ４−（１）研磨法を適用することに依り、単結晶シリコ
ン半導体基板１に於ける表面の研磨を行い、メサ１Ａを
除去して平坦化する。この際、メサ１Ａをもつ単結晶シ
リコン半導体基板１の表面形状を受け継いだ形状の埋め
込み酸化膜３に於ける凸型の部分は研磨のストッパとし
ての役割を果たすことができる。因みに、シリコンとＳ
ｉＯ2 との研磨比は約１０００程度である。
ン半導体基板１に於ける表面の研磨を行い、メサ１Ａを
除去して平坦化する。この際、メサ１Ａをもつ単結晶シ
リコン半導体基板１の表面形状を受け継いだ形状の埋め
込み酸化膜３に於ける凸型の部分は研磨のストッパとし
ての役割を果たすことができる。因みに、シリコンとＳ
ｉＯ2 との研磨比は約１０００程度である。
【００２４】前記した工程を採ることで、埋め込み酸化
膜３に於ける凹型の部分には、均一に薄膜化され、且
つ、表面が平坦であり、しかも、絶縁膜である埋め込み
酸化膜３で完全に囲まれた能動層１Ｂが得られ、この能
動層１Ｂは、元は単結晶シリコン半導体基板１の一部で
あるから、その結晶性は良好であり、結晶欠陥は実用上
で全く問題にならないほど少ない。そこで、この後、通
常の技法を適用することで、例えば、高速のＭＩＳ集積
回路を作成することができる。
膜３に於ける凹型の部分には、均一に薄膜化され、且
つ、表面が平坦であり、しかも、絶縁膜である埋め込み
酸化膜３で完全に囲まれた能動層１Ｂが得られ、この能
動層１Ｂは、元は単結晶シリコン半導体基板１の一部で
あるから、その結晶性は良好であり、結晶欠陥は実用上
で全く問題にならないほど少ない。そこで、この後、通
常の技法を適用することで、例えば、高速のＭＩＳ集積
回路を作成することができる。
【００２５】
【発明の効果】本発明に依る半導体装置の製造方法に於
いては、単結晶シリコン半導体基板の素子分離領域形成
予定部分にエッチング・マスクを形成し、表出されてい
る単結晶シリコン半導体基板をエッチングして該エッチ
ング・マスクで覆われている素子分離領域形成予定部分
をメサとなし、エッチング・マスクを除去してから全面
に酸素イオンの打ち込みを行い且つアニールを行ってメ
サをもつ単結晶シリコン半導体基板の表面形状を受け継
いだ埋め込み酸化膜を形成し、表面を研磨しメサの除去
を行って埋め込み酸化膜で囲まれた単結晶シリコン半導
体基板の一部からなる能動層を形成する。
いては、単結晶シリコン半導体基板の素子分離領域形成
予定部分にエッチング・マスクを形成し、表出されてい
る単結晶シリコン半導体基板をエッチングして該エッチ
ング・マスクで覆われている素子分離領域形成予定部分
をメサとなし、エッチング・マスクを除去してから全面
に酸素イオンの打ち込みを行い且つアニールを行ってメ
サをもつ単結晶シリコン半導体基板の表面形状を受け継
いだ埋め込み酸化膜を形成し、表面を研磨しメサの除去
を行って埋め込み酸化膜で囲まれた単結晶シリコン半導
体基板の一部からなる能動層を形成する。
【００２６】前記構成を採ることに依り、ＳＯＩ膜、即
ち、能動層は極薄く形成することができ、且つ、その厚
さは均一であると共に表面は平坦であり、しかも、素子
分離も同時に完成されるので簡単且つ容易であり、しか
も、その能動層は、元を質せば単結晶シリコン半導体基
板の一部であるから、結晶性が良好であることは謂うま
でもない。また、能動層の厚さは単結晶シリコン半導体
基板をメサ・エッチングする深さで任意に選択すること
ができ、実験に依れば、その深さ、従って、能動層の厚
さは０．０５〔μｍ〕以上であれば何等の制限も受け
ず、高速動作性を向上したＭＩＳ集積回路を容易に実現
することができる。
ち、能動層は極薄く形成することができ、且つ、その厚
さは均一であると共に表面は平坦であり、しかも、素子
分離も同時に完成されるので簡単且つ容易であり、しか
も、その能動層は、元を質せば単結晶シリコン半導体基
板の一部であるから、結晶性が良好であることは謂うま
でもない。また、能動層の厚さは単結晶シリコン半導体
基板をメサ・エッチングする深さで任意に選択すること
ができ、実験に依れば、その深さ、従って、能動層の厚
さは０．０５〔μｍ〕以上であれば何等の制限も受け
ず、高速動作性を向上したＭＩＳ集積回路を容易に実現
することができる。
【図面の簡単な説明】
【図１】本発明一実施例を解説する為の工程要所に於け
る半導体装置を表す要部切断側面図である。
る半導体装置を表す要部切断側面図である。
【図２】本発明一実施例を解説する為の工程要所に於け
る半導体装置を表す要部切断側面図である。
る半導体装置を表す要部切断側面図である。
【図３】本発明一実施例を解説する為の工程要所に於け
る半導体装置を表す要部切断側面図である。
る半導体装置を表す要部切断側面図である。
【図４】本発明一実施例を解説する為の工程要所に於け
る半導体装置を表す要部切断側面図である。
る半導体装置を表す要部切断側面図である。
１ 単結晶シリコン半導体基板 １Ａ メサ １Ｂ 能動層 ２ ＳｉＯ2 膜 ３ 埋め込み酸化膜
Claims (1)
- 【請求項１】面方位（１００）の単結晶シリコン半導体
基板の素子分離領域形成予定部分にエッチング・マスク
を形成する工程と、 次いで、表出されている単結晶シリコン半導体基板をエ
ッチングして該エッチング・マスクで覆われている素子
分離領域形成予定部分をメサとする工程と、 次いで、該エッチング・マスクを除去してから全面に酸
素イオンの打ち込みを行い且つアニールを行って該メサ
をもつ単結晶シリコン半導体基板の表面形状を受け継い
だ埋め込み酸化膜を形成する工程と、 次いで、表面を研磨し該メサの除去を行って該埋め込み
酸化膜で囲まれた該単結晶シリコン半導体基板の一部か
らなる能動層を形成する工程とが含まれてなることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13230192A JPH05326692A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13230192A JPH05326692A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326692A true JPH05326692A (ja) | 1993-12-10 |
Family
ID=15078100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13230192A Withdrawn JPH05326692A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326692A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970067767A (ko) * | 1996-03-12 | 1997-10-13 | 문정환 | 반도체 소자의 격리막 형성방법 |
| US7190040B2 (en) | 2004-01-19 | 2007-03-13 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
| US7514745B2 (en) | 2005-04-06 | 2009-04-07 | Oki Semiconductor Co., Ltd. | Semiconductor device |
| JP2011216897A (ja) * | 2005-01-12 | 2011-10-27 | Sharp Corp | 半導体装置 |
-
1992
- 1992-05-25 JP JP13230192A patent/JPH05326692A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970067767A (ko) * | 1996-03-12 | 1997-10-13 | 문정환 | 반도체 소자의 격리막 형성방법 |
| US7190040B2 (en) | 2004-01-19 | 2007-03-13 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
| JP2011216897A (ja) * | 2005-01-12 | 2011-10-27 | Sharp Corp | 半導体装置 |
| US7514745B2 (en) | 2005-04-06 | 2009-04-07 | Oki Semiconductor Co., Ltd. | Semiconductor device |
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